CN114883405A - 半导体外延结构、半导体器件及其制备方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体外延结构、半导体器件及其制备方法，涉及半导体外延技术领域，该半导体外延结构包括硅衬底、富铝硅层和AlN成核层，通过在硅衬底上形成富铝硅层，再在富铝硅层上形成成核层，其中，所述富铝硅层能够抑制所述硅衬底的表面形成无定型SiN。相较于现有技术，本发明实施例通过设置富铝硅层，可以避免形成AlN成核层的过程中硅衬底直接与NH3反应而在硅衬底的表面形成无定型SiN，避免了无定型SiN影响外延生长，保证了外延生长质量。

Description

半导体外延结构、半导体器件及其制备方法
技术领域
本发明涉及半导体外延技术领域，具体而言，涉及一种半导体外延结构、半导体器件及其制备方法。
背景技术
氮化镓基化合物半导体材料由于其禁带宽度大、热稳定性好、抗辐射、耐酸碱、直接带隙、容易形成异质结器件结构等优点被广泛用于高压高频电子器件和发光器件的制作。由于氮化镓熔点高以及氮的离解压很高，氮化镓衬底需要在高温高压的条件下制备且生长出来单晶尺寸较小不能满足较低成本生产需求。目前商用的氮化镓基器件一般是通过异质外延的方法生长在蓝宝石、碳化硅或硅衬底上。
Si衬底作为GaN异质外延的一种重要氮化镓异质外延衬底材料，具有晶体质量高，衬底单价低，尺寸大，热导率高，电导率可以通过掺杂控制等优点；用于氮化镓外延的Si衬底一般为(111)面的硅衬底，这是因为Si(111)面的三次对称性有利于(0001)面GaN的外延。由于硅衬底和金属Ga存在严重的金属互溶，氮化镓薄膜不能直接生长在硅衬底上，因此需要先生长一层AlN成核层。然而，由于材料的特殊性，在生长AlN成核层时，硅衬底表面的硅原子容易与氨气反应形成大量无定型的SiN，从而影响外延连续性，进而影响外延生长质量。
发明内容
本发明的目的包括，例如，提供了一种半导体外延结构和半导体外延结构的制备方法，其能够抑制硅衬底表面形成无定型SiN，改善硅衬底上生长高质量AlN的窗口期，并且保证了外延连续性，提升了外延生长质量。
本发明的实施例可以这样实现：
第一方面，本发明提供一种半导体外延结构，包括：
硅衬底；
设置在所述硅衬底上的富铝硅层；
设置在所述富铝硅层上的成核层。
在可选的实施方式中，所述富铝硅层的铝掺杂浓度大于1E19/cm3且小于1E22/cm3。
在可选的实施方式中，所述富铝硅层的厚度小于500nm。
在可选的实施方式中，所述富铝硅层呈图形化分布在所述硅衬底的表面。
第二方面，本发明提供一种半导体器件，包括：
硅衬底；
设置在所述硅衬底上的富铝硅层；
设置在所述富铝硅层上的成核层；
位于所述成核层上的第一缓冲层；
位于所述缓冲层上的第二缓冲层；
以及，位于所述缓冲层上的器件层。
在可选的实施方式中，所述富铝硅层中铝原子的掺杂浓度范围为：大于1E19/cm3且小于1E22/cm3。
在可选的实施方式中，所述富铝硅层的厚度小于500nm。
在可选的实施方式中，所述富铝硅层呈图形化分布在所述硅衬底的表面。
在可选的实施方式中，所述成核层的厚度为20-500nm；所述第一缓冲层的厚度为100-5000nm；所述第二缓冲层的厚度为1000nm-5000nm。
第三方面，本发明提供一种半导体外延结构的制备方法，包括：
提供一硅衬底；
在硅衬底上形成富铝硅层；
在所述富铝硅层上形成成核层。
在可选的实施方式中，在硅衬底上形成富铝硅层的步骤，包括：
利用离子注入工艺在所述硅衬底的表面形成重掺杂铝的富铝硅层。
在可选的实施方式中，利用离子注入工艺在所述硅衬底的表面形成重掺杂铝的富铝硅层的步骤，包括：
在所述硅衬底上铺设一层图形化掩膜；
利用离子注入工艺向所述硅衬底的表面注入铝原子；
去除所述图形化掩膜。
在可选的实施方式中，在硅衬底上形成富铝硅层的步骤，包括：
在所述硅衬底上蒸镀形成铝层；
在所述铝层上蒸镀形成二氧化硅层；
对所述铝层和所述二氧化硅层进行回火处理，形成所述富铝硅层。
在可选的实施方式中，对所述铝层和所述二氧化硅层进行回火处理的步骤，包括：
在所述二氧化硅层上铺设一层图形化掩膜；
依次刻蚀所述二氧化硅层和所述铝层；
去除所述图形化掩膜，得到图形化后的所述铝层和所述二氧化硅层；
对剩余的所述铝层和所述二氧化硅层进行回火处理，形成图形化后的所述富铝硅层。
第四方面，本发明提供了一种半导体器件的制备方法，包括：
在硅衬底上形成富铝硅层；
在所述富铝硅层上形成成核层；
在所述AlN成核层上形成第一缓冲层；
在所述第一缓冲层上形成第二缓冲层；
在所述第二缓冲层上形成器件层。
在可选的实施方式中，所述富铝硅层中铝原子的掺杂浓度范围为：大于1E19/cm3且小于1E22/cm3。
在可选的实施方式中，所述富铝硅层的厚度小于500nm。
在可选的实施方式中，所述富铝硅层呈图形化分布在所述硅衬底的表面。
本发明实施例的有益效果包括，例如：
本发明实施例提供了一种半导体外延结构及其制备方法，通过在硅衬底的一侧形成富铝硅层，再在富铝硅层远离硅衬底的一侧形成AlN成核层，其中，所述富铝硅层能够抑制所述硅衬底的表面形成无定型SiN。相较于现有技术，本发明实施例通过设置富铝硅层，可以避免形成AlN成核层的过程中硅衬底直接与NH3反应而在硅衬底的表面形成无定型SiN，避免了无定型SiN影响外延生长，保证了外延生长质量。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的半导体外延结构的结构示意图；
图2为本发明第一实施例提供的半导体器件的结构示意图；
图3和图4为本发明第二实施例提供的半导体外延结构的制备方法的工艺流程示意图；
图5为本发明第三实施例提供的半导体外延结构的结构示意图。
图标：100-半导体外延结构；110-硅衬底；130-富铝硅层；131-铝层；133-二氧化硅层；135-图案化凹槽；150-AlN成核层；170-第一缓冲层；180-第二缓冲层；190-器件层；200-半导体器件。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所描述的，现有技术中在硅衬底上外延生长AlN成核层时，由于需要向反应腔内通入NH3，使得NH3容易与硅衬底表面的硅原子发生反应，从而在硅衬底表面形成无定型SiN，影响后续的外延生长进程。
进一步地，现有技术中还提供了在硅衬底上预通一层Al原子层来实现阻挡的方案，然而，通入Al原子层通常收到外延生长设备设计和衬底温度分布的影响，导致预通Al的时间以及Al原子前驱物流量等生长参数差别比较大，且窗口期较小，使得Al原子层的制备较困难，并且Al原子层的制备通常需要在高温条件下(400℃以上)进行，而Al原子向衬底扩散时受温度影响，导致Al原子层容易分布不均，影响外延生长质量。同时，由于直接制备Al原子层而使得需要在Al原子层上进行外延生长，导致其生长质量差，难以制备高质量的氮化镓基外延薄膜，难以在硅基氮化镓功率电子器件的大量生产中得以应用。
为了解决上述问题，本发明提供了一种新型的半导体外延结构及其制备方法，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
本实施例提供了一种半导体外延结构100，其能够抑制硅衬底110表面形成无定型SiN，改善硅衬底110上生长高质量AlN的窗口期，并且保证了外延连续性，提升了外延生长质量。
请参考图1，本实施例提供了一种半导体外延结构100，包括硅衬底110、富铝硅层130和成核层150，富铝硅层130设置在硅衬底110上，成核层150设置在富铝硅层130上，其中成核层150可以是AlN成核层，富铝硅层130位于硅衬底110的一侧，AlN成核层150位于富铝硅层130远离硅衬底110的一侧，其中，富铝硅层130至少包含铝原子和硅原子，且富铝硅层130覆盖在述硅衬底110的表面，以抑制硅衬底110的表面形成无定型SiN。
值得注意的是，此处AlN成核层150的制备过程与常规的外延结构一致，均需要通入到NH3，而本实施例通过设置富铝硅层130，可以避免形成AlN成核层150的过程中硅衬底110直接与NH3反应而在硅衬底110的表面形成无定型SiN，避免了无定型SiN影响外延生长，保证了外延生长质量。
需要说明的是，本实施例中富铝硅层130包括铝原子和硅原子，具体可以通过掺杂外延生长的方式形成，且富铝硅层130均匀覆盖在硅衬底110的顶侧表面，从而能够避免硅衬底110的顶侧表面处的硅原子与NH3反应而生成无定型SiN，并影响后续的外延生长。
在本实施例中，硅衬底110可以是一厚度范围为500μm-1500μm的低阻(111)面硅衬底110，硅衬底110的掺杂浓度范围为1E16/cm3-1E20/cm3，其中硅衬底110的结构与常规的外延结构一致，在此不做具体。优选地，此处硅衬底110为厚1000um，电阻率0.005ohm.cm的P型(111)晶面硅衬底110，并且硅衬底110的沉积方法可以包括CVD(Chemical VaporDeposition，化学气相沉积)、VPE(Vapour Phase Epitaxy，气相外延)、MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)、LPCVD(LowPressure Chemical Vapor Deposition，低压力化学气相沉积)、PECVD(Plasma EnhancedChemical Vapor Deposition，等离子体增强化学气相沉积)、PLD(Pulsed LaserDeposition，脉冲激光沉积)、原子层外延、MBE(Molecular Beam Epitaxy，分子束外延)、溅射、蒸发等。
在本实施例中，富铝硅层130包括重掺杂铝的硅层，硅层位于硅衬底110的表面。具体地，此处硅层可以是在形成硅衬底110后再单独生长形成的硅层，在生长过程中实现重掺杂铝。同时，此处硅层也可以是硅衬底110的顶侧表面附近的硅层，直接在硅衬底110的顶侧表面进行掺杂，形成重掺杂铝的硅层。具体地，此处富铝硅层130的掺杂可以通过离子注入工艺实现，即通过离子注入重掺杂Al并回火后形成富Al硅层，即形成了重掺杂铝的硅层。
在本实施例中，硅层的铝掺杂浓度大于1E19/cm3且小于1E22/cm3。优选地，可以在硅衬底110的表面利用离子注入的方法制备Al掺杂浓度为5E19/cm3的重掺杂富Al层并回火。当然，此处对于硅层中铝的掺杂浓度并不作具体限定，以能够实现抑制SiN形成时的掺杂浓度为界限。
在本实施例中，硅层的厚度小于500nm。优选地，此处硅层的厚度可以是200nm，并位于硅衬底110的顶侧表面，其厚度可以通过离子注入深度来确定。
需要说明的是，此处可以通过多次离子注入的方式来对硅层进行掺杂，以保证掺杂浓度达到要求。并且，本实施例中离子注入时的温度可以控制在400℃以下，以实现低温制备形成富铝硅层130，避免了铝原子扩散不均的现象，保证了硅层的掺杂均匀性。其中，离子注入工艺的基本原理和过程再此不再详细介绍，具体可以参考现有技术中的离子注入工艺。
在本实施例中，成核层150可以在高温条件下生长在富铝硅层130的表面，本实施例中成核层150为AlN层，当然，成核层150也可以是可以用于外延生长的III-V族半导体材料，例如成核层可以是III族氮化物材料制成，III族氮化物材料可由InxAlyGa1-x-yN构成，其中x+y≤1，本实施例中的成核层150以AlN为例进行说明，并不起到任何限定作用。在本实施例中，可以在生长温度为1100℃的条件下进行AlN成核层150的生长。并且，AlN成核层150的厚度可以是20-500nm，优选地，此处AlN成核层150的厚度为200nm。需要说明的是，此处AlN成核层150也可以采用包括CVD(Chemical Vapor Deposition，化学气相沉积)、VPE(VapourPhase Epitaxy，气相外延)、MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)、LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)、PLD(Pulsed Laser Deposition，脉冲激光沉积)、原子层外延、MBE(MolecularBeam Epitaxy，分子束外延)、溅射、蒸发等方法制备形成。优选地，本实施例中可以利用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)工艺进行AlN成核层150的制备。
参见图2，本实施例还提供了一种半导体器件200，该半导体器件200包括前述的半导体外延结构100，还可以包括第一缓冲层170、第二缓冲层180和器件层190，其中，器件层190可以是GaN基器件层，第一缓冲层170可以是AlGaN层，第二缓冲层180可以是GaN层，当然，此处第一缓冲层170和第二缓冲层180也可以是其他可以用于外延生长的III-V族半导体材料，例如第一缓冲层170或第二缓冲层180可以是III族氮化物材料制成，III族氮化物材料可由InxAlyGa1-x-yN构成，其中x+y≤1。其中第一缓冲层170位于AlN成核层150远离硅衬底110一侧，第二缓冲层180位于第一缓冲层170远离硅衬底110一侧，GaN基器件层190位于第二缓冲层180远离硅衬底110一侧，其中，GaN基器件层190为HEMT器件层或LED器件层。
在本实施例中，第一缓冲层170的厚度为100-5000nm，Al组分在0％-100％之间，第二缓冲层180的厚度为1000nm-5000nm。
本实施例还提供了一种半导体外延结构100的制备方法，用于制备前述的半导体外延结构100，其包括以下步骤：
S1：在硅衬底110上形成富铝硅层130。
具体地，首先需要提供一硅衬底110，然后可以利用离子注入工艺在硅衬底110的表面形成重掺杂铝的富铝硅层130。其中，富铝硅层130至少包含铝原子和硅原子，且富铝硅层130覆盖在述硅衬底110的表面，以抑制硅衬底110的表面形成无定型SiN。
需要说明的是，此处可以在硅衬底110的表面通过低温(400℃以下)离子注入工艺在硅衬底110的表面实现重掺杂铝，从而形成了重掺杂铝的富铝硅层130。
在本发明其他较佳的实施例中，富铝硅层130还可以图形化分布在硅衬底110的表面，其中富铝硅层130的图形化可以是局部离子注入形成，例如可以在硅衬底110上设置图形化掩膜，然后进行离子注入工艺，从而能够实现局部注入，并实现富铝硅层130的图案化，从而可以在后续成核层150生长时形成类似图形化衬底作用，减小位错密度提高晶体质量。
S2：在富铝硅层130上形成成核层150。
具体地，可以利用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)工艺进行AlN成核层150的制备。例如，在生长温度为1100℃的情况下，在硅层的表面形成200nm厚的AlN成核层150。
在实际生长AlN成核层150时，可以首先高温脱附分解富铝硅层130表面的二氧化硅，然后再在富铝硅层130表面生长AlN成核层150。具体地，可以利用MOCVD工艺高温脱附分解表面的二氧化二氧化硅层133，使得外延生长质量更好。
本实施例还提供了一种半导体器件的制备方法，该半导体器件的制备方法同样需要执行前述步骤S1和步骤S2，在步骤S2之后，该半导体器件的制备方法，还可以包括以下步骤：
S3：在成核层150上形成第一缓冲层170；
S4：在第一缓冲层170上形成第二缓冲层180；
S5：在第二缓冲层180上形成器件层190。
具体地，首先在AlN成核层150的表面通过MOCVD工艺形成第一缓冲层170，缓冲层Al组分沿外延生长方向逐渐减小，AlGaN层的厚度范围为100-5000nm。然后再利用MOCVD工艺在AlGaN层上生长第二缓冲层180，厚度范围1000nm-5000nm。最后在第二缓冲层180上生长GaN基器件层190，即生长HEMT器件层或LED器件层，其中，HEMT器件层包含GaN沟道层，AlGaN势垒层和GaN帽层，LED器件层包含n型GaN层，GaN基多量子阱层，p型GaN层。
下面对半导体器件200的制备方法的实际工艺步骤和生长条件进行描述：
步骤1:选择一片厚1000μm，电阻率0.005ohm.cm的P型(111)晶面硅衬底110；
步骤2：在上述硅衬底110表面用离子注入的方法制备厚度200nm，Al掺杂5E19/cm3的重掺杂富Al层并回火；
步骤3：利用MOCVD在上述富铝硅层130的表面生长高温AlN成核层150，生长温度1100℃，厚度200nm；
步骤4：继续在步骤3完成后的AlN成核层150表面生长第一缓冲层170，即生长AlGaN层，第一缓冲层170总厚度2000nm，包含300nm的高Al组分Al0.8Ga0.2N，800nm的中Al组分Al0.5Ga0.5N和900nm的低Al组分Al0.2Ga0.8N；
步骤5：在步骤4完成的第一缓冲层170上继续生长1500nm的GaN高阻层，即生长第二缓冲层180，生长温度970℃；
步骤6：在第二缓冲层180上生长HEMT器件层，器件层包含：300nm沟道层，20nm的Al0.25Ga0.75N势垒层和3nm的GaN帽层。
综上所述，本实施例提供的半导体外延结构100、半导体器件200及其制备方法，通过在硅衬底110的一侧利用离子注入工艺形成富铝硅层130，再在富铝硅层130远离硅衬底110的一侧形成AlN成核层150，其中，富铝硅层130为重掺杂铝的硅层，且富铝硅层130覆盖在述硅衬底110的表面，以抑制硅衬底110的表面形成无定型SiN。本发明实施例通过设置富铝硅层130，可以避免形成AlN成核层150的过程中硅衬底110直接与NH3反应而在硅衬底110的表面形成无定型SiN，避免了无定型SiN影响外延生长，保证了外延生长质量。
第二实施例
结合参见图1和图3，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。与第一实施例所不同的是富铝硅层130的制备方式。
在本实施例中，参见图3和图4，富铝硅层130由铝层131和二氧化硅层133经过高温回火后形成，具体地，可以在硅衬底110的表面先形成铝层131，再在铝层131的表面形成一层二氧化硅层133，再进行高温回火，其同样能够形成富铝硅层130，并能够抑制硅衬底110表面形成无定型SiN。其中，二氧化硅层133能够起到良好的保护作用。当然，此处二氧化硅层133也可以替换为硅单质层，其同样能够起到良好的保护作用。
在本实施例中，可以通过蒸镀的方式在硅衬底110的表面形成一层铝层131，然后再蒸镀一层二氧化硅，起到保护作用，此处铝层131的厚度小于10nm，能够避免铝层131厚度过大而影响外延生长质量。优选地，此处铝层131的厚度可以是3nm，二氧化硅层133的厚度可以是20nm。
本实施例还提供了一种半导体外延结构100的制备方法，其基本步骤和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。与第一实施例相比所不同的是富铝硅层130的形成方法。
在本实施例中，所述制备方法包括步骤S1：在硅衬底110的表面形成富铝硅层130。具体地，结合参见图3和图4，首先在硅衬底110的表面依次蒸镀形成铝层131和二氧化硅层133；然后对铝层131和二氧化硅层133进行高温回火处理，以形成富铝硅层130。
下面对本实施例提供的半导体外延结构100的制备方法的实际工艺步骤和生长条件进行说明：
步骤1：选择一片厚1000um，电阻率0.005ohm.cm的P型(111)晶面硅衬底110。
步骤2：在上述衬底表面蒸镀3nm的金属Al层，然后再Al层表面蒸镀一层20nm的SiO2保护层。
步骤3：对完成后的二氧化二氧化硅层133进行回火，并在高温氢气环境下分解表面的二氧化硅，并形成富铝硅层130。
步骤4：利用MOCVD在步骤3形成的富铝硅层130的表面生长高温AlN成核层150，生长温度1100℃，厚度200nm；
步骤5：继续在AlN成核层150的表面生长第一缓冲层170，第一缓冲层170总厚度1500nm，包含200nm的高Al组分Al0.8Ga0.2N，600nm的中Al组分Al0.5Ga0.5N和700nm的低Al组分Al0.2Ga0.8N。
步骤6：在第一缓冲层170上继续生长2000nm的GaN高阻层，即生长第二缓冲层180，生长温度970℃；
步骤7：在第二缓冲层180上生长HEMT器件层，器件层包含：200nm沟道层，15nmAl0.2Ga0.8N势垒层和100nm的P型掺杂GaN帽层。
本实施例提供的半导体外延结构100及其制备方法，利用依次蒸镀铝层131和二氧化硅层后回火形成富铝硅层130，同样可以避免形成AlN成核层150的过程中硅衬底110直接与NH3反应而在硅衬底110的表面形成无定型SiN，避免了无定型SiN影响外延生长，保证了外延生长质量。
第三实施例
参见图5，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例或第二实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。与第一实施例或第二实施例相比，本实施例的不同之处在于富铝硅层130的结构和制备方法。
在本实施例中，富铝硅层130呈图形化分布在硅衬底110的表面。可以在形成铝层131和二氧化硅层133后，在二氧化硅层133上设置图形化掩膜，并依次刻蚀二氧化硅层133和铝层131，从而形成图案化凹槽135，实现了富铝硅层130的图案化。具体地，富铝硅层130可以设置有图案化凹槽135，图案化凹槽135贯通至硅衬底110。具体地，可以在形成富铝硅层130后，利用光刻工艺在二氧化硅表面刻蚀纳米图形，并用湿法刻蚀去除刻蚀掉的二氧化硅下面的铝层131，从而实现了富铝硅层130的图案化。
需要说明的是，本实施例中通过对富铝硅层130表面进行图案化，形成图案化凹槽135后，可以在生长AlN成核层150时局部产生氮化硅形成类似图形衬底作用，进而减少界面位错提高后续外延层的晶体质量。
本实施例还提供了一种半导体外延结构100的制备方法，其用于制备前述的半导体外延结构100，其基本步骤和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。与第一实施例或第二实施例相比所不同的是富铝硅层130的形成方法。
在本实施例中，所述制备方法包括步骤S1：在硅衬底110的表面形成富铝硅层130。具体地，首先在硅衬底110的表面依次蒸镀形成铝层131和二氧化硅层133；然后对铝层131和二氧化硅层133进行回火处理，以形成富铝硅层130，再利用光刻工艺对富铝硅层130表面进行图案化，从而在富铝硅层130表面形成图案化凹槽135。
下面对本实施例提供的半导体外延结构100的制备方法的实际工艺步骤和生长条件进行说明：
步骤1：选择一片厚1000um，电阻率0.005ohm.cm的P型(111)晶面硅衬底110；
步骤2：在上述衬底表面蒸镀3nm的金属Al层，然后再Al层表面蒸镀一层20nm的SiO2保护层；
步骤3：利用光刻方法在二氧化硅表面刻蚀纳米图形，用湿法刻蚀去除刻蚀掉SiO2的保护层下面的金属Al层，清洗外延片并甩干密封；
步骤4：利用MOCVD在升温对步骤3制备的图形Al纳米层进行回火并在高温氢气环境下分解表面的SiO2，漏出图形化后的富铝硅层130；
步骤5：利用MOCVD在步骤4图形化后的富铝硅层130的表面生长高温AlN成核层150，生长温度1100℃，厚度200nm；
步骤6：继续在AlN成核层150的表面生长第一缓冲层170，第一缓冲层170总厚度1500nm，包含200nm的高Al组分Al0.8Ga0.2N，600nm的中Al组分Al0.5Ga0.5N和700nm的低Al组分Al0.2Ga0.8N；
步骤7：在第一缓冲层170上继续生长2000nm的GaN高阻层，即生长第二缓冲层180，生长温度970℃；
步骤8：在第二缓冲层180上生长HEMT器件层，器件层包含：200nm沟道层，15nmAl0.20Ga0.80N势垒层和100nm的P型掺杂GaN帽层。
本实施例提供的半导体外延结构100及其制备方法，通过对富铝硅层130表面进行图形化，可以在AlN成核层150生长时形成类似图形化衬底作用，减小位错密度提高晶体质量。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种半导体外延结构，其特征在于，包括：
硅衬底；
设置在所述硅衬底上的富铝硅层；
设置在所述富铝硅层上的成核层。
2.根据权利要求1所述的半导体外延结构，其特征在于，所述富铝硅层中铝原子的掺杂浓度大于1E19/cm3且小于1E22/cm3。
3.根据权利要求2所述的半导体外延结构，其特征在于，所述富铝硅层的厚度小于500nm。
4.根据权利要求2所述的半导体外延结构，其特征在于，所述富铝硅层呈图形化分布在所述硅衬底的表面。
5.一种半导体器件，其特征在于，包括：
硅衬底；
设置在所述硅衬底上的富铝硅层；
设置在所述富铝硅层上的成核层；
位于所述成核层上的第一缓冲层；
位于所述缓冲层上的第二缓冲层；
以及，位于所述缓冲层上的器件层。
6.根据权利要求5所述的半导体器件，其特征在于，所述富铝硅层中铝原子的掺杂浓度范围为：大于1E19/cm3且小于1E22/cm3。
7.根据权利要求6所述的半导体器件，其特征在于，所述富铝硅层的厚度小于500nm。
8.根据权利要求6所述的半导体器件，其特征在于，所述富铝硅层呈图形化分布在所述硅衬底的表面。
9.一种半导体外延结构的制备方法，其特征在于，包括：
提供一硅衬底；
在硅衬底上形成富铝硅层；
在所述富铝硅层上形成成核层。
10.根据权利要求9所述的半导体外延结构的制备方法，其特征在于，在硅衬底上形成富铝硅层的步骤，包括：
利用离子注入工艺在所述硅衬底的表面形成重掺杂铝的富铝硅层。
11.根据权利要求10所述的半导体外延结构的制备方法，其特征在于，利用离子注入工艺在所述硅衬底的表面形成重掺杂铝的富铝硅层的步骤，包括：
在所述硅衬底上铺设一层图形化掩膜；
利用离子注入工艺向所述硅衬底的表面注入铝原子；
去除所述图形化掩膜。
12.根据权利要求9所述的半导体外延结构的制备方法，其特征在于，在硅衬底上形成富铝硅层的步骤，包括：
在所述硅衬底上蒸镀形成铝层；
在所述铝层上蒸镀形成二氧化硅层；
对所述铝层和所述二氧化硅层进行回火处理，形成所述富铝硅层。
13.根据权利要求12所述的半导体外延结构的制备方法，其特征在于，对所述铝层和所述二氧化硅层进行回火处理的步骤，包括：
在所述二氧化硅层上铺设一层图形化掩膜；
依次刻蚀所述二氧化硅层和所述铝层；
去除所述图形化掩膜，得到图形化后的所述铝层和所述二氧化硅层；
对剩余的所述铝层和所述二氧化硅层进行回火处理，形成图形化后的所述富铝硅层。
14.一种半导体器件的制备方法，其特征在于，包括：
在硅衬底上形成富铝硅层；
在所述富铝硅层上形成成核层；
在所述成核层上形成第一缓冲层；
在所述第一缓冲层上形成第二缓冲层；
在所述第二缓冲层上形成器件层。
15.根据权利要求14所述的半导体器件的制备方法，其特征在于，所述富铝硅层中铝原子的掺杂浓度范围为：大于1E19/cm3且小于1E22/cm3。
16.根据权利要求15所述的半导体器件的制备方法，其特征在于，所述富铝硅层的厚度小于500nm。
17.根据权利要求15所述的半导体器件的制备方法，其特征在于，所述富铝硅层呈图形化分布在所述硅衬底的表面。
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