CN114880267B - 一种多芯片互联***及其方法 - Google Patents

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Abstract

一种多芯片互联***，芯片包括：主设备；XSPI主端，其通过AXI总线与主设备连接；从设备；XSPI从端，其通过AXI总线与从设备连接，一方芯片的XSPI主端通过XSPI总线与另一方芯片的XSPI从端连接，XSPI主端对主设备的AXI信息进行编码，并将其送给XSPI从端，XSPI从端对编码后的AXI信息进行解码，并将AXI信息发送给从设备，XSPI从端对从设备的AXI反馈信息进行编码，并将其发送给XSPI主端，XSPI主端对编码后的AXI反馈信息进行解码，并将AXI反馈信息通过AXI总线发送给主设备。本申请还提供一种多芯片互联方法，减少了***的复杂度和开发成本，同时拥有很大的扩展空间。

Description

一种多芯片互联***及其方法
技术领域
本申请涉及技术领域，特别是涉及一种多芯片互联***及其方法。
背景技术
随着行业需求的增加，以汽车电子为例，智能座舱，辅助驾驶，自动驾驶等需求产生了越来越复杂的***芯片（System on Chip，SoC），***芯片集成了不同的处理器，可以支持同时运行多个***。***的复杂和多样化自然需要芯片间有高效安全的互联方法。
目前芯片互联的方法多以复杂昂贵模块为基础搭建，并且复杂多样的***中对芯片间互联性能的要求各不相同，急需一个简单，高效安全的芯片互联方案。
发明内容
为了解决现有技术存在的不足，本申请的目的在于提供一种多芯片互联***及其方法，可以减少了整体***的复杂度和开发成本，同时拥有很大的扩展空间。
为实现上述目的，本申请提供的多芯片互联***，
各所述芯片包括：
数据发送端；
XSPI主端，其具有AXI Slave接口，所述数据发送端通过AXI总线访问所述AXISlave接口；
数据接收端；
XSPI从端，其具有AXI Master接口，所述数据接收端通过AXI总线访问所述AXIMaster接口，
一方所述芯片的所述XSPI主端通过XSPI总线与另一方所述芯片的所述XSPI从端连接，
一方所述芯片的所述XSPI主端对通过所述AXI总线接收到的一方所述芯片的所述数据发送端的AXI信息进行编码，并将编码后的AXI信息通过XSPI总线发送给另一方所述芯片的所述XSPI从端，
另一方所述芯片的所述XSPI从端对所述编码后的AXI信息进行解码，以获得所述AXI信息并将其通过AXI总线发送给另一方所述芯片的所述数据接收端，
另一方所述芯片的所述XSPI从端对通过所述AXI总线接收到的另一方所述芯片的所述数据接收端的AXI反馈信息进行编码，并将编码后的AXI反馈信息通过XSPI总线发送给一方所述芯片的所述XSPI主端，
一方所述芯片的所述XSPI主端对所述编码后的AXI反馈信息进行解码，以获得所述AXI反馈信息并将其通过AXI总线发送给一方所述芯片的所述数据发送端。
进一步地，所述XSPI主端发送所述编码后的AXI信息后，等待所述数据接收端发送的DQS，当收到规定数量的数据后结合数据传输；当所述数据接收端超过规定时间没有响应，则触发超时机制。
进一步地，所述编码后的AXI信息包括：AXI写，其包括写地址通道和写数据通道；以及AXI读，其包括读地址通道，所述编码后的AXI反馈信息包括：AXI写，其包括写响应通道；以及AXI读，其包括读数据通道。
进一步地，当所述数据发送端的传输时间超过超时阈值时，所述数据发送端继续选中所述数据接收端，并停止向所述数据接收端发送时钟，在维持所述超时阈值后断开传输。
更进一步地，当选择信号被选中且未收到所述数据发送端的时钟的时长超过超时阈值时，所述数据接收端断开传输。
为实现上述目的，本申请还提供一种多芯片互联方法，包括：
一方所述芯片的XSPI主端对通过AXI总线接收到的一方所述芯片的数据发送端的AXI信息进行编码，并将编码后的AXI信息通过XSPI总线发送给另一方所述芯片的XSPI从端，
另一方所述芯片的所述XSPI从端对所述编码后的AXI信息进行解码，以获得所述AXI信息并将其通过AXI总线发送给另一方所述芯片的数据接收端，
另一方所述芯片的所述XSPI从端对通过所述AXI总线接收到的另一方所述芯片的所述数据接收端的AXI反馈信息进行编码，并将编码后的AXI反馈信息通过XSPI总线发送给一方所述芯片的所述XSPI主端，
一方所述芯片的所述XSPI主端对所述编码后的AXI反馈信息进行解码，以获得所述AXI反馈信息并将其通过AXI总线发送给一方所述芯片的所述数据发送端。
进一步地，所述XSPI主端发送所述编码后的AXI信息后，等待所述数据接收端发送的DQS，当收到规定数量的数据后结合数据传输；当所述数据接收端超过规定时间没有响应，则触发超时机制。
进一步地，所述编码后的AXI信息包括：AXI写，其包括写地址通道和写数据通道；以及AXI读，其包括读地址通道，所述编码后的AXI反馈信息包括：AXI写，其包括写响应通道；以及AXI读，其包括读数据通道。
进一步地，当所述数据发送端的传输时间超过超时阈值时，所述数据发送端继续选中所述数据接收端，并停止向所述数据接收端发送时钟，在维持所述超时阈值后断开传输。
更进一步地，当选择信号被选中且未收到所述数据发送端的时钟的时长超过超时阈值时，所述数据接收端断开传输。
为实现上述目的，本申请还提供一种车规芯片，包括，上述多芯片互联***。
为实现上述目的，本申请还提供一种电子设备，包括上述车规芯片。
为实现上述目的，本申请还提供一种计算机可读存储介质，其上存储有计算机指令，当计算机指令运行时执行如上所述的多芯片互联方法的步骤。
本申请的多芯片互联***及其方法，通过AXI总线使数据发送端和XSPI从端连接、以及使数据接收端和XSPI主端连接，并且通过XSPI总线使XSPI从端和XSPI主端连接，能够减少了整体***的复杂度和开发成本，同时拥有很大的扩展空间。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。
附图说明
附图用来提供对本申请的进一步理解，并且构成说明书的一部分，并与本申请的实施例一起，用于解释本申请，并不构成对本申请的限制。在附图中：
图1为根据本申请的多芯片互联***的结构示意图；
图2为根据本申请的多芯片互联方法流程图；
图3为用于说明多芯片互联的XSPI总线动态dummy（空指令）的时序图；
图4为用于说明多芯片互联中实现AXI总线read outstanding的示意图。
具体实施方式
下面将参照附图更详细地描述本申请的实施例。虽然附图中显示了本申请的某些实施例，然而应当理解的是，本申请可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本申请。应当理解的是，本申请的附图及实施例仅用于示例性作用，并非用于限制本申请的保护范围。
应当理解，本申请的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本申请的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“根据”是“至少部分地根据”。其他术语的相关定义将在下文描述中给出。
需要注意，本申请中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
下面，将参考附图详细地说明本申请的实施例。
实施例1
（多芯片互联***）
图1为根据本申请的多芯片互联***的结构示意图，如图1所示，本申请的多芯片互联***1包括第一芯片10和第二芯片20。
第一芯片10包括数据发送端11、XSPI（Extend Serial Peripheral Interface，扩展串行外设接口）主端12、XSPI从端（未图示）和数据接收端（未图示）。XSPI主端12具有AXI（Advanced eXtensible Interface，总线协议） Slave接口（总线协议从接口）。数据发送端11通过AXI总线访问AXI Slave接口12。对于第一芯片10的XSPI从端和数据接收端，由于与第二芯片20相同，在之后进行详细说明。
第二芯片20包括数据发送端（未图示）、XSPI主端（未图示）、XSPI从端23和数据接收端24。XSPI从端23具有AXI Master接口（总线协议主接口），数据接收端24通过AXI总线访问AXI Master接口。对于第二芯片20的数据发送端和XSPI主端，由于与第一芯片10相同，省略其具体说明。
第一芯片10的XSPI主端12通过XSPI总线与第二芯片20的XSPI从端23连接。
在需要第一芯片10和第二芯片20进行互联时，第一芯片10的数据发送端11通过AXI总线将AXI信息发送给XSPI主端12。第一芯片10的XSPI主端12接收到AXI信息后，对其进行编码。第一芯片10的XSPI主端12通过XSPI总线，将编码后的AZI信息发送给第二芯片20的XSPI从端23。第二芯片20的XSPI从端23接收到编码后的AXI信息后，对其进行解码，以获得AXI信息。第二芯片20的XSPI从端23通过AXI总线将解码所得到的AXI信息发送给第二芯片20的数据接收端24。
在接收到AXI信息后，第二芯片20的数据接收端24通过AXI总线将AXI反馈信息发送给第二芯片20的XSPI从端23。第二芯片20的XSPI从端23接收到AXI反馈信息后，对其进行编码。第二芯片20的XSPI从端23通过XSPI总线，将编码后的AXI反馈信息发送给第一芯片10的XSPI主端12。第一芯片10的XSPI主端12接收到编码后的AXI反馈信息后，对其进行解码，以获得AXI反馈信息。第一芯片10的XSPI主端12通过AXI总线将解码所得到的AXI反馈信息发送给第一芯片10的数据发送端11。
图3为用于说明多芯片互联的XSPI总线动态dummy（空指令）的时序图。如图3所示，在第一芯片10与第二芯片20进行互联时，第一芯片10的XSPI主端12访问第二芯片20的数据接收端24的时间不确定，因此XSPI总线的dummy cycle（空指令周期）也是不确定的，不能靠第一芯片10的数据发送端11设置好的固定dummy cycle接收第二芯片20的数据接收端24想传输的数据。为了克服上述问题，第二芯片20的XSPI从端23（或第一芯片10的XSPI从端）具备Data Strobe（DQS，数据选取脉冲）功能。另外，第一芯片10的XSPI主端12发送编码后的AXI信息后，等待第二芯片20的数据接收端24发送的DQS，当收到规定数量的数据后结合数据传输。当第二芯片20的数据接收端24超过规定时间没有响应，则触发超时机制，防止由于第二芯片20的XSPI从端23访问包含其它的芯片中其它从端的问题，导致第一芯片10的XSPI主端12挂死。
此外，编码后的AXI信息包括：AXI写，其包括write address channel（写地址通道）和write data channel（写数据通道）；以及AXI读，其包括read address channel（读地址通道），所述编码后的AXI反馈信息包括：AXI写，其包括write response channel（写响应通道）；以及AXI读，其包括read data channel（读数据通道）。
图4为用于说明多芯片互联中实现AXI总线read outstanding（读未完成）的示意图。如图4所示，每个ar command（ar命令）由2个word组成，包含AXI传输中read addresschannel所有的信息；arremain[1:0]用来表示这次SPI传输后还有多少AXI readtransaction（读事务）。因此，第二芯片20的数据接收端24在收到第一个ar command就已经只能这一次传输是否是outstanding并且由多少axi transaction。另外，arsid，rsid用来标记不同的ax transaction，保证每次axi read transaction的read address channel和read data cahnnel的匹配。
另外，SPI总线传输过程中数据的特殊保护，例如可以利用比较普遍的CRC校验（Cyclic Redundancy Check，循环冗余校验）。根据上述不同AXI的channel分别校验，例如根据图4所示的ArCRC[31:0]和Rcrc[31:0]，进行校验。
此外，本实施例涉及的多芯片互联***1具备抓门针对该应用场景的超时机制。第一芯片10的数据发送端11和第二芯片20的数据接收端24各有一套超时机制，并且第二芯片20的数据接收端24超时的中断会通过PAD（引脚）口直接给到第一芯片10的数据发送端11。
当第一芯片10的数据发送端11的传输时间超过超时阈值时，第一芯片10的数据发送端11继续选中第二芯片20的数据接收端24，并停止向第二芯片20的数据接收端24发送时钟，在维持超时阈值后断开传输。
另外，当选择信号被选中且未收到第一芯片10的数据发送端11的时钟的时长超过超时阈值时，第二芯片20的数据接收端24断开传输。
通过上述方式，可以简单判断超时的故障原因：
（1）如果第二芯片20的数据接收端24超时后第一芯片10的数据发送端11超时，说明第二芯片20的数据接收端24可以被正确选中，并且正确触发并传递超时中断；
（2）如果第一芯片10的数据发送端11和第二芯片20的数据接收端24同时超时，说明第二芯片20的数据接收端24可以正确被选中但是第一芯片10的数据发送端11的时钟无法传递给第二芯片20的数据接收端24；
（3）如果第一芯片10的数据发送端11超且第二芯片20的数据接收端24没有超时，说明第二芯片20的数据接收端24无法被选中或者无法正确触发并传递超时中断。
根据本实施例涉及的多芯片互联***，通过AXI总线连接数据发送端和XSPI主端连接、通过AXI总线连接数据接收端和XSPI从端连接、并通过XSPI总线连接不同芯片的XSPI主端和XSPI从端，由此减少芯片的复杂程度和开发时间，进而降低成本，另外，XSPI协议支持所有线性性能增强的方法，可以根据性能实际需求增强XSPI的性能（例如，增加时钟频率、DQS、DDR、增加并行的端口数据线等），以解决***不同的性能需求。
根据本实施例涉及的多芯片互联***，通过DQS功能，解决主数据接收端响应的问题。
根据本实施例涉及的多芯片互联***，通过具有超时机制，能够简单有效地判断超时的故障原因，由此提高安全性能，且提供debug（消除故障）机制保证互联能正常进行。
在本实施例中，对多芯片互联***包括两个芯片的示例进行了说明，但可以额包括两个以上的芯片。
实施例2
（多芯片互联方法）
图2为根据本申请的多芯片互联方法流程图，下面将参考图2，对本申请的多芯片互联方法进行详细描述。
在步骤101，一方芯片的XSPI主端对通过AXI总线接收到的一方芯片的数据发送端的AXI信息进行编码，并将编码后的AXI信息通过XSPI总线发送给另一方芯片的XSPI从端。
在步骤102，另一方芯片的XSPI从端对编码后的AXI信息进行解码，以获得AXI信息并将其通过AXI总线发送给另一方芯片的数据接收端。
在步骤103，另一方芯片的XSPI从端对通过AXI总线接收到的另一方芯片的数据接收端的AXI反馈信息进行编码，并将编码后的AXI反馈信息通过XSPI总线发送给一方芯片的XSPI主端。
在步骤104，一方芯片的XSPI主端对编码后的AXI反馈信息进行解码，以获得AXI反馈信息并将其通过AXI总线发送给一方芯片的数据发送端。
在一方芯片与另一方芯片进行互联时，一方芯片的XSPI主端访问另一方芯片的数据接收端的时间不确定，因此XSPI总线的dummy cycle也是不确定的，不能靠一方芯片的数据发送端设置好的固定dummy cycle接收另一方芯片的数据接收端想传输的数据。为了克服上述问题，另一方芯片的XSPI从端具备Data Strobe功能。另外，一方芯片的XSPI主端发送编码后的AXI信息后，等待另一方芯片的数据接收端发送的DQS，当收到规定数量的数据后结合数据传输。当另一方芯片的数据接收端超过规定时间没有响应，则触发超时机制，防止由于另一方芯片的XSPI从端访问包含其它的芯片中其它从端的问题，导致一方芯片的XSPI主端挂死。
此外，编码后的AXI信息包括：AXI写，其包括write address channel和writedata channel；以及AXI读，其包括read address channel，所述编码后的AXI反馈信息包括：AXI写，其包括write response channel；以及AXI读，其包括read data channel。
不同芯片的数据发送端和数据接收端各有一套超时机制，并且另一方芯片的数据接收端超时的中断会通过PAD口直接给到一方芯片的数据发送端。
当一方芯片的数据发送端的传输时间超过超时阈值时，一方芯片的数据发送端继续选中另一方芯片的数据接收端，并停止向另一方芯片的数据接收端发送时钟，在维持超时阈值后断开传输。
另外，当选择信号被选中且未收到一方芯片的数据发送端的时钟的时长超过超时阈值时，另一方芯片的数据接收端断开传输。
根据本实施例涉及的多芯片互联方法，通过AXI总线连接数据发送端和XSPI主端连接、通过AXI总线连接数据接收端和XSPI从端连接、并通过XSPI总线连接不同芯片的XSPI主端和XSPI从端，由此减少芯片的复杂程度和开发时间，进而降低成本，另外，XSPI协议支持所有线性性能增强的方法，可以根据性能实际需求增强XSPI的性能（例如，增加时钟频率、DQS、DDR、增加并行的端口数据线等），以解决***不同的性能需求。
根据本实施例涉及的多芯片互联方法，通过DQS功能，解决主数据接收端响应的问题。
根据本实施例涉及的多芯片互联方法，通过具有超时机制，能够简单有效地判断超时的故障原因，由此提高安全性能，且提供debug（消除故障）机制保证互联能正常进行。
实施例3
本实施例中，还提供一种车规芯片，包括，上述实施例的多芯片互联***。
实施例4
本实施例中，还提供一种电子设备，包括上述实施例中的车规芯片。
实施例5
本实施例中，还提供一种计算机可读存储介质，其上存储有计算机指令，当计算机指令运行时执行上述实施例的多芯片互联方法的步骤。
本领域普通技术人员可以理解：以上所述仅为本申请的优选实施例而已，并不用于限制本申请，尽管参照前述实施例对本申请进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (13)

1.一种多芯片互联***，
多芯片包括第一芯片和第二芯片，所述第一芯片和所述第二芯片包括：
数据发送端；
XSPI主端，其具有AXI Slave接口，所述数据发送端通过AXI总线访问所述AXI Slave接口；
数据接收端；
XSPI从端，其具有AXI Master接口，所述数据接收端通过AXI总线访问所述AXI Master接口，
所述第一芯片的所述XSPI主端通过XSPI总线与所述第二芯片的所述XSPI从端连接，
所述第一芯片的所述XSPI主端对通过所述AXI总线接收到的所述第一芯片的所述数据发送端的AXI信息进行编码，并将编码后的AXI信息通过XSPI总线发送给所述第二芯片的所述XSPI从端，
所述第二芯片的所述XSPI从端对所述编码后的AXI信息进行解码，以获得所述AXI信息并将其通过AXI总线发送给所述第二芯片的所述数据接收端，
所述第二芯片的所述XSPI从端对通过所述AXI总线接收到的所述第二芯片的所述数据接收端的AXI反馈信息进行编码，并将编码后的AXI反馈信息通过XSPI总线发送给所述第一芯片的所述XSPI主端，
所述第一芯片的所述XSPI主端对所述编码后的AXI反馈信息进行解码，以获得所述AXI反馈信息并将其通过AXI总线发送给所述第一芯片的所述数据发送端。
2.根据权利要求1所述的多芯片互联***，其中，所述XSPI主端发送所述编码后的AXI信息后，等待所述数据接收端发送的DQS，当收到规定数量的数据后结合数据传输；当所述数据接收端超过规定时间没有响应，则触发超时机制。
3.根据权利要求1所述的多芯片互联***，其中，所述编码后的AXI信息包括：AXI写，其包括写地址通道和写数据通道；以及AXI读，其包括读地址通道，所述编码后的AXI反馈信息包括：AXI写，其包括写响应通道；以及AXI读，其包括读数据通道。
4.根据权利要求1所述的多芯片互联***，其中，当所述数据发送端的传输时间超过超时阈值时，所述数据发送端继续选中所述数据接收端，并停止向所述数据接收端发送时钟，在维持所述超时阈值后断开传输。
5.根据权利要求1所述的多芯片互联***，其中，当选择信号被选中且未收到所述数据发送端的时钟的时长超过超时阈值时，所述数据接收端断开传输。
6.一种多芯片互联方法，多芯片包括第一芯片和第二芯片，所述多芯片互联方法包括：
所述第一芯片的XSPI主端对通过AXI总线接收到的所述第一芯片的数据发送端的AXI信息进行编码，并将编码后的AXI信息通过XSPI总线发送给所述第二芯片的XSPI从端，
所述第二芯片的所述XSPI从端对所述编码后的AXI信息进行解码，以获得所述AXI信息并将其通过AXI总线发送给所述第二芯片的数据接收端，
所述第二芯片的所述XSPI从端对通过所述AXI总线接收到的所述第二芯片的所述数据接收端的AXI反馈信息进行编码，并将编码后的AXI反馈信息通过XSPI总线发送给所述第一芯片的所述XSPI主端，
所述第一芯片的所述XSPI主端对所述编码后的AXI反馈信息进行解码，以获得所述AXI反馈信息并将其通过AXI总线发送给所述第一芯片的所述数据发送端。
7.根据权利要求6所述的多芯片互联方法，其中，所述XSPI主端发送所述编码后的AXI信息后，等待所述数据接收端发送的DQS，当收到规定数量的数据后结合数据传输；当所述数据接收端超过规定时间没有响应，则触发超时机制。
8.根据权利要求6所述的多芯片互联方法，其中，所述编码后的AXI信息包括：AXI写，其包括写地址通道和写数据通道；以及AXI读，其包括读地址通道，所述编码后的AXI反馈信息包括：AXI写，其包括写响应通道；以及AXI读，其包括读数据通道。
9.根据权利要求6所述的多芯片互联方法，其中，当所述数据发送端的传输时间超过超时阈值时，所述数据发送端继续选中所述数据接收端，并停止向所述数据接收端发送时钟，在维持所述超时阈值后断开传输。
10.根据权利要求6所述的多芯片互联方法，其中，当选择信号被选中且未收到所述数据发送端的时钟的时长超过超时阈值时，所述数据接收端断开传输。
11.一种车规芯片，其特征在于，所述车规芯片，包括，权利要求1至5中任一项所述的多芯片互联***。
12.一种电子设备，其特征在于，所述电子设备，包括权利要求11所述的车规芯片。
13.一种计算机可读存储介质，其特征在于，其上存储有计算机指令，当计算机指令运行时执行权利要求6至10中任一项所述的多芯片互联方法的步骤。
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