CN114861572B - 一种多功能性使能管脚的控制***及方法 - Google Patents

一种多功能性使能管脚的控制***及方法 Download PDF

Info

Publication number
CN114861572B
CN114861572B CN202210780428.7A CN202210780428A CN114861572B CN 114861572 B CN114861572 B CN 114861572B CN 202210780428 A CN202210780428 A CN 202210780428A CN 114861572 B CN114861572 B CN 114861572B
Authority
CN
China
Prior art keywords
pin
trigger
reset
coupled
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210780428.7A
Other languages
English (en)
Other versions
CN114861572A (zh
Inventor
宋宇
陈立新
熊海峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Taisi Microelectronics Co ltd
Original Assignee
Shanghai Taisi Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Taisi Microelectronics Co ltd filed Critical Shanghai Taisi Microelectronics Co ltd
Priority to CN202210780428.7A priority Critical patent/CN114861572B/zh
Publication of CN114861572A publication Critical patent/CN114861572A/zh
Application granted granted Critical
Publication of CN114861572B publication Critical patent/CN114861572B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)

Abstract

本发明公开了一种多功能性使能管脚的控制***及实现方法，其中，控制***包括：时钟发生器、计数器、第一触发器和第二触发器；所述时钟发生器的输入端耦接一外部管脚，且该管脚耦接第一触发器和第二触发器，所述时钟发生器的输出端耦接计数器，所述计数器具有两路输出端，一路耦接第一触发器，另一路耦接第二触发器，所述计数器还具有一复位管脚RST，所述计数器复位管脚RST分别耦接第一触发器和第二触发器，所述第一触发器的输出端耦接数字***system的复位端，所述第二触发器的输出端耦接电源管理单元PMU的使能端。本发明无需片外器件，将使能和复位功能集合于同一管脚，实现使能管脚的鲁棒性和数字***的断电预保护。

Description

一种多功能性使能管脚的控制***及方法
技术领域
本发明涉及一种芯片设计领域，具体为一种多功能性使能管脚的控制***及方法。
背景技术
目前在手机、平板电脑、个人计算机等众多移动电子设备中，集合了多种芯片，为了实现更好的管控，很多芯片的开关受控于CPU，目前的芯片设计有如下不足：
首先，通常芯片的使能功能和复位功能都是单独占用一个管脚，且管脚都需要片外额外提供RC才能实现相对较好的鲁棒性；其次，受控芯片多数是数模混合的SOC芯片，需要对数字***（如寄存器、FLASH等）断电前进行预保护，同时，为了满足应用场景和测试需求，也需要额外提供一个复位管脚，用以芯片逻辑异常状态的恢复；最后，芯片***在断电后，还存在内部器件的功耗问题。
现有技术已经不能满足现阶段人们的需求，基于现状，急需对现有技术进行改革。
发明内容
本发明的目的在于提供一种多功能性使能管脚的控制***及方法，以解决上述背景技术中提出的问题。
一方面，本发明提供如下技术方案一种多功能性使能管脚的控制***，***包括：时钟发生器、计数器、第一触发器、第二触发器、SOC或MCU中的电源管理单元PMU和数字***system。
所述时钟发生器的输入端耦接一外部管脚CE，且该外部管脚CE耦接第一触发器和第二触发器，所述时钟发生器的输出端耦接计数器；所述外部管脚CE作为第一触发器的输入端时，所述第一触发器的输出端通过复位管脚RST控制数字***system，所述外部管脚CE作为第二触发器的输入端时，所述第二触发器的输出端通过使能管脚EN控制电源管理单元PMU。
所述计数器具有两路输出端RDY1和RDY2，其中RDY1耦接第一触发器，且RDY2耦接第二触发器，所述计数器还具有一复位管脚RST，该复位管脚RST分别耦接第一触发器和第二触发器的CE端。
所述第一触发器的输出端耦接数字***system的复位端，所述第二触发器的输出端耦接电源管理单元PMU的使能端，且电源管理单元PMU的SD端耦接时钟发生器的SD端。
另一方面，本发明提供如下技术方案：一种用于实现所述第一方面的多功能性使能管脚的控制方法，具体的步骤包括：
待芯片***打开时，将芯片外部管脚CE由低电压变为高电压，时钟发生器不工作，且计数器被复位，第一触发器和第二触发器分别保持复位管脚RST和使能管脚EN同外部管脚CE一样由低电压变为高电压。
待芯片***关闭时，将芯片外部管脚CE由高电压变为低电压，时钟发生器开始工作，计数器通过复位管脚RST复位释放开始计时，且第一触发器和第二触发器分别保持复位管脚RST和使能管脚EN维持在高电压状态。
待计时到T1-T2的时间后，将复位管脚RST由高电压变为低电压，使能管脚EN仍然维持高电压，在T2时间内，数字***system对其内部的寄存器、FLASH等模块进行复位或保护，从而实现了电源管理单元PMU断电前对数字***system的预保护，其中，T1-T2时间是提高芯片鲁棒性的保护时间；T2是电源管理单元PMU断电前的数字***保护时间。
本发明通过耦接外部管脚CE整合了原芯片***中的使能管脚和复位管脚，实现了在无需片外器件的前提下，将使能和复位功能集合于外部管脚CE，不但提高了使能管脚的鲁棒性，而且节省了管脚外部的元器件；本发明通过数字***system对其内部的寄存器、FLASH等模块进行复位或保护，从而实现了电源管理单元PMU断电前对数字***的预保护，并且在整个芯片***断电后，且电源管理单元PMU通过SD管脚关闭时钟发生器，实现整个芯片***的零功耗。
附图说明
图1为本发明结构框图示意图；
图2为本发明芯片***打开和关闭的时序图；
图3为本发明芯片***复位的时序图；
图4为本发明外部管脚CE防误触发的高鲁棒性时序图；
图5为本发明时钟发生器电路的示意图；
图6为本发明计数器电路的示意图；
图7为本发明第一触发器和第二触发器的电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参考图1，一方面，本发明提供如下技术方案：一种多功能性使能管脚的控制***，其控制***包括时钟发生器、计数器、第一触发器、第二触发器以及SOC或MCU中包括的电源管理单元PMU和数字***system。
其中，时钟发生器的输入端耦接一外部管脚CE，第一触发器和第一触发器均具有CE输入端和RDY输入端，且外部管脚CE耦接到第一触发器的CE输入端和第二触发器的CE输入端，时钟发生器CLK的输出端耦接计数器。
其中，计数器具有两路输出端RDY1和RDY2，其中RDY1耦接第一触发器的RDY输入端，且RDY2耦接第二触发器的RDY输入端，该计数器还具有一复位管脚RST，该复位管脚RST分别耦接第一触发器和第二触发器的CE输入端。
第一触发器的输出端耦接数字***system的复位端，第二触发器的输出端耦接电源管理单元PMU的使能端，且电源管理单元PMU的SD端耦接时钟发生器的SD端。
本发明通过耦接外部管脚CE整合了原芯片***中的使能管脚和复位管脚，当外部管脚CE作为第一触发器的输入端时，第一触发器的输出端通过复位管脚RST控制数字***system，当外部管脚CE作为第二触发器的输入端时，第二触发器的输出端通过使能管脚EN控制电源管理单元PMU。实现了在无需片外器件的前提下，将使能和复位功能集合于外部管脚CE，不但提高了使能管脚的鲁棒性，而且节省了管脚外部的元器件。
参考图5、图6和图7，本发明还公开了一具体实施例，上述的时钟发生器、计数器、 第一触发器、第二触发器可以由多种相同功能的电路实现，本实施例公开的时钟发生器电 路，由电流源、充放电电容C1、NMOS开关管Q2和比较器组成，整个闭环是一个负反馈，初始状 态C1的电压为零，N1关闭；电流源IB给电容C1充电，比较器COMP负输入端逐渐升高，当高于 COMP正端电压REF，N1打开；COMP的正端电压被拉低，N1再次关闭，IB再次给C1充电，如此往 复，产生时钟。本实施例公开的计数器电路，由N组D触发器级联构成，计数个数为
Figure 34782DEST_PATH_IMAGE001
，其中 RDY1和RDY2相差
Figure 537625DEST_PATH_IMAGE003
，且RDY1和RDY2计数的个数不唯一，RDY1和RDY2可以根据 实际需要选择计数个数。本实施例公开的第一触发器和第二触发器均为具有相同功能由或 非门组成的一种RS触发器，其真值表如表1所示：
表1:RS触发器真值表；
Figure 742210DEST_PATH_IMAGE004
另一方面，本发明提供如下技术方案：一种用于实现第一方面的多功能性使能管脚的控制方法，用于实现电源管理单元PMU断电前对数字***system的预保护和整个芯片***的零功耗。
参考图2，待芯片***打开时，将芯片外部管脚CE由低电压变为高电压，时钟发生器不工作，且计数器被复位，第一触发器和第二触发器分别保持复位管脚RST和使能管脚EN同外部管脚CE一样由低电压变为高电压。第一触发器的输出端通过复位管脚RST控制数字***system工作，且第二触发器的输出端通过使能管脚EN控制电源管理单元PMU工作；待芯片***关闭时，将芯片外部管脚CE由高电压变为低电压，时钟发生器开始工作，计数器通过复位管脚RST复位释放开始计时，且第一触发器和第二触发器分别保持复位管脚RST和使能管脚EN维持在高电压状态；待计时到T1-T2的时间后，将复位管脚RST由高电压变为低电压，在T2时间内，数字***system对其内部的寄存器、FLASH等模块进行复位或保护，从而实现了电源管理单元PMU断电前对数字***的的预保护，其中，T1是芯片断电的延迟时间，T1-T2时间是提高芯片鲁棒性的保护时间；T2是电源管理单元PMU断电前的数字***保护时间。
本发明还公开了另一具体实施例，待计时到T1后，使能管脚EN由高电压变为低电压，此时，电源管理单元PMU关闭，整个芯片***断电；且电源管理单元PMU通过SD管脚关闭时钟发生器，实现整个芯片***的零功耗。
参考图3，本发明还公开了另一具体实施例：芯片复位的应用，将外部管脚CE由高电压变为低电压后，且低电压状态的维持的时间大于T1-T2且小于T1，这样复位管脚RST会从高电压变为低电压，用于***复位或FLASH保护等中断，且使能管脚EN始终维持高电压状态，使得芯片内部并未断电。
参考图4，本发明还公开了另一具体实施例：将外部管脚CE由高电压变为低电压，但低电压的维持的时间小于T1-T2，则使能管脚EN和复位管脚RST时钟不变，芯片复位被误触发，但是***不会被复位和断电。
尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换,凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种多功能性使能管脚的控制***，所述***包括:电源管理单元PMU和数字***system，其特征在于：无需片外器件，将使能和复位功能集合于同一管脚，实现使能管脚的鲁棒性和数字***的断电预保护；
所述***还包括：时钟发生器、计数器、第一触发器和第二触发器；
所述时钟发生器的输入端耦接一外部管脚CE，且所述外部管脚CE耦接到第一触发器的CE输入端和第二触发器的CE输入端，所述时钟发生器的输出端耦接计数器；
所述计数器具有两路输出端RDY1和RDY2，其中，RDY1耦接第一触发器的RDY输入端，且RDY2耦接第二触发器的RDY输入端，所述计数器还具有一复位管脚RST，所述计数器复位管脚RST分别耦接第一触发器的CE输入端和第二触发器的CE输入端；
所述第一触发器的输出端耦接数字***system的复位端，所述第二触发器的输出端耦接电源管理单元PMU的使能端。
2.根据权利要求1所述的多功能性使能管脚的控制***，其特征在于：外部管脚CE整合了使能管脚EN和复位管脚RST；
当所述外部管脚CE作为第一触发器的输入端时，所述第一触发器的输出端通过复位管脚RST控制数字***system；
当所述外部管脚CE作为第二触发器的输入端时，所述第二触发器的输出端通过所述使能管脚EN控制电源管理单元PMU。
3.根据权利要求1所述的多功能性使能管脚的控制***，其特征在于：所述电源管理单元PMU的SD端耦接时钟发生器的SD端，当所述电源管理单元PMU关闭后，所述电源管理单元PMU通过SD端关闭时钟发生器。
4.一种用于实现如权利要求1-3任一项所述的多功能性使能管脚的控制***的方法，其特征在于，所述方法的步骤包括：
当芯片外部管脚CE由低电压变为高电压时，时钟发生器关闭且复位计数器，第一触发器和第二触发器分别保持复位管脚RST和使能管脚EN同外部管脚CE一样由低电压变为高电压；
当芯片外部管脚CE由高电压变为低电压时，时钟发生器开始工作，计数器开始计时，且第一触发器和第二触发器分别保持复位管脚RST和使能管脚EN维持在高电压状态；
待计时到T1-T2的时间后，复位管脚RST由高电压变为低电压，在T2时间内，数字***system对内部的寄存器、FLASH模块进行复位；
其中，所述T1是芯片断电的延迟时间,所述T1-T2的时间段是提高芯片鲁棒性的保护时间，所述T2是电源管理单元PMU断电前数字***system的保护时间。
5.根据权利要求4所述的多功能性使能管脚的控制***的方法，其特征在于：当所述外部管脚CE由高电压变为低电压时，所述第一触发器的输出端通过复位管脚RST控制数字***system工作，且所述第二触发器的输出端通过使能管脚EN控制电源管理单元PMU工作。
6.根据权利要求4所述的多功能性使能管脚的控制***的方法，其特征在于：待计时到T1后，所述使能管脚EN由高电压变为低电压，关闭所述电源管理单元PMU。
7.根据权利要求6所述的多功能性使能管脚的控制***的方法，其特征在于：所述电源管理单元PMU关闭后，电源管理单元PMU通过SD管脚关闭时钟发生器，整个芯片***断电。
8.根据权利要求4所述的多功能性使能管脚的控制***的方法，其特征在于：将所述外部管脚CE由高电压变为低电压后，且低电压状态的维持时间大于所述T1-T2时间段且小于T1时，复位管脚RST从高电压变为低电压，芯片***复位。
9.根据权利要求8所述的多功能性使能管脚的控制***的方法，其特征在于：当所述芯片***复位，所述使能管脚EN始终维持高电压状态，使得芯片内部并未断电。
10.根据权利要求4所述的多功能性使能管脚的控制***的方法，其特征在于：将所述外部管脚CE由高电压变为低电压，且将低电压的维持的时间小于T1-T2时，保持使能管脚EN和复位管脚RST时钟不变，芯片***复位被误触发但不会复位。
CN202210780428.7A 2022-07-05 2022-07-05 一种多功能性使能管脚的控制***及方法 Active CN114861572B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210780428.7A CN114861572B (zh) 2022-07-05 2022-07-05 一种多功能性使能管脚的控制***及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210780428.7A CN114861572B (zh) 2022-07-05 2022-07-05 一种多功能性使能管脚的控制***及方法

Publications (2)

Publication Number Publication Date
CN114861572A CN114861572A (zh) 2022-08-05
CN114861572B true CN114861572B (zh) 2022-09-30

Family

ID=82626941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210780428.7A Active CN114861572B (zh) 2022-07-05 2022-07-05 一种多功能性使能管脚的控制***及方法

Country Status (1)

Country Link
CN (1) CN114861572B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303390A (en) * 1990-06-28 1994-04-12 Dallas Semiconductor Corporation Microprocessor auxiliary with combined pin for reset output and pushbutton input
CN1499632A (zh) * 2002-11-07 2004-05-26 上海贝岭股份有限公司 多功能管脚电路
CN101505103A (zh) * 2002-11-14 2009-08-12 艾科嘉公司 开关电源转换器和用于控制多个开关电源转换器的***
CN202720272U (zh) * 2012-06-21 2013-02-06 上海自动化仪表股份有限公司 自适应测频电路
CN103427821A (zh) * 2013-08-16 2013-12-04 宋利军 实现零待机电流的电源管理装置
US10909292B1 (en) * 2019-02-14 2021-02-02 Xilinx, Inc. Implementing circuit designs on multi-die programmable devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473476B1 (en) * 1999-01-06 2002-10-29 Dvdo, Incorporated Method and apparatus for providing deterministic resets for clock divider systems
CN100397381C (zh) * 2006-07-12 2008-06-25 北京中星微电子有限公司 一种复用管脚工作模式的自动切换装置
KR102060430B1 (ko) * 2013-08-08 2020-02-11 삼성전자주식회사 웨이크-업 시간을 줄일 수 있는 시스템 온 칩. 애플리케이션 프로세서, 및 상기 시스템 온 칩을 포함하는 컴퓨터 시스템
CN109471749A (zh) * 2018-11-06 2019-03-15 北京四方继保自动化股份有限公司 复位计数断电重启电路
CN110518897B (zh) * 2019-08-26 2023-04-18 紫光展讯通信(惠州)有限公司 移除d触发器复位、置位引脚的方法、d触发器以及电路
CN111766929B (zh) * 2020-06-12 2022-09-13 安徽华米信息科技有限公司 复位电路、方法、装置和电子产品

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303390A (en) * 1990-06-28 1994-04-12 Dallas Semiconductor Corporation Microprocessor auxiliary with combined pin for reset output and pushbutton input
CN1499632A (zh) * 2002-11-07 2004-05-26 上海贝岭股份有限公司 多功能管脚电路
CN101505103A (zh) * 2002-11-14 2009-08-12 艾科嘉公司 开关电源转换器和用于控制多个开关电源转换器的***
CN202720272U (zh) * 2012-06-21 2013-02-06 上海自动化仪表股份有限公司 自适应测频电路
CN103427821A (zh) * 2013-08-16 2013-12-04 宋利军 实现零待机电流的电源管理装置
US10909292B1 (en) * 2019-02-14 2021-02-02 Xilinx, Inc. Implementing circuit designs on multi-die programmable devices

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Interpolating time counter with 100 ps resolution on a single FPGA device;Ryszard Szplet et al;《IEEE》;20000831;全文 *
两路输出的断电复位温控开关设计;卢子忱 等;《自动化与信息工程》;20150131;第36卷(第1期);44-48 *
基于FPGA的IC时间参数测量单元的设计与验证;曾泽嵘;《中国优秀硕士学位论文全文数据库》;20130715;第2013年卷(第7期);I135-348 *

Also Published As

Publication number Publication date
CN114861572A (zh) 2022-08-05

Similar Documents

Publication Publication Date Title
US10193536B2 (en) Shared keeper and footer flip-flop
CN100456210C (zh) 用于减少空闲模式下的功率消耗的处理器***和方法
US10177765B2 (en) Integrated clock gate circuit with embedded NOR
CN109314506B (zh) 低时钟功率数据门控触发器
US10491217B2 (en) Low-power clock gate circuit
US20090049321A1 (en) Circuits with transient isolation operable in a low power state
US10382019B2 (en) Time borrowing flip-flop with clock gating scan multiplexer
US5859890A (en) Dual modulus prescaler
CN109669524B (zh) 芯片的上电复位电路
WO2021040947A1 (en) Low power clock gate circuit
CN114861572B (zh) 一种多功能性使能管脚的控制***及方法
CN102780246B (zh) 电源控制装置和电源控制***
CN113271086A (zh) 时钟无毛刺切换电路、芯片及电子设备
US11398814B2 (en) Low-power single-edge triggered flip-flop, and time borrowing internally stitched flip-flop
US20170288660A1 (en) Ultra-Low Quiescent Current Multi-Function Switching Circuit and Method for Connecting a Voltage Source to an Output Load with Deep Sleep Capability
US20180069538A1 (en) Low clock supply voltage interruptible sequential
KR100446303B1 (ko) Ｍｔｃｍｏｓ용 클럭드 스캔 플립플롭
CN213754466U (zh) 一种带记忆功能的防电源抖动电路
CN110011656B (zh) 一种无毛刺时钟振荡器电路
CN112003597A (zh) 一种具有可配置定时器功能的超低静态电流智能开关
CN114726367B (zh) 一种基于门控的低抖动时钟分频电路及控制方法
CN211906032U (zh) 一种初始化控制电路及电子设备
CN221177677U (zh) 一种自锁开关电路及包含其的电子设备
CN220947579U (zh) 休眠唤醒电路及汽车、车载电子设备
CN209785796U (zh) 一种具有自锁功能的按键开关

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant