CN114840071A - 一种时序控制电路和方法 - Google Patents

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CN114840071A CN202210334294.6A CN202210334294A CN114840071A CN 114840071 A CN114840071 A CN 114840071A CN 202210334294 A CN202210334294 A CN 202210334294A CN 114840071 A CN114840071 A CN 114840071A
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Abstract

本申请实施例提供了一种时序控制电路和方法，该电路包括：第一信号端的电平，用于在集成电路的供电源发生第一突变的情况下，响应第一突变，从所述待控制信号的正常工作电平以第一速度下降；第二信号端的电平，用于在集成电路的供电源发生所述第一突变的情况下，响应第一突变，从参考信号的正常工作电平以第二速度下降；时序控制单元，用于在第二速度大于第一速度的情况下，在当前待控制信号的电平与当前参考信号的电平的差值大于等于预设电平的情况下，导通第一信号端与第二信号端，使得当前待控制信号的电平以第三速度下降，待控制信号的断电时间与待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对待控制信号的时序控制。

Description

一种时序控制电路和方法
技术领域
本申请涉及集成电路(Integrated Circuit，IC)技术领域，尤其涉及一种时序控制电路和方法。
背景技术
相关IC技术中，通过可编程阵列逻辑(Field Programmable Gate Array，FPGA)来控制IC的断电时序，且FPGA需要有备用电的情况下才可实现；在IC电源突然断电的情况下，无法保证IC的断电时序，会导致无法预期的问题。
发明内容
本申请实施例期望提供一种时序控制电路和方法。
第一方面，本申请实施例提供了一种时序控制电路，所述电路包括：第一信号端、第二信号端和跨接在所述第一信号端和所述第二信号端之间的时序控制单元；所述第一信号端连接集成电路上的待控制信号；所述第二信号端连接所述集成电路上的参考信号；
所述第一信号端的电平，用于在所述集成电路的供电源发生第一突变的情况下，响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；
所述第二信号端的电平，用于在所述集成电路的供电源发生所述第一突变的情况下，响应所述第一突变，从所述参考信号的正常工作电平以第二速度下降；
所述时序控制单元，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，导通所述第一信号端与所述第二信号端，使得当前所述待控制信号的电平以第三速度下降，所述待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对所述待控制信号的时序控制；所述第三速度大于所述第一速度。
第二方面，本申请实施例提供了一种集成电路时序控制方法，所述集成电路包括第一信号端、第二信号端和跨接在所述第一信号端和所述第二信号端之间的时序控制单元，所述方法包括：
所述集成电路的供电源发生第一突变；所述第一信号端响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；所述第二信号端响应所述第一突变，从参考信号的正常工作电平以第二速度下降；
在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，所述时序控制单元导通所述第一信号端与所述第二信号端，使得所述当前所述待控制信号的电平以第三速度下降，所述待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制；所述第三速度大于所述第一速度。
本申请实施例中，通过选择参考信号对应的第二信号端，在待控制信号对应的第一信号端与第二信号端之间设置时序控制单元，在集成电路的供电源发生第一突变的情况下，待控制信号的正常工作电平以第一速度下降，参考信号的正常工作电平以第二速度下降；在第二速度大于第一速度的情况下，以及，在当前待控制信号的电平与当前参考信号的电平的差值大于等于预设电平的情况下，时序控制单元导通第一信号端与第二信号端，使得当前待控制信号的电平以第三速度下降，待控制信号的断电时间与待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对待控制信号的时序控制，保证IC的断电时序，避免无法预期的问题。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本申请的实施例，并与说明书一起用于说明本申请的技术方案。
图1为本申请实施例提供的一种时序控制电路的组成结构示意图；
图2为本申请实施例提供的另一种时序控制电路的组成结构示意图；
图3为本申请实施例提供的又一种时序控制电路的组成结构示意图；
图4为本申请实施例提供的再一种时序控制电路的组成结构示意图；
图5为本申请实施例提供的还一种时序控制电路的组成结构示意图；
图6为本申请实施例提供的其它一种时序控制电路的组成结构示意图；
图7为本申请实施例提供的一种时序电路控制电路的具体组成结构示意图；
图8a为本申请实施例提供的一种在集成电路突然断电的情况下未设置时序控制电路时端点A的电平波形图；
图8b为本申请实施例提供的一种在集成电路突然断电的情况下端点B的电平波形示意图；
图8c为本申请实施例提供的一种在集成电路突然断电的情况下设置时序控制电路时端点A的电平波形示意图；
图9a为本申请实施例提供的一种在集成电路突然断电的情况下未设置时序控制电路时端点A的电平波形示意图；
图9b为本申请实施例提供的一种在集成电路突然断电的情况下端点D的电平波形示意图；
图9c为本申请实施例提供的一种在集成电路突然断电的情况下设置时序控制电路时端点A的电平波形示意图；
图10为本申请实施例提供的一种集成电路的时序控制方法的实现流程示意图；
图11为本申请实施例提供的另一种集成电路的时序控制方法的实现流程示意图；
图12为本申请实施例提供的再一种集成电路的时序控制方法的实现流程示意图。
具体实施方式
以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所提供的实施例仅仅用以解释本申请，并不用于限定本申请。另外，以下所提供的实施例是用于实施本申请的部分实施例，而非提供实施本申请的全部实施例，在不冲突的情况下，本申请实施例记载的技术方案可以任意组合的方式实施。
需要说明的是，在本申请实施例中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的方法或者装置不仅包括所明确记载的要素，而且还包括没有明确列出的其他要素，或者是还包括为实施方法或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括该要素的方法或者装置中还存在另外的相关要素(例如方法中的步骤或者装置中的单元，例如的单元可以是部分电路、部分处理器、部分程序或软件等等)。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，U和/或W，可以表示：单独存在U，同时存在U和W，单独存在W这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括U、W、V中的至少一种，可以表示包括从U、W和V构成的集合中选择的任意一个或多个元素。
在主板设计中，对主IC的上电时序和断电时序是有特定要求的。例如，对于主IC上的信号1需要在信号2之前断电，以避免不必要的主板问题发生。一般情况下，可以通过FPGA来控制主IC的断电顺序，但必须保证FPGA有必要的备用电源。因此，在主IC电源突然断电的情况下，主IC的断电顺序是无法进行控制的，主IC的断电时序会存在不正确的情况，进而导致一些无法预期的主板问题的发生。
也就是说，即使在对FPGA设有备用电源的情况下，也无法保证主IC的断电时序。退一步来说，即使FPGA可以实现电源突然断电的情况下IC的断电时序的控制，也存在FPGA成本高的问题。
基于上述技术问题，本申请实施例提供了一种时序控制电路，如图1所示，所述时序控制电路100包括：第一信号端101、第二信号端102和跨接在所述第一信号端101和所述第二信号端102之间的时序控制单元103；所述第一信号端101连接集成电路上的待控制信号；所述第二信号端102连接所述集成电路上的参考信号；
所述第一信号端101的电平，用于在所述集成电路的供电源发生第一突变的情况下，响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；
所述第二信号端102的电平，用于在所述集成电路的供电源发生所述第一突变的情况下，响应所述第一突变，从所述参考信号的正常工作电平以第二速度下降；
所述时序控制单元103，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，导通所述第一信号端101与所述第二信号端102，使得当前所述待控制信号的电平以第三速度下降，所述待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对所述待控制信号的时序控制；所述第三速度大于所述第一速度。
这里，第一信号端101可以是集成电路上的多个信号端中的需要控制断电时序的任意一个信号端。第二信号端102可以是从集成电路的多个信号端中选择的用于作为参考信号的不同于第一信号端的信号端。
这里，待控制信号可以包括以下至少之一：电源、通讯信号。
可以理解的是，第一突变可以是集成电路的供电电源突然掉电所引起的；集成电路的供电源发生第一突变可以是集成电路的供电源从正常的工作电平快速下降至零的变化。
在一些可能的实施方式中，待控制信号的正常工作电平低于参考信号的正常工作电平。例如，待控制信号的正常工作电平可以是1.8V(伏)；参考信号的正常工作电平可以是2.5V。
可以理解的是，时序控制单元103可以由硬件电子元器件组成。预设电平与时序控制单元103的组成元器件相关。在时序控制单元103包括二极管的情况下，预设电平可以是二极管的正向导通电压。其中，对于硅二极管，预设电平可以是0.7V，对于锗二极管，预设电平可以是0.3V。
在一种实施方式中，对IC中待控制信号的断电时序要求可以是待控制信号的断电时间与待控制信号的时序比对信号的断电时间的差值为目标时间差。即，待控制信号断电后，经过目标时间差的时长，待控制信号的时序对比信号才断电。
在一些可能的实施方式中，时序控制单元在第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，导通所述第一信号端与所述第二信号端，可以使得第一信号端与第二信号端之间形成回路，第一信号端的当前待控制信号的电平以大于第一速度的第三速度下降至当前参考信号的电平，如此，待控制信号的断电速度会加快，以使得待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为目标时间差。
本申请实施例不对第三速度与第二速度之间的大小关系进行限定，第三速度可以大于第二速度也可以小于第二速度，只要待控制信号由第一速度加快为第三速度后，能与待控制信号的时序对比信号的断电时差为目标时间差即可。
本申请实施例中，通过选择参考信号对应的第二信号端，在待控制信号对应的第一信号端与第二信号端之间设置时序控制单元，在集成电路的供电源发生第一突变的情况下，待控制信号的正常工作电平以第一速度下降，参考信号的正常工作电平以第二速度下降；在第二速度大于第一速度的情况下，以及，在当前待控制信号的电平与当前参考信号的电平的差值大于等于预设电平的情况下，时序控制单元导通第一信号端与第二信号端，使得当前待控制信号的电平以第三速度下降，待控制信号的断电时间与待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对待控制信号的时序控制，保证IC的断电时序，避免无法预期的问题。
图2为本申请实施例提供的另一种时序控制电路的组成结构示意图，如图2所示，时序控制电路200包括：第一信号端201、第二信号端202和串联连接在所述第一信号端201和所述第二信号端202之间的二极管203；所述第一信号端201连接集成电路上的待控制信号；所述第二信号端202连接所述集成电路上的参考信号；
所述第一信号端201的电平，用于在所述集成电路的供电源发生第一突变的情况下，响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；
所述第二信号端202的电平，用于在所述集成电路的供电源发生所述第一突变的情况下，响应所述第一突变，从所述参考信号的正常工作电平以第二速度下降；所述第二速度为与所述目标时间差对应的目标速度；
所述二极管203，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下导通，使得所述第一信号端201与所述第二信号端202之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
在一些可能的实施方式中，目标速度可以是保证在时序控制单元仅包含二极管的情况下，待控制信号的断电时间与待控制信号的时序比对信号的断电时间的差值为目标时间差时，参考信号的正常工作电平的下降速度。例如，目标时间差可以为50毫秒，在集成电路的供电源发生第一突变，第二信号端上的参考信号从正常工作电平以目标速度下降的情况下，待控制信号的断开时间可以正好与待控制信号的时序比对信号的断电时间的差值为50毫秒。
可以理解的是，在集成电路的供电源发生第一突变，第一信号端上的待控制信号从正常工作电平以第一速度下降，第二信号端上的参考信号从正常工作电平以第二速度下降，且第二速度大于第一速度，当前待控制信号的电平与当前参考信号的电平的差值大于等于预设电平的情况下，二极管导通，第一信号端和第二信号端形成回路，当前待控制信号的电平以三速度下降到与当前参考信号相差固定电平(二极管的导通压降)，然后慢慢下降至零，待控制信号的断电时间(电平下降到零)与待控制信号的时序比对信号的断电时间的差值为目标时间差。
本申请实施例中，在集成电路的供电源发生第一突变的情况下，所选择的第二信号端口的参考信号从正常工作电平下降的速度比较合适，正好与目标时间差对应的目标速度相同的情况下，可以仅通过在第一信号端口和第二信号端口之间设置二极管来实现对待控制信号的时序控制。
图3为本申请实施例提供的又一种时序控制电路的组成结构示意图，如图3所示，时序控制电路300包括：第一信号端301、第二信号端302、串联连接在所述第一信号端301和所述第二信号端302之间的二极管303和串联连接在所述二极管303与所述第一信号端301或所述二极管303与所述第二信号端302之间的延时电路304；
所述第一信号端301的电平，用于在所述集成电路的供电源发生第一突变的情况下，响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；
所述第二信号端302的电平，用于在所述集成电路的供电源发生所述第一突变的情况下，响应所述第一突变，从所述参考信号的正常工作电平以第二速度下降；所述第二速度大于所述目标速度；
所述延时电路304，用于延时第一时长；所述第一时长是根据所述第二速度对应的所述待控制信号的断电时间确定；
所述二极管303，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，延时所述第一时长后导通，使得所述第一信号端与所述第二信号端之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
可以理解的是，对于第二速度大于目标速度的情况，可以是在目标时间差为50毫秒，且集成电路的供电源发生第一突变的情况下，待控制信号的电平下降太快，导致待控制信号的断电时间与待控制信号的断电时间的差值大于50毫秒，例如，待控制信号的断电时间与待控制信号的断电时间的差值为60毫秒。
在一些可能的实施方式中，第一时长是根据第二速度对应的待控制信号的断电时间与待控制信号的目标断电时间之间的差值。待控制信号的目标断电时间是根据待控制信号的断电时间与待控制信号的时序比对信号的断电时间的差值为目标时间差确定的。例如，目标时间差可以是5秒钟；待控制信号的时序比对信号的断电时间可以是3时5分20秒；进而对应的待控制信号的目标断电时间为3时5分15秒；同时第二速度对应的待控制信号的断电时间为3时5分10秒，则第一时长则为3时5分15秒与3时5分10秒的差值(5秒)。
本申请实施例中，通过设置延时电路，使得二极管延时第一时长导通，从而可以使得待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
图4为本申请实施例提供的再一种时序控制电路的组成结构示意图，如图4所示，时序控制电路400包括：第一信号端401、第二信号端402、串联连接在所述第一信号端401和所述第二信号端402之间的二极管403和串联连接在所述二极管403与所述第一信号端401或所述二极管403与所述第二信号端402之间的至少一个第一延时电路404；
所述第一信号端401的电平，用于在所述集成电路的供电源发生第一突变的情况下，响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；
所述第二信号端402的电平，用于在所述集成电路的供电源发生所述第一突变的情况下，响应所述第一突变，从所述参考信号的正常工作电平以第二速度下降；所述第二速度大于所述目标速度；
每一所述第一延时电路包括第一电阻和第一电容；所述第一电阻串联连接在所述第一信号端与所述二极管的正极之间；所述第一电容跨接在所述第一信号端与所述二极管的公共节点与接地端之间；
每一所述第一延时电路，用于基于所述第一电阻的阻抗值和所述第一电容的容抗值，延时第一精度的第二时长；所述第二时长是根据所述第一延时电路的个数和第一时长确定；所述第一时长是根据所述第二速度对应的所述待控制信号的断电时间确定；所述第一时长的精度为第一精度；
所述二极管403，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，延时所述第一时长后导通，使得所述第一信号端401与所述第二信号端402之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
这里，第一精度可以是以秒为单位的精度。第一延时电路是与第一精度的第二时长对应的延时电路。
可以理解的是，通过选取合适的第一电阻的阻抗值和第一电容的容抗值，可以使得第一延时电路的延时时长为第二时长。
在一些可能的实施方式中，第二时长可以是第一时长除以第一延时电路的个数的商。
本申请实施例中，根据第一精度的第一时长可以选择对应的至少一个第一延时电路，通过至少一个第一延时电路使得二极管延时第一精度的第一时长导通，从而可以使得待控制信号的断电时间与所述时序比对信号的断电时间的差值的精度满足目标时间差的精度要求，以实现对所述待控制信号的时序控制。
图5为本申请实施例提供的还一种时序控制电路的组成结构示意图，如图5所示，时序控制电路500包括：第一信号端501、第二信号端502、串联连接在所述第一信号端501和所述第二信号端502之间的二极管503和串联连接在所述二极管503与所述第一信号端501或所述二极管503与所述第二信号端502之间的至少一个第二延时电路504；
所述第一信号端501的电平，用于在所述集成电路的供电源发生第一突变的情况下，响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；
所述第二信号端502的电平，用于在所述集成电路的供电源发生所述第一突变的情况下，响应所述第一突变，从所述参考信号的正常工作电平以第二速度下降；所述第二速度大于所述目标速度；
每一所述第二延时电路包括第二电阻、第二电容和第三电容；所述第二电阻串联连接在所述二极管的负极与所述第二信号端之间；所述第二电容跨接在所述二极管与所述第二电阻的公共节点与接地端之间；所述第三电容跨界在所述第二电阻与所述第二信号端的公共节点与接地端之间；
每一所述第二延时电路，用于基于所述第二电阻的阻抗值、所述第二电容和所述第三电容的容抗值，延时所述第二精度的第三时长；所述第三时长是根据所述第二延时电路的个数和所述第一时长确定；所述第一时长的精度为第二精度；所述第二精度大于所述第一精度；
所述二极管503，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，延时所述第一时长后导通，使得所述第一信号端501与所述第二信号端502之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
这里，第二精度可以是以十分之一秒为单位的精度。第二延时电路是与第二精度的第三时长对应的延时电路。
可以理解的是，通过选取合适的第二电阻的阻抗值、第二电容和第三电容的容抗值，可以使得第二延时电路的延时时长为第三时长。
在一些可能的实施方式中，第三时长可以是第一时长除以第二延时电路的个数的商。
本申请实施中，根据第二精度的第一时长可以选择对应的至少一个第二延时电路，通过至少一个第二延时电路可以使得二极管延时第二精度的第一时长导通，从而可以使得待控制信号的断电时间与所述时序比对信号的断电时间的差值的精度满足目标时间差的精度要求，以实现对所述待控制信号的时序控制。
图6为本申请实施例提供的其它一种时序控制电路的组成结构示意图，如图6所示，时序控制电路600包括：第一信号端601、第二信号端602、串联连接在所述第一信号端601和所述第二信号端602之间的二极管603和串联连接在所述二极管603与所述第一信号端601或所述二极管603与所述第二信号端602之间的至少一个第一延时电路604和至少一个第二延时电路605；
所述第一信号端601的电平，用于在所述集成电路的供电源发生第一突变的情况下，响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；
所述第二信号端602的电平，用于在所述集成电路的供电源发生所述第一突变的情况下，响应所述第一突变，从所述参考信号的正常工作电平以第二速度下降；所述第二速度大于所述目标速度；
至少一个所述第一延时电路604，用于延时第一精度的第一子时长；
至少一个所述第二延时电路605，用于延时第二精度的第二子时长；
所述二极管603，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，延时所述第一精度的第一子时长和所述第二精度的第二子时长后导通，使得所述第一信号端601与所述第二信号端602之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
本申请实施例中，通过设置与第一精度的第一子时长对应的至少一个第一延迟电路和与第二精度的第二子时长对应的至少一个第二延时电路，可以使得二极管延时第一精度的第一子时长和第二精度的第二子时长导通，不仅可以使得待控制信号的断电时间与所述时序比对信号的断电时间的差值的精度满足目标时间差的精度要求，以实现对所述待控制信号的时序控制，且第一延时电路和第二延时电路中的元器件参数的选择更灵活更多样。
在本申请实施例中，提供了一种低成本，经由二极管的特性将待控制信号的电平迅速拉低，达到对待控制信号的断电时序控制的目的。
图7为本申请实施例提供的一种时序电路控制电路的具体组成结构示意图，如图7所示，该时序电路控制电路中包括：端点A、端点B、二极管D1、第三电阻R3、第四电阻R4、第四电容C4至第六电容C6；其中，R3串联连接在端点A与D1的正极之间；C4跨接在R3和D1的公共节点与接地端之间；R4串联连接在D1的负极与端点B之间；C5跨接在D1和R4的公共节点与接地端之间；C6跨接在R4和端点B的公共节点与接地端之间。
这里，端点A和端点B均是集成电路上的信号端口；端点A连接待控制信号；待控制信号的正常工作电平为1.8V；B点连接参考信号；参考信号的正常工作电平为2.5V；可知，在集成电路上的电源供电正常的情况下，D1是不导通，即，D1是断开的。但是在集成电路的供电源突然断电的情况下，由于端点A处的电容效应比较大，待控制信号从1.8V的电压下降曲线比较缓慢，无法与C端的比对信号满足预设的断电时序要求，可能会造成断电时序问题。为此，可以利用在集成电路的供电源突然断电的情况下下降速度快很多的其它在电源连接到B端点。
在集成电路的供电源突然断电的情况下，端点B上的电平从2.5V快速下降，在端点B上的电平下降到0.3V左右的情况下，D1两端的电压达到导通电压，D1导通，因此，端点A和端点B之间形成一个回路，如此，可以将端点A的电平快速拉到0.3V左右的电压水平(两端电压可以相差一个二极管的导通压降)，从而达到满足断电时序要求的目的。
本申请实施例中，可以通过调整R3、R4、C4、C5和C6的参数值，达到待参考信号与端点C的比对信号之间满足预设的断电时序要求。
本申请实施例中，上述时序控制电路不只可以用于集成电路中电源部分的控制，亦可用于讯号的控制，例如，resumrst，对于集成电路供电源突然断电的情况下，跟某些电源同样有一些时序的要求，这时也可以通过此时序控制电路来保证时序的正确。也就是说，端点A和端点B不限制于直接电源，亦可接讯号。
图8a为本申请实施例提供的一种在集成电路突然断电的情况下未设置时序控制电路时端点A的电平波形示意图；如图8a所示，曲线801为在集成电路突然断电的情况下未设置时序控制电路时端点A的电平波形图；可以看出，在未设置时序控制电路时，端点A的断电速度比较慢，在t时刻端点A的电平降为零。图8b为本申请实施例提供的一种在集成电路突然断电的情况下端点B的电平波形示意图；如图8b所示，曲线802为在集成电路突然断电的情况下端点B的电平波形图；可以看出，端点B的断电速度比较快，t1时刻端点B的电平降为0.3V；在t2时刻端点B的电平降为零；图8c为本申请实施例提供的一种在集成电路突然断电的情况下设置时序控制电路时端点A的电平波形示意图；如图8c所示，曲线803为在集成电路突然断电的情况下设置时序控制电路时端点A的电平波形图；可以看出，在设置时序控制电路的情况下，曲线803中在t1时刻端点A的电平快速下降到0.3V左右，然后在t3时刻端点A的电平降为零。t3时刻早于t时刻特定时长。
图9a为本申请实施例提供的一种在集成电路突然断电的情况下未设置时序控制电路时端点A的电平波形示意图；如图9a所示，曲线901为在集成电路突然断电的情况下未设置时序控制电路时端点A的电平波形图；图9b为本申请实施例提供的一种在集成电路突然断电的情况下端点D的电平波形示意图；如图9b所示，曲线902为在集成电路突然断电的情况下端点D的电平波形示意图；其中，端点D为端点A的对比端点；端点D的断电时刻为t4；图9c为本申请实施例提供的一种在集成电路突然断电的情况下设置时序控制电路时端点A的电平波形示意图；曲线903为在集成电路突然断电的情况下设置时序控制电路时端点A的电平波形图。
图9a的描述参见图8a；图9c的描述参见图8c；通过图9a、图9b和图9c可以看出，端点A的断电时刻早于端点D的断电时刻；端点A和端点D的断电时刻的时间间隔(t4-t3)满足预设的时间要求。
基于上述实施例，本申请提供了一种集成电路的时序控制方法，集成电路包括第一信号端、第二信号端和跨接在所述第一信号端和所述第二信号端之间的时序控制单元；如图10所示，该时序控制方法包括：
步骤S1001：集成电路的供电源发生第一突变；所述第一信号端响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；所述第二信号端响应所述第一突变，从参考信号的正常工作电平以第二速度下降；
步骤S1002：在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，所述时序控制单元导通所述第一信号端与所述第二信号端，使得所述当前所述待控制信号的电平以第三速度下降，所述待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制；所述第三速度大于所述第一速度。
图11为本申请实施例提供的另一种集成电路的时序控制方法的实现流程示意图，如图11所示，集成电路包括第一信号端、第二信号端和跨接在所述第一信号端和所述第二信号端之间的时序控制单元；所述时序控制单元包括二极管；该时序控制方法包括：
步骤S1101：集成电路的供电源发生第一突变；所述第一信号端响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；所述第二信号端响应所述第一突变，从参考信号的正常工作电平以第二速度下降；第二速度为与所述目标时间差对应的目标速度；
步骤S1002：所述二极管在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号电平与当前所述参考信号的电平的差值大于等于预设电平的情况下导通，使得所述第一信号端与所述第二信号端之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为目标时间差，以实现对所述待控制信号的时序控制。
图12为本申请实施例提供的再一种集成电路的时序控制方法的实现流程示意图，如图12所示，集成电路包括第一信号端、第二信号端和跨接在所述第一信号端和所述第二信号端之间的时序控制单元；所述时序控制单元包括二极管和延时电路；该时序控制方法包括：
步骤S1201：集成电路的供电源发生第一突变；所述第一信号端响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；所述第二信号端响应所述第一突变，从参考信号的正常工作电平以第二速度下降；第二速度大于所述目标速度；
步骤S1202：延时电路延时第一时长；所述第一时长是根据所述第二速度对应的所述待控制信号的断电时间确定；
步骤S1203：所述二极管在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，延时所述第一时长导通所述第一信号端与所述第二信号端，使得所述当前待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
上文对各个实施例的描述倾向于强调各个实施例之间的不同之处，其相同或相似之处可以互相参考，为了简洁，本文不再赘述。
本申请所提供的各方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的各产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的各方法或***实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或***实施例。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的实施方式，上述的实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本申请的保护之内。

Claims (10)

1.一种时序控制电路，其特征在于，所述电路包括：第一信号端、第二信号端和跨接在所述第一信号端和所述第二信号端之间的时序控制单元；所述第一信号端连接集成电路上的待控制信号；所述第二信号端连接所述集成电路上的参考信号；
所述第一信号端的电平，用于在所述集成电路的供电源发生第一突变的情况下，响应所述第一突变，从所述待控制信号的正常工作电平以第一速度下降；
所述第二信号端的电平，用于在所述集成电路的供电源发生所述第一突变的情况下，响应所述第一突变，从所述参考信号的正常工作电平以第二速度下降；
所述时序控制单元，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，导通所述第一信号端与所述第二信号端，使得当前所述待控制信号的电平以第三速度下降，所述待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对所述待控制信号的时序控制；所述第三速度大于所述第一速度。
2.根据权利要求1所述的电路，其特征在于，所述第二速度为与所述目标时间差对应的目标速度；所述时序控制单元包括二极管；所述二极管串联连接在所述第一信号端和所述第二信号端之间；
所述二极管，用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下导通，使得所述第一信号端与所述第二信号端之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
3.根据权利要求2所述的电路，其特征在于，所述第二速度大于所述目标速度；所述时序控制单元还包括延时电路；所述延时电路串联连接在所述二极管与所述第一信号端或所述二极管与所述第二信号端之间；
所述延时电路，用于延时第一时长；所述第一时长是根据所述第二速度对应的所述待控制信号的断电时间确定；
所述二极管，还用于在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，延时所述第一时长后导通，使得所述第一信号端与所述第二信号端之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
4.根据权利要求3所述的电路，其特征在于，所述第一时长的精度为第一精度；所述延时电路包括与所述第一精度的时长对应的至少一个第一延时电路；
所述第一延时电路包括第一电阻和第一电容；所述第一电阻串联连接在所述第一信号端与所述二极管的正极之间；所述第一电容跨接在所述第一信号端与所述二极管的公共节点与接地端之间；
所述第一延时电路，用于基于所述第一电阻的阻抗值和所述第一电容的容抗值，延时所述第一精度的第二时长；所述第二时长是根据所述第一延时电路的个数和所述第一时长确定。
5.根据权利要求4所述的电路，其特征在于，所述第一时长的精度为第二精度；所述第二精度大于所述第一精度；所述延时电路包括与所述第二精度的时长对应的至少一个第二延时电路；所述第二延时电路包括第二电阻、第二电容和第三电容；所述第二电阻串联连接在所述二极管的负极与所述第二信号端之间；所述第二电容跨接在所述二极管与所述第二电阻的公共节点与接地端之间；所述第三电容跨界在所述第二电阻与所述第二信号端的公共节点与接地端之间；
所述第二延时电路，用于基于所述第二电阻的阻抗值、所述第二电容和所述第三电容的容抗值，延时所述第二精度的第三时长；所述第三时长是根据所述第二延时电路的个数和所述第一时长确定。
6.根据权利要求5所述的电路，其特征在于，所述第一时长包括所述第一精度的第一子时长和所述第二精度的第二子时长；所述延时电路包括至少一个所述第一延时电路和至少一个所述第二延时电路；
至少一个所述第一延时电路，用于延时所述第一子时长；
至少一个所述第二延时电路，用于延时所述第二子时长。
7.根据权利要求1至6任一项所述的电路，其特征在于，所述待控制信号包括以下至少之一：电源、通讯信号。
8.一种集成电路时序控制方法，所述集成电路包括第一信号端、第二信号端和跨接在所述第一信号端和所述第二信号端之间的时序控制单元，其特征在于，所述方法包括：
所述集成电路的供电源发生第一突变；所述第一信号端响应所述第一突变，从待控制信号的正常工作电平以第一速度下降；所述第二信号端响应所述第一突变，从参考信号的正常工作电平以第二速度下降；
在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，所述时序控制单元导通所述第一信号端与所述第二信号端，使得所述当前所述待控制信号的电平以第三速度下降，所述待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对所述待控制信号的时序控制；所述第三速度大于所述第一速度。
9.根据权利要求8所述的方法，其特征在于，所述第二速度为与所述目标时间差对应的目标速度；所述时序控制单元包括二极管，所述在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，所述时序控制单元导通所述第一信号端与所述第二信号端，使得所述当前所述待控制信号的电平以第三速度下降，所述待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对所述待控制信号的时序控制；包括：
所述二极管在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号电平与当前所述参考信号的电平的差值大于等于预设电平的情况下导通，使得所述第一信号端与所述第二信号端之间形成回路，当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为目标时间差，以实现对所述待控制信号的时序控制。
10.根据权利要求9所述的方法，其特征在于，所述第二速度大于所述目标速度；所述在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，所述时序控制单元导通所述第一信号端与所述第二信号端，使得所述当前所述待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述待控制信号的时序比对信号的断电时间的差值为目标时间差，以实现对所述待控制信号的时序控制；包括：
延时电路延时第一时长；所述第一时长是根据所述第二速度对应的所述待控制信号的断电时间确定；
所述二极管在所述第二速度大于所述第一速度的情况下，以及，在当前所述待控制信号的电平与当前所述参考信号的电平的差值大于等于预设电平的情况下，延时所述第一时长导通所述第一信号端与所述第二信号端，使得所述当前待控制信号的电平以所述第三速度下降，所述待控制信号的断电时间与所述时序比对信号的断电时间的差值为所述目标时间差，以实现对所述待控制信号的时序控制。
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