具体实施方式
图1为本发明实施例中一种供电电路1的电路示意图。供电电路1可接收输入电压VAC,及依据输入电压VAC提供合适的电压VDD。具体而言,供电电路1可于输入电压VAC较低时,自输入电压VAC接收电能进行充电以提高电压VDD;于输入电压VAC较高时停止充电,同时储存电路Cs持续释放电能供应电压VDD,将电压VDD维持在运作范围内。如此仅于输入电压VAC较低时才导通接收电能对储存电路Cs进行充电,而于输入电压VAC较高时断路暂停接收电能、暂停对储存电路Cs充电,如此可提高运作效率,同时降低供电电路1的面积。输入电压VAC可由市电或其他交流电压源供电,其均方根值可介于100V至240V之间,其峰值可介于155至373V之间。当此供电电路1应用于一反激电源供应器(Flyback Transformer)中,输入电压VAC可为该反激电源供应器的辅助绕组线圈电压Vaux,并且该辅助绕组线圈电压Vaux与该反激电源供应器的二次侧输出电压Vout具有一变压器绕线组圈数比关系,该二次侧输出电压Vout可介于3.3V至27V之间变化。该电压VDD可为直流电压,且可用来作为该反激电源供应器一次侧的脉冲宽度调变器(PWM modulator)的电源电能,该电压VDD可设定为高于8V。
供电电路1可包括输入电容Cin、整流电路10、充电电路12、时窗调整电路14、驱动电压调整电路16、取样反馈电路18及储存电路Cs。输入电容Cin可耦接于整流电路10,整流电路10可耦接于充电电路12,充电电路12可耦接于时窗调整电路14、驱动电压调整电路16及储存电路Cs,储存电路Cs可耦接于取样反馈电路18,取样反馈电路18可耦接于时窗调整电路14。
输入电容Cin可接收输入电压VAC及滤除输入电压VAC中的高频噪声,整流电路10可对滤除噪声后的输入电压VAC进行整流以产生整流电能。整流电能的电压可称为整流电压。输入电容Cin包括第一端及第二端。整流电路10可包括二极管D1及二极管D2。二极管D1包括第一端,耦接于输入电容Cin的第一端;及第二端。二极管D2包括第一端,耦接于输入电容Cin的第二端;及第二端,耦接于二极管D1的第二端。
充电电路12可具有调变输入端N1与电源电能端N2,时窗调整电路14及驱动电压调整电路16耦接于调变输入端N1,取样反馈电路18耦接于电源电能端N2。充电电路12可接收控制电压VG,并依据控制电压VG来选择性地于电源电能端N2输出充电电能。充电电路12可包括分压电路120及第二放大电路M2。分压电路120可耦接于整流电路10,及可接收整流电压以输出整流电能的分压VHV。分压电路120可包括电阻R1及电阻R2。电阻R1包括第一端,耦接于二极管D1的第二端及二极管D2的第二端;及第二端。电阻R2包括第一端,耦接于电阻R1的第二端;及第二端。电阻R2的第一端可输出分压VHV。第二放大电路M2可耦接于分压电路120、时窗调整电路14及驱动电压调整电路16,及可依据控制电压VG来选择性地产生充电电能。当控制电压VG大于第二放大电路M2的阀值电压时,第二放大电路M2会产生充电电能,充电电能大小与控制电压VG大小为正相关。当控制电压VG小于第二放大电路M2的阀值电压时,第二放大电路M2会停止产生充电电能。充电电能的电流可称为充电电流。第二放大电路M2可由晶体管实现,例如NMOS晶体管。第二放大电路M2可以以电压随动器(voltagefollower)的方式设置。若第二放大电路M2由NMOS晶体管实现时,NMOS晶体管的漏极端可接收分压VHV,NMOS晶体管的栅极端可为调变输入端N1,NMOS晶体管的源极端可为电源电能端N2。
储存电路Cs可储存充电电能以拉高电源电能端N2的电压VDD。储存电路Cs可包括储存电容,储存电容包括第一端,耦接于电源电能端N2;及第二端,耦接于接地端。接地端可提供接地电压VSS,例如0V。具体而言,当储存充电电能时充电电流可对储存电路Cs充电以建立电压VDD。电压VDD可被输出至外部电路用以供电。
取样反馈电路18可依据电源电能端N2的电压VDD产生输出电压信号Sc。取样反馈电路18可包括低通滤波器(low pass filter,LPF)180及模拟数字转换电路(analog-to-digital convertor,ADC)182。低通滤波器180包括第一端,耦接于储存电路Cs,用以接收电源电能端N2的电压VDD以产生电压VDD的平均电压Vavg;及第二端,用以输出平均电压Vavg。低通滤波器180可由开关电容滤波器(switched capacitor filter)实现,如图2所示。图2为低通滤波器180的电路示意图。低通滤波器180可包括第一开关S1、第一电容C1、第二开关S2及第二电容C2。第一开关S1包括第一端,耦接于储存电路Cs,用以接收电源电能端N2的电压VDD;及第二端。第一电容C1包括第一端,耦接于第一开关S1的第二端;及第二端,耦接于接地端。第二开关S2包括第一端,耦接于第一开关S1的第二端;及第二端。第二电容C2包括第一端,耦接于第二开关S2的第二端,用以输出平均电压Vavg;及第二端,耦接于接地端。第一开关S1及第二开关S2可依据预定切换频率f交替切换。当第一开关S1导通且第二开关S2截止时,第一电容C1可被充电且可储存电荷Qin=C1*VDD,当第一开关S1截止且第二开关S2导通时,第一电容C1可被放电且可释放电荷Qout=C1*Vavg,每个切换周期传送至第二开关S2的第二端的电荷为Qtrans=C1*(VDD-Vavg),每个切换周期中的平均电流为Iavg=f*C1*(VDD-Vavg),等效电阻R为(VDD-Vavg)/Iavg=1/(f*C1)。第一开关S1、第一电容C1及第二开关S2的等效电阻R可由切换频率f及第一电容C1决定。第一开关S1、第二开关S2、第一电容C1及第二电容C2可由晶体管实现,及可形成低通滤波器180,用以输出平均电压Vavg。
参考图1,模拟数字转换电路182包括第一端,耦接于低通滤波器180,用以依据预定信号范围将平均电压Vavg进行量化而转换为输出电压信号Sc;及第二端,用以将输出电压信号Sc输出。量化可为均匀量化或非均匀量化。输出电压信号Sc可为数字信号,例如3位数字信号。模拟数字转换电路182可包含缓存器(register),例如3位缓存器,用以储存3位数字信号。例如,预定信号范围可为10V至12V,模拟数字转换电路182可将预定信号范围分为8份。当平均电压Vavg大于12V时,模拟数字转换电路182可产生输出电压信号Sc的最小值3b000;当平均电压Vavg小于10V时,模拟数字转换电路182可产生输出电压信号Sc的最大值3b111。模拟数字转换电路182可将靠近预定信号范围的上限电压(例如:12V)的平均电压Vavg进行量化而产生电压信号Sc的较小值;及将靠近预定信号范围的下限电压(例如:10V)的平均电压Vavg进行量化而产生电压信号Sc的较大值。例如,当平均电压Vavg为11.6V时,模拟数字转换电路182可产生3b001的输出电压信号Sc;当平均电压Vavg为10.4V时,模拟数字转换电路182可产生3b110的输出电压信号Sc。
时窗调整电路14可接收输出电压信号Sc,依据输出电压信号Sc所对应的取电临界电压Vref来调整控制电压VG,并输出控制电压VG至调变输入端N1。时窗调整电路14可包括数字模拟转换电路(digital-to-analog converter,DAC)140、比较电路142及第一放大电路M1。数字模拟转换电路140可耦接于取样反馈电路18,比较电路142可耦接于数字模拟转换电路140及分压电路120,第一放大电路M1可耦接于比较电路142及第二放大电路M2。数字模拟转换电路140可将输出电压信号Sc进行数字模拟转换以产生取电临界电压Vref。输出电压信号Sc的位值可对应取电临界电压Vref的模拟值。例如,输出电压信号Sc的最大值3b111可对应取电临界电压Vref的最大值100V,输出电压信号Sc的最小值3b000可对应取电临界电压Vref的最小值50V。比较电路142可接收取电临界电压Vref及分压VHV以依据取电临界电压Vref及分压VHV产生比较电压Vcmp。分压VHV可具有全波整流波形。比较电路142可为运算放大器,包括正向输入端,可接收分压VHV;负向输入端,可接收取电临界电压Vref;及输出端,可输出比较电压Vcmp。第一放大电路M1可依据比较电压Vcmp产生控制电压VG。控制电压VG的大小与取电临界电压Vref大小为负相关。整流电能的分压VHV减去取电临界电压Vref来决定一电压差值,该电压差值与比较电压Vcmp为正相关,控制电压VG大小与比较电压Vcmp大小为负相关。当取电临界电压Vref越高,对于相同的分压VHV来说比较电压Vcmp会越低,且控制电压VG会越高;当取电临界电压Vref越低,对于相同的分压VHV来说比较电压Vcmp会越高,且控制电压VG会越低。当分压VHV大于取电临界电压Vref时,比较电压Vcmp可为正值,第一放大电路M1会导通以产生小于第二放大电路M2的阀值电压的控制电压VG,进而截止第二放大电路M2来停止输出充电电能及不对储存电路Cs充电,即取电时窗关闭且充电电路12停止从分压VHV取电、停止产生充电电流;当分压VHV小于取电临界电压Vref时,比较电压Vcmp可为负值,第一放大电路M1会截止以产生大于第二放大电路M2的阀值电压的控制电压VG,进而导通第二放大电路M2来对储存电路Cs输出充电电能以进行充电,即取电时窗开启且充电电路12开始从分压VHV取电,充电电能大小与控制电压VG大小为正相关。
驱动电压调整电路16可接收输出电压信号Sc,并依据输出电压信号Sc将控制电压VG控制于钳位电压之内。钳位电压可为控制电压VG的上限电压。当电源电能端N2的电压VDD较低时所对应的输出电压信号Sc会使钳位电压较高,因此增加供电电路1的充电能力;当电源电能端N2的电压VDD较高时所对应的输出电压信号Sc会使钳位电压较低,因此降低供电电路1的充电能力。驱动电压调整电路16可包括数字模拟转换电路160及二极管组162。数字模拟转换电路160可耦接于取样反馈电路18,取样反馈电路18可耦接于数字模拟转换电路160及充电电路12。数字模拟转换电路160可将输出电压信号Sc进行数字模拟转换以产生充电能力控制信号Sd。二极管组162可依据充电能力控制信号Sd提供钳位电压。当平均电压Vavg越高,则二极管组162可依据充电能力控制信号Sd提供越低的钳位电压;当平均电压Vavg越低,则二极管组162可依据充电能力控制信号Sd提供越高的钳位电压。
输出电压信号Sc可用以控制取电时窗及控制电压VG的钳位电压。当平均电压Vavg增加时,输出电压信号Sc会减小,减短取电时窗及降低控制电压VG的钳位电压;当平均电压Vavg减少时,输出电压信号Sc会增加,增长取电时窗及增加控制电压VG的钳位电压。供电电路1直接由输入电压VAC取电以产生电压VDD,依据电压VDD的平均电压Vavg调整取电时窗及控制电压VG的钳位电压,将电压VDD维持在运作范围内,提高运作效率,同时降低电路面积。
图3为供电电路1的信号波形图,包括3取电时窗,第一取电时窗介于时间t1至t4之间,第二取电时窗介于时间t7至t8之间,第三取电时窗介于时间t11至t12之间。在3个取电时窗之中,充电电路12对储存电路Cs充电,电压VDD增加;在3个取电时窗之外,储存电路Cs被放电,电压VDD降低。电压VDD维持于上限电压VDD-Top及下限电压VDD-Bottom之间。例如上限电压VDD-Top可为12V,下限电压VDD-Bottom可为10V。在时间t0至t1之间,分压VHV超出取电临界电压Vref,控制电压VG小于第二放大电路M2的阀值电压,第二放大电路M2截止,充电电路12停止从分压VHV取电来产生充电电流,故电压VDD降低。
在时间t1及t4之间,分压VHV小于取电临界电压Vref,控制电压VG大于第二放大电路M2的阀值电压,第二放大电路M2导通,第一取电时窗开启。在第一取电时窗中,在时间t2及t3之间,分压VHV已低于电压VDD,储存电路Cs放电,使得电压VDD降低;在时间t1至t2之间、及时间t3至t4之间,分压VHV大于电压VDD,储存电路Cs从分压VHV取电,电压VDD增加。在时间点t4,第一取电时窗关闭,电压VDD到达峰值。在时间t4至t7之间,分压VHV超出取电临界电压Vref,控制电压VG小于第二放大电路M2的阀值电压,第二放大电路M2截止,电压VDD降低。在时间点t5,取样反馈电路18会依据电压VDD产生平均电压Vavg。相较于前一个取电时窗,由于平均电压Vavg上升,使得平均电压Vavg及上限电压VDD-top之间的差值减小,输出电压信号Sc的信号值会减小。在时间点t6,时窗调整电路14会依据输出电压信号Sc更新取电临界电压Vref至较低值。
在时间t7至t8之间,分压VHV小于取电临界电压Vref,控制电压VG大于第二放大电路M2的阀值电压,第二放大电路M2导通,第二取电时窗开启。在第二取电时窗中,当分压VHV低于电压VDD时,储存电路Cs放电,使得电压VDD降低;当分压VHV大于电压VDD时,储存电路Cs从分压VHV取电,电压VDD增加。在时间点t8,第二取电时窗关闭,电压VDD到达峰值。由于判定第二取电时窗使用的取电临界电压Vref小于判定第一取电时窗使用的取电临界电压Vref,因此第二取电时窗较第一取电时窗短。在时间t8至t11之间,分压VHV超出取电临界电压Vref,控制电压VG小于第二放大电路M2的阀值电压,第二放大电路M2截止,电压VDD降低。在时间点t9,取样反馈电路18会依据电压VDD产生平均电压Vavg。相较于前一个取电时窗,由于平均电压Vavg上升,使得平均电压Vavg及上限电压VDD-top间的差值减小,输出电压信号Sc的信号值会减小。在时间点t10,时窗调整电路14会依据输出电压信号Sc更新取电临界电压Vref至更低值。
在时间t11至t12之间,分压VHV小于取电临界电压Vref,控制电压VG大于第二放大电路M2的阀值电压,第二放大电路M2导通,第三取电时窗开启。在第三取电时窗中,当分压VHV低于电压VDD时,储存电路Cs放电,使得电压VDD降低;当分压VHV大于电压VDD时,储存电路Cs从分压VHV取电,电压VDD增加。在时间点t12,第三取电时窗关闭,电压VDD到达峰值。由于判定第三取电时窗使用的取电临界电压Vref小于判定第二取电时窗使用的取电临界电压Vref,因此第三取电时窗较第二取电时窗短。在时间点t12至下个取电时窗开启前,分压VHV超出取电临界电压Vref,控制电压VG小于第二放大电路M2的阀值电压,第二放大电路M2截止,电压VDD降低。在时间点t13,取样反馈电路18会依据电压VDD产生平均电压Vavg。相较于前一个取电时窗,由于平均电压Vavg下降,使得平均电压Vavg及上限电压VDD-top之间的差值增加,输出电压信号Sc的信号值会增加。在时间点t14,时窗调整电路14会依据输出电压信号Sc更新取电临界电压Vref至较高值。
图3包括在第一取电时窗、第二取电时窗及第三取电时窗中的电压VDD的局部放大图30、32及34。由于驱动电压调整电路16会依据输出电压信号Sc产生钳位电压,及将控制电压VG控制于钳位电压之内以调整供电电路1的充电能力,因此第一取电时窗、第二取电时窗及第三取电时窗中的电压VDD会具有不同的上升斜率(充电速度)。越高的钳位电压会对应越大的上升斜率;越低的钳位电压会对应越小之上升斜率。
其中第一取电时窗的平均电压Vavg高于前一个取电时窗的平均电压Vavg,故于第一取电时窗后的时间点t6,时窗调整电路14将取电临界电压Vref向下修正,且驱动电压调整电路16调降钳位电压。类似地,第二取电时窗的平均电压Vavg仍高于第一取电时窗的平均电压Vavg,故于第二取电时窗后的时间点t10,时窗调整电路14将取电临界电压Vref再次向下修正,驱动电压调整电路16也再次调降钳位电压。相对地,第三取电时窗的平均电压Vavg低于第二取电时窗的平均电压Vavg,故于第三取电时窗后的时间点t14,时窗调整电路14将取电临界电压Vref改为向上修正,驱动电压调整电路16也改为调升钳位电压。因为第一取电时窗的钳位电压大于第二取电时窗的钳位电压,且第二取电时窗的钳位电压大于第三取电时窗的钳位电压,故局部放大图30、32及34显示第一取电时窗的充电速度大于第二取电时窗的充电速度,第二取电时窗的充电速度大于第三取电时窗的充电速度。
图4为本发明实施例中另一种供电电路4的电路示意图。供电电路4及供电电路1之间的差异在于取样反馈电路48。以下针对取样反馈电路48详细解释。取样反馈电路48包括取样电路480及模拟数字转换电路(analog-to-digitalconverter,ADC)182。取样电路480耦接于储存电路Cs,可依据比较电压Vcmp对电源电能端N2的电压VDD取样而产生取样电压Vs。模拟数字转换电路182耦接于取样电路480,可将取样电压Vs转换为输出电压信号Sc。图1及图4中的模拟数字转换电路182以相似方式运作,在此不再赘述。
在一些实施例中,取样电路480可于比较电压Vcmp小于比较临界值一段第一延迟时间之后取样电源电能端N2的电压VDD以产生取样电压Vs。比较临界值可为0V。当比较电压Vcmp小于比较临界值时,第二放大电路M2导通,取样电路480可于第二放大电路M2导通且经过第一延迟时间之后,对电压VDD取样以产生取样电压Vs。第一延迟时间可大于或等于0。例如,可选择非零的第二延迟时间以获得电压VDD的谷值作为取样电压Vs。在另一些实施例中,取样电路480可于比较电压Vcmp大于比较临界值一段第二延迟时间之后取样电源电能端N2的电压VDD以产生取样电压Vs。当比较电压Vcmp大于比较临界值时,第二放大电路M2截止,取样电路480可于第二放大电路M2截止且经过第二延迟时间之后,对电压VDD进行取样以产生取样电压Vs。第二延迟时间可大于或等于0。当第一延迟时间为0时,取样电压Vs可为电压VDD的峰值。
参考图3,在时间t4之后,分压VHV超出取电临界电压Vref,比较电压Vcmp大于比较临界值(0V),在比较电压Vcmp大于比较临界值且经过第一延迟时间后(时间t5),取样反馈电路48会对电压VDD取样以产生取样电压Vs(1),由于取样电压Vs(1)及电压VDD的上限电压VDD-top之间的差值较小,输出电压信号Sc的信号值会减小。在时间t6,时窗调整电路14会依据输出电压信号Sc更新取电临界电压Vref至较低值。在时间t8之后,分压VHV超出取电临界电压Vref,比较电压Vcmp大于比较临界值(0V),在比较电压Vcmp大于比较临界值且经过第一延迟时间后(时间t9),取样反馈电路48会依据电压VDD产生取样电压Vs(2)。由于取样电压Vs(1)及上限电压VDD-top的间之差值减小,输出电压信号Sc的信号值会减小。在时间t10,时窗调整电路14会依据输出电压信号Sc更新取电临界电压Vref至更低值。在时间t12之后,分压VHV超出取电临界电压Vref,比较电压Vcmp大于比较临界值(0V),在比较电压Vcmp大于比较临界值且经过第一延迟时间后(时间t13),取样反馈电路48会依据电压VDD产生取样电压Vs(3)。由于电压VDD的取样电压Vs(2)及上限电压VDD-top之间的差值增加,输出电压信号Sc的信号值会增加。在时间t14,时窗调整电路14会依据输出电压信号Sc更新取电临界电压Vref至较高值。
由于取样反馈电路48在相对于时窗的预定时间点取得取样电压,无需等待一段时间后才产生平均电压Vavg,反应速度较快,加速调整调整取电时窗及控制电压VG的钳位电压,使供电电路4将电压VDD维持在运作范围内,提高运作效率,同时降低电路面积。
图5为本发明实施例中一种电源供应器5的框图。电源供应器5包括供电电路50、脉冲宽度调制信号产生器52及功率开关54。供电电路50可由供电电路1或供电电路4实现,提供电压VDD至脉冲宽度调制信号产生器52。脉冲宽度调制信号产生器52可提供脉冲宽度调制信号SPWM来控制功率开关54,脉冲宽度调制信号产生器52耦接于供电电路的电源电能端N2,可自电源电能端N2接收电能来维持脉冲宽度调制信号产生器52运作。响应所接收到的脉冲宽度调制信号SPWM,功率开关54可选择性地导通或截止以进行电源转换,如此依据脉冲宽度调制信号SPWM改变功率开关54导通的频率与工作周期(dutycycle),进而调控电源供应器5的输出电压VOUT。
电源供应器5采用供电电路1或供电电路4产生电压VDD,提高运作效率,同时降低电路面积。
本发明实施例还揭露一种充电控制方法,用以控制供电电路1。充电控制方法包括下列步骤:
步骤S1:时窗调整电路14依据该输出电压信号Sc来调整该取电临界电压Vref;
步骤S2:比较分压VHV以及取电临界电压Vref,当分压VHV小于取电临界电压Vref时,提供取电时窗;
步骤S3:在取电时窗中,开启充电电路12以输出充电电能来对储存电路充电Cs,充电电能大小与控制电压VG大小为正相关;
步骤S4:依据电源电能端N2的电压VDD,自适应地调整控制电压VG;
步骤S5:依据电源电能端N2的电压VDD提供脉冲宽度调制信号SPWM至功率开关54,使功率开关54选择性地导通或截止以进行电源转换,以调控输出电压VOUT;
步骤S6:输出输出电压VOUT以对负载供电。
在步骤S4中,当该电源电能端N2的电压VDD上升时,下降控制电压VG;而当电源电能端N2的电压VDD下降时,增大控制电压VG。充电控制方法调整取电时窗,将电压VDD维持在运作范围内,提高运作效率,同时降低电路面积。
以上所述仅为本发明的较佳实施例,凡依本发明权利要求范围所做的等同变化与修饰,皆应属本发明的涵盖范围。