CN114785342A - 用于***级芯片soc的低频高精度振荡器及***级芯片soc - Google Patents
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Abstract
本发明实施例提供一种用于***级芯片的低频高精度振荡器和***级芯片。低频高精度振荡器包括：高频晶体振荡器片内可使能模块、可调节低频环形振荡器和时钟频率校准器。其中，高频晶体振荡器片内可使能模块将外挂的高频晶体振荡器产生的高频时钟信号CLK_H送入片内；可调节低频环形振荡器产生低频时钟信号CLK_L，接收来自所述时钟频率校准器的时钟调节信号ADJ，并且根据时钟调节信号ADJ调整其自身的时钟输出频率。时钟频率校准器用于根据高频时钟信号CLK_H对低频时钟信号CLK_L进行采样，根据采样值确定低频时钟信号CLK_L的偏移数据，产生针对可调节低频环形振荡器的时钟调节信号ADJ，以对可调节低频环形振荡器进行时钟校准。
Description
技术领域
本发明实施例涉及集成电路设计，尤其涉及一种用于***级芯片SOC的低频高精度振荡器及***级芯片SOC。
背景技术
随着目前集成电路工艺制程及封装技术的发展，新一代智能化产品对微控制单元(MCU)、微处理器(MPU)等芯片在功耗及封装尺寸提出了更高的要求。随着封装尺寸越来越小，整体应用方案的高度集成化和低功耗设计成了未来集成电路发展的方向。
目前MCU、MPU等芯片***电路普遍包含电阻、电容、晶体振荡器、发光二极管(LED)等主被动器件。其中，电阻、电容、LED片内集成，或者小封装型号较多，成本上浮压力不大。相比之下，晶体振荡器小封装较难，品牌选择很少，价格昂贵。
在MCU、MPU芯片产品中普遍采用高低频双晶振设计，其中高频晶振大约在8～30MHz之间，直接或者通过锁相环(PLL)倍频间接提供给MCU、MPU处理器以及总线、外设等设备使用。低频晶振通常为32.768KHz，主要用于节能模式下的维持处理器功能的时钟输入来源。在睡眠模式下，低频时钟有时也会提供给RTC(Real-Time Clock)电路使用，用以唤醒处理器。因此在传统应用模式下，高低频两个晶振都是必不可少，且***应用对时钟精度都有一定的要求。
图1是现有的带有双晶振的***级芯片SOC 100的结构示意图。如图1所示，传统的MCU/MPU 130都需要时钟控制器120来控制两路晶振的输入，并根据不同场景切换不同的时钟工作模式。例如，在性能模式下，PLL 110被开启，MCU/MPU 130核工作于高频模式下以提高算力；在低频模式下，PLL 110被关闭，MCU/MPU 130直接工作于高频晶振输出的时钟频率上；在节能模式下，高频晶振及PLL 110被关闭，MCU/MPU130直接工作于低频晶振输出的时钟频率上，芯片只保持基本对***硬件的应答；在睡眠模式下，MCU/MPU 120时钟为零，只有低频晶振和实时时钟(RTC)140工作，做定时唤醒操作(RTC唤醒)。
传统的MCU、MPU芯片普遍采用以上四种方法，或者其中的两三种来实现电源管理。其中，必然至少包含性能模式和睡眠模式。
在现有技术中，如需实现睡眠功能，普遍会用到RTC唤醒功能，而RTC唤醒需要用到低频时钟源并且时钟源需要保持一定的精度。因此，虽然利用率不高，但整体方案里必须保留32.768KHz低频晶振。
随着整芯片集成度和功耗要求提高，外设占用PCB面积的矛盾显得愈发突出。由于32.768KHz的晶振频率很低，因此必须配置两个起振和一个反馈电阻，同时元件周边还需要PCB做包地保护，有时晶振***占用的面积会超过芯片本身。
发明内容
本发明实施例的目的在于，提供一种用于***级芯片的低频高精度振荡器，以提高***级芯片的集成度，有效地降低***级芯片的成本。
根据本发明的一个方面，提供一种用于***级芯片SOC的低频高精度振荡器，包括：高频晶体振荡器片内可使能模块、可调节低频环形振荡器和时钟频率校准器。其中，所述高频晶体振荡器片内可使能模块与所述时钟频率校准器连接，用于将外挂的高频晶体振荡器产生的高频时钟信号CLK_H送入片内；所述可调节低频环形振荡器与所述时钟频率校准器连接，用于产生低频时钟信号CLK_L，用于接收来自所述时钟频率校准器的时钟调节信号ADJ，并且根据所述时钟调节信号ADJ调整其自身的时钟输出频率。所述时钟频率校准器包括：时钟采样器，用于根据所述高频时钟信号CLK_H对所述低频时钟信号CLK_L进行采样，并且将采样值发送给所述时钟频率校准状态机；时钟频率校准状态机，用于根据所述时钟采样器获得的采样值确定所述可调节低频环形振荡器产生的低频时钟信号CLK_L的偏移数据，根据所述偏移数据产生所述时钟调节信号ADJ，并且将所述时钟调节信号ADJ发送给所述可调节低频环形振荡器，以对所述可调节低频环形振荡器进行时钟校准。
可选地，所述高频晶体振荡器片内可使能模块带有使能EN端，并且还用于通过所述使能EN端接收所述时钟频率校准器的启用信号或禁用信号，启用或禁用所述高频晶体振荡器片内可使能模块和外挂的高频晶体振荡器。
可选地，所述时钟频率校准状态机还用于，当进入性能模式或正常工作模式时，向所述高频晶体振荡器片内可使能模块的使能EN端发送启用信号，以启动所述高频晶体振荡器片内可使能模块和外挂的高频晶体振荡器工作；当进入睡眠模式时，向所述高频晶体振荡器片内可使能模块的使能EN端发送禁用信号，以禁用所述高频晶体振荡器片内可使能模块和外挂的高频晶体振荡器，降低功耗；在睡眠模式下，间歇性地向所述高频晶体振荡器片内可使能模块的使能EN端发送启用信号，启动所述高频晶体振荡器片内可使能模块和外挂的高频晶体振荡器工作，以对所述可调节低频环形振荡器进行时钟校准。
可选地，所述采样值包括所述低频时钟信号CLK_L的一个或多个信号周期内包含的高频时钟信号CLK_H的信号周期的计数值，所述信号周期为时钟信号中相邻的上升沿或下降沿之间的时长。
可选地，所述偏移数据包括所述低频时钟信号CLK_L相对于所述高频时钟信号CLK_H的偏移方向和偏移量。
可选地，所述时钟频率校准状态机用于使用查表法、逐次逼近法或过补偿法根据所述偏移数据产生所述时钟调节信号ADJ。
可选地，所述可调节低频环形振荡器为芯片内置模拟电路，其中心时钟频率为32.768KHz；所述外挂的高频晶体振荡器的时钟频率为8～30MHz。
可选地，所述可调节低频环形振荡器的调节档位被设置为至少±32位。
根据本发明的另一个方面，提供一种包括前述任一低频高精度振荡器的***级芯片SOC。
可选地，与外挂的高频晶体振荡器连接的锁相环PLL，与所述锁相环PLL连接的时钟控制器；其中，所述低频高精度振荡器中的高频晶体振荡器片内可使能模块与所述时钟控制器连接，并且接收经过所述时钟控制器处理的所述高频晶体振荡器的信号。
根据本发明实施例的低频高精度振荡器以及***级芯片SOC，通过在芯片内设置的可调节低频环形振荡器来产生低频时钟信号CLK_L，并且通过包括时钟采样器和时钟频率校准状态机的时钟频率校准器对可调节低频环形振荡器的输出频率进行校准，提高低频时钟的准确性。由此，使目前***级芯片普遍采用的高低频双晶振方案在性能保持基本不变的情况下，减少为单晶振的解决方案，提高了***的集成度，显著降低整***方案成本，并且提高产品竞争力。
此外，能够支持在性能模式(或正常工作模式)和睡眠模式下，对低频时钟信号进行校准，以简单、小型化的结构，确保低频时钟的精度。
附图说明
图1是现有的带有双晶振的***级芯片SOC 100的结构示意图；
图2是根据本发明实施例的用于***级芯片的低频高精度振荡器200的结构示意图；
图3是根据本发明实施例的低频高精度振荡器200中的可调节低频环形振荡器220的信号转换示意图；
图4是根据本发明实施例的低频高精度振荡器200中的时钟频率校准器230的结构及信号转换示意图；
图5是根据本发明实施例的***级芯片SOC 500的结构示意图。
具体实施方式
下面结合附图(若干附图中相同的标号表示相同的元素)和实施例，对本发明实施例的具体实施方式作进一步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。
图2是根据本发明实施例的用于***级芯片(SOC)的低频高精度振荡器200的结构示意图。
参照图2，根据本发明实施例的用于***级芯片的低频高精度振荡器200包括：高频晶体振荡器片内可使能模块210、可调节低频环形振荡器220和时钟频率校准器230。其中，高频晶体振荡器片内可使能模块210和可调节低频环形振荡器220均与时钟频率校准器230连接。
通常，***级芯片内均设置与外挂的高频晶体振荡器配合使用的振荡器，该振荡器是模拟器件，在此称为高频晶体振荡器片内可使能模块210。外挂的高频晶体振荡器产生芯片的基础时钟信号，高频晶体振荡器片内可使能模块210用于将外挂的高频晶体振荡器产生的高频时钟信号CLK_H送入片内，高频时钟信号CLK_H发送给时钟频率校准器230。
根据本发明实施例的低频高精度振荡器200使用可调节低频环形振荡器220来替代外挂的低频晶体振荡器，该可调节低频环形振荡器220为芯片内置模拟电路。众所周知，由三个或更多奇数个非门输出端和输入端首尾相接而构成的环形振荡器，结构简单，且无需配备例如起振、反馈电阻等其他元器件，因此可设置在芯片内。在此基础上，通过调节信号来调整/校准其输出频率，以提高其时钟精度。
具体地，根据本发明示例性实施例，可调节低频环形振荡器220用于产生低频时钟信号CLK_L，将产生的低频时钟信号CLK_L发送给时钟频率校准器230。可调节低频环形振荡器220还用于接收来自时钟频率校准器230的时钟调节信号ADJ(见下文)，并且根据时钟调节信号ADJ调整其自身的时钟输出频率CLK_OUT，如图3所示。
时钟频率校准器230至少用于根据所述高频时钟信号CLK_H对所述低频时钟信号CLK_L进行采样，根据采样获得的采样值产生所述时钟调节信号ADJ，并且通过该时钟调节信号ADJ对可调节低频环形振荡器220进行时钟校准。
具体地，如图4所示，时钟频率校准器230包括：时钟采样器231和时钟频率校准状态机232。
时钟采样器231用于根据高频时钟信号CLK_H对可调节低频环形振荡器220产生的低频时钟信号CLK_L进行采样，并且将采样值发送给时钟频率校准状态机232。
根据本发明的示例性实施例，时钟采样器231在采样处理中，可针对低频时钟信号CLK_L的时钟信号中相邻的两个上升沿(或下降沿)之间的时长内包含的高频时钟信号CLK_H的上升沿(或下降沿)的个数进行计数，将该计数值作为采样值。在此，可将时钟信号中相邻的上升沿或下降沿之间的时长定义为一个信号周期。可选地，时钟采样器231也可针对低频时钟信号CLK_L的多个信号周期内包含的高频时钟信号CLK_H的信号周期的个数进行计数，将多个信号周期的计数值作为采样值。因此，时钟采样器231采样获得的采样值包括低频时钟信号CLK_L的一个或多个信号周期内包含的高频时钟信号CLK_H的信号周期的计数值，所述信号周期为时钟信号中相邻的上升沿或下降沿之间的时长。
需要指出，时钟采样器231对低频时钟信号CLK_L进行采样获得的采样值不限于前述计数值。如果高频时钟信号CLK_H的频率足够高，或者***对于调节响应速度要求比较高、又或者***对于调节后时钟精度要求没有那么高，那么也可以针对半个信号周期进行采样，即记录相邻低频时钟信号CLK_L相邻的上升沿和下降沿之间的时长。
采样结束后，时钟采样器231将采样值发送给时钟频率校准状态机232。
时钟频率校准状态机232用于根据时钟采样器231采样获得的采样值确定可调节低频环形振荡器220产生的低频时钟信号CLK_L的偏移数据。其中，时钟频率校准状态机232确定的偏移数据可包括所述低频时钟信号CLK_L相对于高频时钟信号CLK_H的偏移方向(正或负)和偏移量(个数差)。
时钟频率校准状态机232还用于根据偏移数据产生时钟调节信号ADJ，并且将该时钟调节信号ADJ发送给可调节低频环形振荡器220，以对可调节低频环形振荡器220的时钟输出频率进行校准。通常，时钟调节信号ADJ是一个位数比较宽的总线值，假设为64位。一般来说，总线所能表示最大值的一半用作表示调节原点(不用调)。大于调节原点的值表示为一个方向调节(比如调快)，小于调节原点的值表示往相反的方向调(比如调慢)。时钟频率校准状态机232可使用查表法、逐次逼近法或过补偿法，根据该偏移数据产生该时钟调节信号ADJ。
例如，可预先创建偏移数据对应的时钟调节信号ADJ的调节表，时钟频率校准状态机232，根据采样得到的计数值直接对该调节表查表算出调节值，一次完成时钟调节。用于查表法的电路规模适当，调节响应速度快，对振荡器调节档位要求高。
再例如，可采用逐次逼近法，根据采样计数值的偏移量，每次调节一定量，在比较长的时间内逐步完成调节。采用这种方法时，电路规模小，调节响应速度慢，对振荡器调节档位要求低。
再例如，采用过补偿法时，与查表法类似，根据相邻两次采样计数值的差异，通过一个运算电路计算出两次采样之间(上一个周期已发生)所产生的误差值，并对本次调节进行过补偿。采用过补偿法时，电路规模大，生成时钟准确，调节响应速度快，对振荡器调节档位要求高。
根据本发明的示例性实施例，可调节低频环形振荡器220的中心时钟频率为市场上通用的低频时钟频率，例如32.768KHz；外挂的高频晶体振荡器的时钟频率为市场上通用的高频时钟频率，例如8～30MHz。但是，根据本发明实施例的用于***级芯片SOC的低频高精度振荡器根据应用场景和设计需要，可适用于产生与其他高频时钟频率匹配的任何其他低频时钟频率。
对于现有的中心时钟频率为32.768KHz的环形振荡器来说，按照现有的芯片工艺水平，此时钟频率偏差一般可保持在±5％左右。考虑到在运行过程中的温度漂移和电压波动，此时钟频率偏差可增加到±20％左右。通过时钟频率校准器230对可调节低频环形振荡器220的时钟频率校准，可调节低频环形振荡器220的时钟输出频率可接近外挂的高频晶体振荡器的精度。
根据本发明的优选实施例，将可调节低频环形振荡器220的调节档位设计为±32位以上(包括)的调节能力，以提高其时钟输出频率的校准精度。对可调节低频环形振荡器220的输出频率调节，可以采用平均调节方式，也可以粗调加精调等方式。最高精度调节能力取决于产品方案的要求和芯片工艺能达到的精度。
根据本发明实施例的用于***级芯片SOC的低频高精度振荡器200，通过在芯片内设置的可调节低频环形振荡器220来产生低频时钟信号CLK_L，并且通过包括时钟采样器231和时钟频率校准状态机232的时钟频率校准器230对可调节低频环形振荡器220的输出频率进行校准，提高低频时钟的准确性。由此，使目前***级芯片普遍采用的高低频双晶振方案在性能保持基本不变的情况下，减少为单晶振的解决方案，提高了***的集成度，显著降低整***方案成本，并且提高产品竞争力。
***级芯片SOC为了实现有效的电源管理，通常根据应用场景以不同的模式运行。为此，在本发明实施例的用于***级芯片SOC的低频高精度振荡器200中，可设置相应的机制，以支持多种运行模式。
根据本发明的示例性实施例，高频晶体振荡器片内可使能模块210被设计为带有使能EN端。高频晶体振荡器片内可使能模块210还用于通过所述使能EN端接收时钟频率校准器230的启用信号(ENABLE)或禁用信号(DISABLE)。其中，启用信号(ENABLE)使得高频晶体振荡器片内可使能模块210和外挂的高频晶体振荡器被启用，禁用信号(DISABLE)使得高频晶体振荡器片内可使能模块210和外挂的高频晶体振荡器被禁用。
具体地，当进入性能模式或正常工作模式时，时钟频率校准状态机232向高频晶体振荡器片内可使能模块210的使能EN端发送启用信号(ENABLE)，以启动高频晶体振荡器片内可使能模块210和外挂的高频晶体振荡器工作。由于高频晶体振荡器片内可使能模块210是模拟器件，因此高频晶体振荡器片内可使能模块210和外挂的高频晶体振荡器在启动后持续工作。此时，时钟采样器231根据高频时钟信号CLK_H对可调节低频环形振荡器220产生的低频时钟信号CLK_L进行采样，并且将采样值发送给时钟频率校准状态机232；时钟频率校准状态机232根据时钟采样器231采样获得的采样值确定可调节低频环形振荡器220产生的低频时钟信号CLK_L的偏移数据，并且根据偏移数据产生时钟调节信号ADJ，并且通过该时钟调节信号ADJ调整可调节低频环形振荡器220的时钟输出频率，以对可调节低频环形振荡器220进行时钟校准。
当进入睡眠模式时，时钟频率校准状态机232向高频晶体振荡器片内可使能模块210的使能EN端发送禁用信号，以禁用高频晶体振荡器片内可使能模块210和外挂的高频晶体振荡器，以降低功耗。此时，时钟采样器231不进行采样处理。
在睡眠模式下，时钟频率校准状态机232间歇性地向高频晶体振荡器片内可使能模块210的使能EN端发送启用信号，启动高频晶体振荡器片内可使能模块210和外挂的高频晶体振荡器工作，以短暂地唤醒内振荡器210和外挂的高频晶体振荡器。此时，时钟频率校准状态机232中的时钟采样器231和时钟频率校准状态机232进行前述对可调节低频环形振荡器220的时钟校准处理。在进行一次或多次的前述时钟校准处理后，时钟频率校准状态机232再向高频晶体振荡器片内可使能模块210的使能EN端发送禁用信号，以禁用高频晶体振荡器片内可使能模块210和外挂的高频晶体振荡器。以此，支持RTC定时唤醒功能，并提高***的低频时钟精度。
通过前述结构和设置，本发明实施例的低频高精度振荡器200能够支持在性能模式(或正常工作模式)和睡眠模式下，对低频时钟信号进行校准，以简单、小型化的结构，确保低频时钟的精度。
本发明实施例还提供一种包括任一前述低频高精度振荡器的***级芯片SOC，该***级芯片SOC具有前述低频高精度振荡器的有益效果。
图5是根据本发明实施例的***级芯片SOC 500的结构示意图。
根据本发明的示例性实施例，***级芯片SOC 500除了包括前述低频高精度振荡器530以外，可还包括：与外挂的高频晶体振荡器连接的锁相环PLL 510以及与锁相环PLL510连接的时钟控制器520。其中，低频高精度振荡器530中的高频晶体振荡器片内可使能模块与时钟控制器520连接，并且接收经过时钟控制器520处理的高频晶体振荡器的时钟信号。
以上实施方式仅用于说明本发明实施例，而并非对本发明实施例的限制，有关技术领域的普通技术人员，在不脱离本发明实施例的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明实施例的范畴，本发明实施例的专利保护范围应由权利要求限定。
Claims (10)
1.一种用于***级芯片SOC的低频高精度振荡器，包括：
高频晶体振荡器片内可使能模块、可调节低频环形振荡器和时钟频率校准器，
其中，
所述高频晶体振荡器片内可使能模块与所述时钟频率校准器连接，用于将外挂的高频晶体振荡器产生的高频时钟信号CLK_H送入片内；
所述可调节低频环形振荡器与所述时钟频率校准器连接，用于产生低频时钟信号CLK_L，用于接收来自所述时钟频率校准器的时钟调节信号ADJ，并且根据所述时钟调节信号ADJ调整其自身的时钟输出频率，
所述时钟频率校准器包括：
时钟采样器，用于根据所述高频时钟信号CLK_H对所述低频时钟信号CLK_L进行采样，并且将采样值发送给所述时钟频率校准状态机，
时钟频率校准状态机，用于根据所述时钟采样器获得的采样值确定所述可调节低频环形振荡器产生的低频时钟信号CLK_L的偏移数据，根据所述偏移数据产生所述时钟调节信号ADJ，并且将所述时钟调节信号ADJ发送给所述可调节低频环形振荡器，以对所述可调节低频环形振荡器进行时钟校准。
2.根据权利要求1所述的低频高精度振荡器，其特征在于，所述高频晶体振荡器片内可使能模块带有使能EN端，并且还用于通过所述使能EN端接收所述时钟频率校准器的启用信号或禁用信号，启用或禁用所述高频晶体振荡器片内可使能模块和外挂的高频晶体振荡器。
3.根据权利要求2所述的低频高精度振荡器，其特征在于，所述时钟频率校准状态机还用于，
当进入性能模式或正常工作模式时，向所述高频晶体振荡器片内可使能模块的使能EN端发送启用信号，以启动所述高频晶体振荡器片内可使能模块和外挂的高频晶体振荡器工作；
当进入睡眠模式时，向所述高频晶体振荡器片内可使能模块的使能EN端发送禁用信号，以禁用所述高频晶体振荡器片内可使能模块和外挂的高频晶体振荡器，降低功耗；
在睡眠模式下，间歇性地向所述高频晶体振荡器片内可使能模块的使能EN端发送启用信号，启动所述高频晶体振荡器片内可使能模块和外挂的高频晶体振荡器工作，以对所述可调节低频环形振荡器进行时钟校准。
4.根据权利要求1～3中任一项所述的低频高精度振荡器，其特征在于，所述采样值包括所述低频时钟信号CLK_L的一个或多个信号周期内包含的高频时钟信号CLK_H的信号周期的计数值，所述信号周期为时钟信号中相邻的上升沿或下降沿之间的时长。
5.根据权利要求4所述的低频高精度振荡器，其特征在于，所述偏移数据包括所述低频时钟信号CLK_L相对于所述高频时钟信号CLK_H的偏移方向和偏移量。
6.根据权利要求5所述的低频高精度振荡器，其特征在于，所述时钟频率校准状态机用于使用查表法、逐次逼近法或过补偿法根据所述偏移数据产生所述时钟调节信号ADJ。
7.根据权利要求1～6中任一项所述的低频高精度振荡器，其特征在于，所述可调节低频环形振荡器为芯片内置模拟电路，其中心时钟频率为32.768KHz；所述外挂的高频晶体振荡器的时钟频率为8～30MHz。
8.根据权利要求7所述的低频高精度振荡器，其特征在于，所述可调节低频环形振荡器的调节档位被设置为至少±32位。
9.一种包括如权利要求1～8中任一项所述的低频高精度振荡器的***级芯片SOC。
10.根据权利要求9所述的***级芯片SOC，其特征在于，还包括：
与外挂的高频晶体振荡器连接的锁相环PLL，
与所述锁相环PLL连接的时钟控制器，
其中，所述低频高精度振荡器中的高频晶体振荡器片内可使能模块与所述时钟控制器连接，并且接收经过所述时钟控制器处理的所述高频晶体振荡器的信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210444306.0A CN114785342A (zh) | 2022-04-25 | 2022-04-25 | 用于***级芯片soc的低频高精度振荡器及***级芯片soc |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202210444306.0A CN114785342A (zh) | 2022-04-25 | 2022-04-25 | 用于***级芯片soc的低频高精度振荡器及***级芯片soc |
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| CN114785342A true CN114785342A (zh) | 2022-07-22 |
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| CN (1) | CN114785342A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115831032A (zh) * | 2023-02-20 | 2023-03-21 | 深圳曦华科技有限公司 | 芯片温漂处理方法及装置 |
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2022
- 2022-04-25 CN CN202210444306.0A patent/CN114785342A/zh active Pending
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