CN114765152A - 半导体结构及其形成方法 - Google Patents

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李梓光
林志贤
高境鸿
陈彦羽
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Abstract

提供了半导体结构及其形成方法。根据本公开的半导体结构包括：接触部件，位于介电层中；钝化结构，位于介电层上方；导电部件，位于钝化结构上方；种子层，设置在导电部件和钝化结构之间；保护层，沿导电部件的侧壁设置；以及钝化层，位于导电部件和保护层上方。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC演进过程中，随着几何尺寸(即，可使用制造工艺创建的最小组件(或线))的减小，功能密度(即，单位芯片面积中的互连器件的数量)通常在增加。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度。
例如，可以通过沉积种子层，然后在种子层上方形成导电部件来形成再分布层中的导电部件。导电部件由比种子层更导电的金属形成。回蚀刻导电部件下方的种子层以电隔离导电部件。种子层和导电部件之间不令人满意的蚀刻选择性可能导致导电部件的损坏或损耗，导致电阻增加。因此，虽然现有的再分布层足以满足其预期目的，但它们不是在所有方面都令人满意。
发明内容
本公开的一个方面涉及半导体结构。半导体结构包括：接触部件，位于介电层中；钝化结构，位于介电层上方；导电部件，位于钝化结构上方；种子层，设置在导电部件和钝化结构之间；保护层，沿导电部件的侧壁设置；以及钝化层，位于导电部件和保护层上方。
本公开的另一方面涉及一种半导体器件。半导体器件包括：接触部件；钝化结构，位于接触部件上方；金属-绝缘体-金属(MIM)结构，嵌入钝化结构中；导电部件，位于钝化结构上方并延伸穿过钝化结构以电耦合至接触部件；种子层，沿导电部件和钝化结构之间的界面延伸；保护层，沿钝化结构上方的导电部件的侧壁设置；以及钝化层，位于导电部件和保护层上方。
本公开的又一方面涉及一种方法。该方法包括提供工件，该工件包括接触部件、位于接触部件上方的介电结构和穿过介电结构以暴露接触部件的通孔开口。该方法还包括：在工件上方沉积种子层；在沉积种子层之后，在通孔开口中形成导电部件；在导电部件上方沉积保护层；回蚀刻未被保护层或导电部件覆盖的种子层；以及在保护层、导电部件和种子层上方沉积钝化层。
本申请的实施例提供了再分布层部件。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开的实施例的用于制造半导体结构的方法的流程图。
图2-图24是根据本公开的实施例的在制造的各个阶段的工件的局部截面图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。在下面描述元件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
此外，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在合理范围内的数字，考虑到如本领域普通技术人员所理解的在制造期间固有地产生的变化。例如，基于与制造具有与数值相关联的特征的部件相关联的已知制造公差，数值或数值的范围涵盖包括所述数值的合理范围，诸如在所述数值的+/10％以内。例如，厚度为“约5nm”的材料层可以涵盖4.25nm至5.75nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关的制造公差为+/-15％。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
在集成电路(IC)制造中，再分布层(RDL)是指管芯上方的附加金属层，用于将管芯中器件的输入/输出(I/O)焊盘移动到不同位置，以改进对I/O焊盘访问或连接。在一些示例工艺中，为了在RDL中形成导电部件，首先在工件上方毯式沉积种子层，然后在种子层上方形成导电部件。为了电隔离导电部件，执行回蚀刻工艺以去除种子层的未被导电部件覆盖的部分。由于蚀刻选择性限制，种子层的回蚀刻可能损坏导电部件，导致导电部件的体积损失和电阻增加。
本公开提供用于保护RDL导电部件以降低电阻的工艺或保护结构。保护结构可以是单层或多层。当保护结构是单层时，它可以由氮化硅形成。当保护结构为多层时，它可以包括双层结构或三层结构。示例双层结构可以包括氧化物层和氮化物层。示例三层结构可以包括内部氮化物层、中间氧化物层和外部氮化物层。本公开的保护结构在种子层的回蚀刻之前形成并且在回蚀刻工艺期间保护RDL导电部件。观察到，本公开的保护结构防止RDL导电部件在回蚀刻工艺期间被损坏。
现在将参考附图更详细地描述本公开的各个方面。在这方面，图1是示出根据本公开的实施例的制造半导体器件的方法100的流程图。方法100仅是示例，并且不旨在将本公开限制为在方法100中明确示出的内容。可在方法100之前、期间和之后提供附加步骤，并且对于方法的附加实施例，可将描述的一些步骤替换、消除或转移。为了简单起见，本文没有详细描述所有步骤。下面结合图2-图24描述方法100，其是在图1的方法100的制造的不同阶段的工件200的局部截面图。因为工件200将被制造成半导体器件，根据上下文需要，工件200在本文中可以被称为半导体器件200。在整个本公开中，除非另有说明，否则相同的附图标记表示相同的部件。
参考图1和图2，方法100包括框102，其中提供工件200。工件200包括已经在其上形成的各种层。工件200包括衬底202，其可以由硅或其他半导体材料制成，诸如锗(Ge)或硅锗(SiGe)。在一些实施例中，衬底202可以包括：化合物半导体，诸如碳化硅(SiC)、磷化硅(SiP)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、氧化锌(ZnO)、硒化锌(ZnSe)、硫化锌(ZnS)、碲化锌(ZnTe)、硒化镉(CdSe)、硫化镉(CdS)和/或碲化镉(CdTe)；合金半导体，诸如硅锗(SiGe)、碳化磷硅(SiPC)、磷化砷镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)和/或砷磷化镓铟(GaInAsP)；其他III-V族材料；其他II-V族材料；或其组合。替代地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。在一些实施例中，衬底202可以包括外延层，例如位于块状半导体上面的外延层。可以在衬底202中或上形成各种微电子组件，诸如晶体管组件，包括源极/漏极部件、栅极结构、栅极间隔件、源极/漏极接触件、栅极接触件、包括浅沟槽隔离(STI)的隔离结构或任何其他合适的组件。形成在衬底202上的晶体管组件可以包括多栅极器件，诸如鳍式场效应晶体管(FinFET)、纳米线晶体管、纳米片晶体管、纳米棒晶体管、多桥沟道(MBC)晶体管或具有纳米结构的其他FET。FinFET的升高的沟道在多于一侧上被栅极围绕(例如，栅极围绕从衬底延伸的半导体材料“鳍”的顶部和侧壁)。MBC晶体管的栅极结构可以部分或全部围绕沟道区域延伸，以提供对两侧或更多侧沟道区域的访问。由于MBC晶体管的栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅极晶体管(SGT)或全环栅(GAA)晶体管。
工件200还包括互连层210。互连层210可以是多层互连(MLI)结构中的互连层之一，其形成在衬底202上方并且可以包括多个图案化的介电层和导电层，其在工件200的各种微电子组件之间提供互连(例如，引线)。互连层210和衬底202之间可以存在中间层或组件，但为了简单起见，未示出这些层或组件。多个图案化的介电层可以被称为金属间介电(IMD)层，并且可以包括氧化硅或k值(介电常数)小于氧化硅的k值(约为4)的低k介电材料。在一些实施例中，低k介电材料包括多孔有机硅酸盐薄膜，诸如SiOCH、四乙基原硅酸盐(TEOS)氧化物、未掺杂的硅酸盐玻璃、掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺氟的二氧化硅、掺碳的二氧化硅、多孔二氧化硅、多孔掺碳的二氧化硅、碳氮化硅(SiCN)、碳氧化硅(SiOCN)、旋涂硅基聚合物电介质或其组合。互连层210中的导电层可以包括接触件、通孔或金属线。
如图2所示，工件200包括设置在互连层210上的碳化物层220。碳化物层220可以包括碳化硅(SiC)或其他含碳化物的介电材料。工件200还包括位于碳化物层220上的氧化物层230。氧化物层230可以包括含氧化物的介电材料，诸如氧化硅或氮氧化硅。在图中未明确示出的一些替代实施例中，互连层210、碳化物层220和氧化物层230可以用一个或多个互连结构代替。蚀刻停止层(ESL)240设置在氧化物层230上。在一些实施例中，ESL 240的厚度为约45至约55nm。ESL 240可以包括碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳化硅(SiC)、碳氮氧化硅(SiOCN)或氮化硅(SiN)或其组合。工件200还包括设置在ESL 240上的第一介电层250。在一些实施例中，第一介电层250包括未掺杂的石英玻璃(USG)或氧化硅。在一些实施例中，第一介电层250的厚度为约800至约1000nm。
仍参考图2，工件200包括位于第一介电层250中的一个或多个下部接触部件(诸如253、254和255)。尽管下部接触部件253、254和255设置在上部接触部件(将在下面讨论)下方，但是下部接触部件253、254和255有时被称为顶部金属(TM)接触件，因为它们可以位于晶体管部件(本文中未示出)之上。下部接触部件253、254和255中的每个可以包括阻挡层2050和金属填充层。在一些实施例中，阻挡层2050包括氮化钛(TiN)、钽(Ta)、钛(Ti)、氮化钽(TaN)、合适的金属、合适的金属氮化物或其组合。在一些实施例中，金属填充层包括金属或金属合金，诸如铜(Cu)、钴(Co)、镍(Ni)、铝(Al)、钨(W)、钌(Ru)、钛(Ti)或其组合。在所描绘的实施例中，下部接触部件253、254和255由铜(Cu)形成。
参考图1和图8，方法100包括框104，其中在下部接触部件253、254和255上方沉积第二介电层256和第三介电层258。在一些实施例中，第二介电层256的厚度为约65至约85nm。第二介电层256可以包括碳氮化硅(SiCN)、氮化硅(SiN)和/或可以保护下部接触部件253、254和255不被氧化的其他合适的材料。可以使用化学气相沉积(CVD)来沉积第二介电层256。此外，在框104处，第三介电层258沉积在第二介电层256上方。在一些实施例中，第三介电层258的厚度为约300至约500nm。第三介电层258可以包括氧化物材料，诸如未掺杂的石英玻璃(USG)或其他合适的材料。可以使用CVD、可流动CVD(FCVD)或旋涂来沉积第三介电层258。
参考图1和图4-图8，方法100包括框106，其中在第三介电层258上方形成金属-绝缘体-金属(MIM)结构260(图8所示)。如图4-图8所示，形成MIM结构260涉及多个工艺，包括用于形成和图案化底部导体板层262、中间导体板层266和顶部导体板层269的工艺。首先参考图4，图案化的底部导体板层262形成在第三介电层258上。形成底部导体板层262本身可以涉及多个工艺，诸如沉积、光刻、显影和/或蚀刻等。底部导体板层262可以经过表面处理，诸如使用一氧化二氮(N2O)气体进行侧壁钝化。在一些实施例中，底部导体板层262的厚度为约35至约45nm。现在参考图5，在底部导体板层262上形成第一绝缘体层264。在实施例中，第一绝缘体层264沉积在工件200的顶面上方以具有大致均匀的厚度(例如，在底部导体板层262的顶面和侧壁表面上具有大约相同的厚度)。然后参考图6，在第一绝缘体层264上形成图案化的中间导体板层266。中间导体板层266可以以与形成底部导体板层262的方式类似的方式形成，但是中间导体板层266的图案可以不同于底部导体板层262的图案。现在参考图7，在中间导体板层266上形成第二绝缘体层268。在实施例中，第二绝缘体层268沉积在工件200的顶面上方以具有大致均匀的厚度(例如，在中间导体板层266的顶面和侧壁表面上具有大约相同的厚度)。参考图8，在第二绝缘体层268上形成图案化的顶部导体板层269。顶部导体板层269可以以与形成中间导体板层266或底部导体板层262的方式类似的方式形成，但是顶部导体板层269的图案可以不同于中间导体板层266或底部导体板层262的图案。
如图8所示，MIM结构260包括多个金属层，包括底部导体板层262、中间导体板层266和顶部导体板层269，其用作电容器的金属板。MIM结构260还包括多个绝缘体层，包括设置在底部导体板层262和中间导体板层266之间的第一绝缘体层264，以及设置在中间导体板层266和顶部导体板层269之间的第二绝缘体层268。MIM结构260用于实现一个或多个电容器，其可以连接至其他电子组件，诸如晶体管。多层MIM结构260允许电容器在竖直方向和横向方向上紧密堆积在一起，从而减少实现电容器所需的横向空间量。结果，MIM结构260可以容纳超高密度电容器并且可以被称为MIM电容器。
在一些实施例中，为了增加电容值，第一绝缘体层264和/或第二绝缘体层268使用k值大于氧化硅的k值的高k介电材料。第一绝缘体层264和第二绝缘体层268可以相对较薄以增加电容值但保持最小厚度以避免MIM结构260中的电容器的潜在击穿。在一些实施例中，第一绝缘体层264和第二绝缘体层268中的每个的厚度为约50至约70nm。此外，为了优化电容器性能，在一些实施例中，第一绝缘体层264(或第二绝缘体层268)是三层结构，从下到上包括第一氧化锆(ZrO2)层、氧化铝(Al2O3)层和第二氧化锆(ZrO2)层，其中每一层的厚度为约15至约25nm。
参考图1和图9，方法100包括框108，其中在MIM结构260上方沉积第四介电层267。在一些实施例中，第四介电层267的厚度为约400至约500nm。在一些实施例中，第三介电层258可以包括氧化物材料，诸如未掺杂的石英玻璃(USG)或其他合适的材料。在一些实施例中，第四介电层267通过沉积约900至约1000nm的氧化物材料来形成，然后通过CMP工艺以达到最终厚度。如图9所示，MIM结构260夹在可以具有相同材料的第三介电层258和第四介电层267之间。在一些实施例中，第二介电层256、第三介电层258、MIM结构260和第四介电层267被视为第一钝化结构270的一部分。第一钝化结构270中的各个介电层保护MIM结构260免受由于裂纹扩展造成的损坏。
参考图1和图10，方法100包括框110，其中形成一个或多个开口(诸如开口271、272和273)以从上到下贯穿第四介电层267、MIM结构260、第三介电层258和第二介电层256。开口271、272和273分别暴露下部接触部件253、254和255的顶面。在一些实施例中，执行干蚀刻工艺以形成开口271、272和273。取决于应用，每个开口的侧壁可以暴露MIM结构260的不同导体板层。一个或多个开口(诸如开口271、272和273)可以使用干蚀刻(诸如反应离子蚀刻(RIE))形成。在一些实施例中，一个或多个开口的形成可以包括使用氧气、含氧气体、氢气、含氟气体(例如，CF4、SF6、NF3、BF3、CH2F2、CHF3、CH3F、C4H8、C4F6和/或C2F6)、含碳气体(例如，CO、CH4和/或C3H8)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或其组合。
参考图1和图11，方法100包括框112，其中在工件200上方形成种子层278。在一些实施例中，种子层278可以包括钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、铜(Cu)或其组合。种子层278的厚度可以介于约1nm和约5nm之间。在一个实施例中，种子层278可以包括氮化钽(TaN)、钽(Ta)和铜(Cu)。种子层278还可以用作阻挡层以阻止或防止氧从第四介电层267扩散到下部接触部件(下部接触部件253、254和255)中。可以使用合适的沉积技术(诸如原子层沉积(ALD)、物理气相沉积(PVD)或化学气相沉积(CVD))将种子层278共形沉积在第四介电层267上方和开口271、272和273中。
参考图1和图12，方法100包括框114，其中在开口271、272和273中和上方形成上部接触部件275、276和277。在沉积种子层278之后，使用合适的沉积技术(诸如ALD、PVD或ALD)在种子层278上方沉积金属填充层。金属填充层可以包括铜(Cu)、铝(Al)或其组合。在所描绘的实施例中，金属填充层由铜(Cu)形成。然后图案化沉积的金属填充层以形成上部接触部件275、276和277，如图12所示。在图案化上部接触部件275、276和277期间，种子层278可以用作蚀刻停止层(ESL)以指示蚀刻终点。在图12所示的实施例中，第四介电层267上方的上部接触部件275、276和277的部分具有基本笔直的侧壁。在图中未明确示出的其他实施例中，第四介电层267上方的上部接触部件275、276和277的部分具有锥形侧壁。为便于参考，上部接触部件275、276和277也可以称为导电部件275、276和277。
上升到第四介电层267之上的上部接触部件275、276和277的至少上部是再分布层(RDL)的一部分以重新布置上层和下层之间的接合连接。上部接触部件275、276和277每个从上到下贯穿第四介电层267、MIM结构260、第三介电层258和第二介电层256。上部接触部件275、276和277分别与下部接触部件253、254和255分别电接触。在所描绘的实施例中，上部接触部件275电耦合至与MIM结构260的功能部分绝缘的MIM结构260的伪板。上部接触部件276电耦合至中间导体板层266并且用作中间板(MP)接触通孔。上部接触部件277电耦合至底部导体板层262和顶部导体板层269，并且用作顶板-中间板(TPBP)接触通孔。在一些情况下，MIM结构260的电容形成在(一方面)中间导体板层与(另一方面)顶部导体板层和底部导体板层之间。
参考图1、图13、图14和图15，方法100包括框116，其中在工件200上方形成保护层，包括在上部接触部件和种子层278上方。如图13、图14和图15的示例实施例所示，保护层可以是单层、双层或三层。图13示出由氮化硅形成的单层保护层282。在一些实施例中，可以使用CVD或ALD沉积单层保护层282。在图13所示的实施例中，单层保护层282的厚度介于约
Figure BDA0003455078400000091
和约
Figure BDA0003455078400000092
之间。图14示出双层保护层，其包括第一层280和位于第一层280上方的第二层283。在图14所示的实施例中，第一层280包括氮化硅，并且第二层283包括氧化硅。第一层280和第二层283可以使用CVD或ALD沉积。在图14所示的实施例中，第一层280和第二层283的总厚度介于约
Figure BDA0003455078400000101
和约
Figure BDA0003455078400000102
之间。图15示出三层保护层，其包括第一层280、第二层283和第三层284。在图15所示的实施例中，第一层280和第三层284包括氮化硅，并且第二层283包括氧化硅。在图15所示的实施例中，第一层280、第二层283和第三层284的总厚度介于约
Figure BDA0003455078400000103
和约
Figure BDA0003455078400000104
之间。注意，在本公开的所有实施例中，如果保护层中存在氧化硅层，则上部接触部件275、276和277都与氧化硅层间隔开。例如，在双层保护层实施例和三层保护层实施例中，由氧化硅形成的第二层283通过由氮化硅形成的第一层280与上部接触部件275、276和277间隔开。
参考图1、图16、图17和图18，方法100可以可选地包括框118，其中使用光刻图案化保护层。在一些实施例中，在回蚀刻种子层278之前，首先使用光刻和蚀刻工艺图案化图13、图14或图15中所示的保护层。如图16、图17和图18所示，保护层的没有设置在上部接触部件275、276和277的顶面和侧壁上方的部分被选择性地去除。在示例工艺中，在毯式沉积在工件200上方的保护层上方形成光刻胶层。然后使用光刻技术图案化光刻胶层以形成图案化的光刻胶层，来覆盖上部接触部件275、276和277的表面上的保护层，并暴露设置在上部接触部件275、276和277之间的保护层的部分。然后，使用图案化的光刻胶层作为蚀刻掩模，图案化保护层，如图16、图17或图18所示。在框118处的操作结束时，图案化的保护层设置在上部接触部件275、276和277的顶面和侧壁上方，而暴露上部接触部件275、276和277之间的种子层278。在图16所示的实施例中，保护层是单层并且设置在上部接触部件275、276和277的表面上方。在图17所示的实施例中，保护层是双层并且设置在上部接触部件275、276和277的表面上方。在图18所示的实施例中，保护层是三层并且设置在上部接触部件275、276和277的表面上方。
参考图1、图19、图20和图21，方法100包括框120，其中执行回蚀刻。图19、图20和图21示出对保护层(即，当保护层为单层时，对单层保护层282；当保护层为双层时，对第一层280和第二层283；当保护层为三层时，对第一层280、第二层283和第三层284)和种子层278执行框120的回蚀刻的实施例，其中有或没有框118处的可选操作。当省略框118的操作时，根据保护层的构造，对图13、图14或图15所示的工件200执行框120的回蚀刻。当对图16、图17或图18所示的工件200执行框118的操作时，取决于保护层的构造。在一些实施例中，框118的回蚀刻旨在去除上部接触部件275、276和277的顶面上的保护层以暴露上部接触部件的顶面，而上部接触部件275、276和277的侧壁仍然受到保护层的保护。当不执行可选的框118处的操作时，上部接触部件275、276和277可以承受更多沿Z方向的厚度损失，但由于保护层的存在，它们沿X方向的宽度得以保持。
因为种子层278和保护层都可以包括氮化物(例如，种子层278可以包括氮化钽并且保护层可以包括至少一层由氮化硅形成的层)，所以在框120处的回蚀刻可以包括对金属氮化物和氮化硅有选择性的化学物质。在一些实施方式中，框120处的回蚀刻可以包括干蚀刻工艺，其使用氮气(N2)、氧气(O2)、氢气(H2)、含氟气体(例如，CF4、SF6、NF3、BF3、CH2F2、CHF3、CH3F、C4H8、C4F6和/或C2F6)、含碳气体(例如，CO、CH4和/或C3H8)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或其组合。
参考图19、图20和图21，在框120处通过回蚀刻去除设置在面向顶部的表面上的保护层和种子层278，而上部接触部件275、276和277的侧壁被保护层保护。在保护层是如图19所示的单层的实施例中，在框120的回蚀刻之后，单层保护层282沿着上部接触部件275、276和277的侧壁设置。种子层278的一部分设置在单层保护层282下方。在回蚀刻之后，单层保护层282的厚度(从上部接触部件275、276和277的侧壁测量)可以介于约
Figure BDA0003455078400000111
和约
Figure BDA0003455078400000112
之间。在保护层是如图20所示的双层的实施例中，在框120的回蚀刻之后，第一层280和第二层283沿着上部接触部件275、276和277的侧壁设置。种子层278的一部分设置在第一层280和第二层283下方。在回蚀刻之后，第一层280和第二层283的总厚(从上部接触部件275、276和277的侧壁测量)可以介于约
Figure BDA0003455078400000121
和约
Figure BDA0003455078400000122
之间。在保护层是如图21所示的三层的实施例中，在框120的回蚀刻之后，第一层280、第二层283和第三层284沿着上部接触部件275、276和277的侧壁设置。种子层278的一部分设置在第一层280、第二层283和第三层284下方。在回蚀刻之后，第一层280、第二层283和第三层284的总厚度(从上部接触部件275、276和277的侧壁测量)可以介于约
Figure BDA0003455078400000123
和约
Figure BDA0003455078400000124
之间。
框120处的回蚀刻以种子层278为目标，并且很难在不蚀刻或损坏上部接触部件275、276和277的情况下选择性地蚀刻种子层278。在没有形成保护层的一些现有技术中，回蚀刻可能损坏上部接触部件275、276和277并减少它们的体积和接触面积。这种体积和接触面积的减少可以增加上部接触部件275、276和277与上面的接触结构之间的接触电阻。如图19、图20和图21所示，本公开的保护层在框120的回蚀刻期间至少保护上部接触部件275、276和277的侧壁并且防止对上部接触部件275、276和277的损坏和接触电阻的不令人满意的增加。
参考图1、图22、图23和图24，方法100包括框122，其中在工件200上方形成第二钝化结构290。在一些实施例中，第二钝化结构290包括第一钝化层292和第二钝化层294。在一些实施例中，第一钝化层292包括氮化硅(SiN)并且可以通过CVD、PVD或合适的方法形成。在一些实施方式中，第一钝化层292可以形成为介于约25nm和约200nm之间的厚度。然后在第一钝化层292上方形成第二钝化层294。在一些实施例中，第二钝化层294可以包括一个或多个等离子体增强CVD(PECVD)氧化硅层、一个或多个未掺杂的石英玻璃(USG)层或其组合。第二钝化层294可以使用PECVD、旋涂或其他合适的技术形成至介于约300nm和约2000nm之间的厚度。如图22、图23或图24所示，第一钝化层292形成在工件200上方，包括在保护层、上部接触部件275、276和277以及第四介电层267上方。在图22、图23和图24示出的实施例中，第一钝化层292与第四介电层267、种子层278的侧壁、沿上部接触部件275、276和277的侧壁设置的保护层以及上部接触部件275、276和277的顶面接触。因为第一钝化层292由氮化硅形成，所以上部接触部件275、276和277与可以包括氧化硅的第二钝化层294间隔开。
参考图1，方法100包括框124，其中执行进一步的工艺。此类进一步的工艺可以包括形成穿过第二钝化结构290的开口、沉积一个或多个聚合物材料层、图案化一个或多个聚合物材料层、沉积凸块下金属(或凸块下金属化)(UBM)层、沉积含铜凸块层、沉积盖层、沉积焊料层以及回流焊料层。这些进一步的工艺形成用于连接至外部电路的接触结构。
根据本公开的方法和半导体结构提供了优点。例如，本公开的工艺在延伸穿过钝化结构以耦合到下部接触部件的上部接触部件的侧壁上方形成保护层。根据本公开，保护层可以是单层、双层或三层。当保护层是单层时，它可以由氮化硅形成。当保护层是双层时，它可以包括含氮化物的第一层和与上部接触部件间隔开的含氧化物的第二层。当保护层是三层时，它可以包括含氮化物的第一层、含氧化物的第二层和含氮化物的第三层。保护层在回蚀刻工艺期间保护上部接触部件并防止上部接触部件的过度体积损失。观察到本公开的保护层可以降低接触电阻。
本公开的一个方面涉及半导体结构。半导体结构包括：接触部件，位于介电层中；钝化结构，位于介电层上方；导电部件，位于钝化结构上方；种子层，设置在导电部件和钝化结构之间；保护层，沿导电部件的侧壁设置；以及钝化层，位于导电部件和保护层上方。
在一些实施例中，接触部件和导电部件包括铜(Cu)。在一些实施方式中，种子层包括氮化钽(TaN)、钽(Ta)或铜(Cu)。在一些实例中，半导体结构还包括嵌入钝化结构中的金属-绝缘体-金属(MIM)电容器。在一些实施例中，钝化层包括氧化硅或未掺杂的石英玻璃(USG)。在一些实例中，保护层为单层并且包括氮化硅。在一些实施例中，保护层包括与导电部件接触的第一层和通过第一层与导电部件间隔开的第二层。第一层包括氮化硅并且第二层包括氧化硅。在一些实施例中，保护层包括与导电部件接触的第一层、通过第一层与导电部件间隔开的第二层以及通过第一层和第二层与导电部件间隔开的第三层。第一层包括氮化硅，第二层包括氧化硅，第三层包括氮化硅。
本公开的另一方面涉及一种半导体器件。半导体器件包括：接触部件；钝化结构，位于接触部件上方；金属-绝缘体-金属(MIM)结构，嵌入钝化结构中；导电部件，位于钝化结构上方并延伸穿过钝化结构以电耦合至接触部件；种子层，沿导电部件和钝化结构之间的界面延伸；保护层，沿钝化结构上方的导电部件的侧壁设置；以及钝化层，位于导电部件和保护层上方。在一些实施例中，种子层的一部分设置在保护层下方。在一些实施方式中，接触部件和导电部件包括铜(Cu)。在一些实施例中，种子层包括氮化钽(TaN)、钽(Ta)或铜(Cu)。在一些实例中，保护层为单层并且包括氮化硅。在一些实施例中，保护层包括与导电部件接触的第一层和通过第一层与导电部件间隔开的第二层。第一层包括氮化硅并且第二层包括氧化硅。
本公开的又一方面涉及一种方法。该方法包括提供工件，该工件包括接触部件、位于接触部件上方的介电结构和穿过介电结构以暴露接触部件的通孔开口。该方法还包括：在工件上方沉积种子层；在沉积种子层之后，在通孔开口中形成导电部件；在导电部件上方沉积保护层；回蚀刻未被保护层或导电部件覆盖的种子层；以及在保护层、导电部件和种子层上方沉积钝化层。
在一些实施例中，工件还包括嵌入介电结构中的金属-绝缘体-金属(MIM)电容器。在一些实施方式中，接触部件和导电部件包括铜(Cu)。在一些实例中，保护层的沉积包括沉积由氮化硅形成的单层。在一些实施例中，保护层的沉积包括在导电部件上方沉积第一层和在第一层上方沉积第二层。第一层包括氮化硅并且第二层包括氧化硅。在一些实施例中，保护层的沉积包括沉积与导电部件接触的第一层、在第一层上方沉积第二层以及在第二层上方沉积第三层。第一层包括氮化硅，第二层包括氧化硅，第三层包括氮化硅。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
接触部件，位于介电层中；
钝化结构，位于所述介电层上方；
导电部件，位于所述钝化结构上方；
种子层，设置在所述导电部件和所述钝化结构之间；
保护层，沿所述导电部件的侧壁设置；以及
钝化层，位于所述导电部件和所述保护层上方。
2.根据权利要求1所述的半导体结构，其中，所述接触部件和所述导电部件包括铜(Cu)。
3.根据权利要求1所述的半导体结构，其中，所述种子层包括氮化钽(TaN)、钽(Ta)或铜(Cu)。
4.根据权利要求1所述的半导体结构，还包括嵌入所述钝化结构中的金属-绝缘体-金属(MIM)电容器。
5.根据权利要求1所述的半导体结构，其中，所述钝化层包括氧化硅或未掺杂的石英玻璃(USG)。
6.根据权利要求1所述的半导体结构，其中，所述保护层为单层并且包括氮化硅。
7.根据权利要求1所述的半导体结构，
其中，所述保护层包括与所述导电部件接触的第一层和通过所述第一层与所述导电部件间隔开的第二层，
其中，所述第一层包括氮化硅，并且
其中，所述第二层包括氧化硅。
8.根据权利要求1所述的半导体结构，
其中，所述保护层包括与所述导电部件接触的第一层、通过所述第一层与所述导电部件间隔开的第二层以及通过所述第一层和所述第二层与所述导电部件间隔开的第三层，
其中，所述第一层包括氮化硅，
其中，所述第二层包括氧化硅，
其中，所述第三层包括氮化硅。
9.一种半导体器件，包括：
接触部件；
钝化结构，位于所述接触部件上方；
金属-绝缘体-金属(MIM)结构，嵌入所述钝化结构中；
导电部件，位于所述钝化结构上方并延伸穿过所述钝化结构以电耦合至所述接触部件；
种子层，沿所述导电部件和所述钝化结构之间的界面延伸；
保护层，沿所述钝化结构上方的导电部件的侧壁设置；以及
钝化层，位于所述导电部件和所述保护层上方。
10.一种形成半导体结构的方法，包括：
提供工件，所述工件包括：
接触部件，
介电结构，位于所述接触部件上方，和
通孔开口，穿过所述介电结构以暴露所述接触部件；
在所述工件上方沉积种子层；
在沉积所述种子层之后，在所述通孔开口中形成导电部件，
在所述导电部件上方沉积保护层；
回蚀刻未被所述保护层或所述导电部件覆盖的种子层；以及
在所述保护层、所述导电部件和所述种子层上方沉积钝化层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7468545B2 (en) 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
KR100729360B1 (ko) * 2006-04-05 2007-06-15 삼성전자주식회사 반도체 장치의 커패시터 구조체 및 그 제조 방법
US20100224960A1 (en) * 2009-03-04 2010-09-09 Kevin John Fischer Embedded capacitor device and methods of fabrication
WO2013048522A1 (en) * 2011-10-01 2013-04-04 Intel Corporation On-chip capacitors and methods of assembling same
RU2631911C2 (ru) 2013-06-28 2017-09-28 Интел Корпорейшн Сохранение перераспределяющих токопроводящих дорожек, имеющих мелкий шаг
US10658358B2 (en) * 2015-03-09 2020-05-19 Monolithic 3D Inc. 3D semiconductor wafer, devices, and structure
US10157864B1 (en) 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US11004733B2 (en) * 2018-06-29 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protection structures for bonded wafers
US11145564B2 (en) * 2018-06-29 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer passivation structure and method
US10825765B2 (en) * 2018-07-26 2020-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
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