CN114744869B - 一种三电平降压直流变换器 - Google Patents

一种三电平降压直流变换器 Download PDF

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Abstract

一种三电平降压直流变换器，属于电力电子领域。所述直流变换器包括功率级电路和反馈控制级电路，所述功率级电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、飞跨电容、电感、输出电容C；所述反馈控制级电路包括采样放大及补偿电路、占空比生成电路、第一驱动电路、第二驱动电路，其中，占空比生成电路包括比较器、SR锁存器、导通时间控制电路、占空比分离电路、时钟信号产生电路。本发明提供的一种三电平降压直流变换器，采用新的占空比生成电路，实现了新的自适应三角波技术，优化反馈环路，减少运算放大器的使用，有效降低了电路复杂度，同时提高电路响应速度。

Description

一种三电平降压直流变换器
技术领域
本发明属于电力电子领域，具体涉及一种三电平降压直流变换器。
背景技术
降压型直流变换器已经被广泛地应用于各类现代电子产品中，而Buck电路是最基本的降压直流变换器，也是应用最为广泛的DC/DC拓扑之一。但是随着产品对电源的要求越来越高，普通的降压型直流变换器的输出纹波已经难以满足，而基于Buck电路的三电平降压型直流变换器可以较大程度地降低变换器的输出纹波，因此越来越被学术界和产业界重视。基于Buck电路的三电平降压型直流变换器在普通的Buck降压型直流变换器的基础上，新增了两个开关和一个飞跨电容，这能在不影响输出电压的情况下，降低输出电压的纹波。
三电平降压直流变换器采用两个占空比相同但相位相差180°的PWM信号(D1和D2)来分别控制四个开关管的导通与断开。其中，第一PMOS管P1和第一NMOS管N1受占空比为D1的PWM信号控制，第二PMOS管P2和第二NMOS管N2受占空比为D2的PWM信号控制。理想状态下，飞跨电容的直流电压维持在输入电压的一半，此时的输出纹波能被极大地抑制。但是由于电路存在的寄生效应或者输入电压的变化，使得飞跨电容电压总是偏离输入电压的一半，这会导致输出纹波增大，功率管击穿风险增加，因此需要在控制环路中增加补偿，让飞跨电容直流电压维持在输入电压的一半。
图1为现有的三电平降压直流变换器的结构示意图，其中的占空比生成电路的结构如图2所示。采样放大及补偿电路对输出电压进行反馈，并和基准电压Vref比较并补偿后，输出误差信号VEA，该误差信号在误差补偿电路中被***成两个变化趋势相反的信号VEA_cali1和VEA_cali2，分别对应控制占空比D1和D2。误差补偿电路包括信号生成电路和差分及共模负反馈电路，而对于误差信号VEA的分离，则是基于信号生成电路把输入的输入电压Vg、输入电压的一半Vg/2、飞跨电容两端电压VA和VB处理，产生VNP、VNN、VPP和VPN四个信号。将这四个信号输入差分及共模负反馈电路中，就能将误差信号VEA分成VEA_cali1和VEA_cali2。由此可见，现有的三电平降压直流变换器的控制回路比较复杂，会使用较多的电阻元件，也需要其他额外电路来产生例如输入电压的一半Vg/2信号、以及两个相位差180°的时钟信号和三角波信号；并且当输入电压发生变化时，产生的信号需要经过信号生成电路和差分及共模负反馈电路才能影响占空比，进而影响飞跨电容的电压，因此飞跨电容对输入电压变化的响应并不迅速，可能导致当输入电压发生变化，由于飞跨电容没能迅速稳定到输入电压的一半，导致较长一段时间内输出电压的纹波较大。
发明内容
本发明的目的在于，针对背景技术存在的缺陷，提出了一种三电平降压直流变换器。
为实现上述目的，本发明采用的技术方案如下：
一种三电平降压直流变换器，包括功率级电路101和反馈控制级电路102；
所述功率级电路101包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、飞跨电容CF、电感L、输出电容C；
所述第一PMOS管P1的源极耦合至输入电压Vg，漏极耦合至第二PMOS管P2的源极和飞跨电容CF的第一电极，栅极耦合至第一驱动电路和第一NMOS管N1的栅极；所述第二PMOS管P2的漏极耦合至第二NMOS管N2的漏极和电感L的第一电极，源极耦合至第一PMOS管P1的漏极，栅极耦合至第二驱动电路和第二NMOS管N2的栅极；所述第一NMOS管N1的源极耦合至地电压，漏极耦合至第二NMOS管N2的源极和飞跨电容CF的第二电极，栅极耦合至第一驱动电路；所述第二NMOS管N2的源极耦合至第一NMOS管N1的漏极和飞跨电容CF的第二电极，漏极耦合至第二PMOS管P2的漏极，栅极耦合至第二驱动电路；所述电感L的第二电极耦合至输出电容C的第二电极和采样放大及补偿电路、并作为所述三电平降压直流变换器的输出电源电压，输出电容C的第一电极耦合至地电压；
所述反馈控制级电路102包括采样放大及补偿电路103、占空比生成电路104、第一驱动电路105、第二驱动电路106；
所述采样放大及补偿电路103的输入端口耦合至电感L的第二电极，输出端口耦合至占空比生成电路104的输入端口；所述占空比生成电路104的第一输出端口耦合至第一驱动电路105的输入端口，占空比生成电路104的第二输出端口耦合至第二驱动电路106的输入端口；所述第一驱动电路105的输出端口耦合至第一PMOS管P1和第一NMOS管N1的栅极，所述第二驱动电路106的输出端口耦合至第二PMOS管P2和第二NMOS管N2的栅极；
所述占空比生成电路104包括比较器OP1、SR锁存器201、导通时间控制电路202、占空比分离电路203、时钟信号产生电路204；
所述比较器OP1的第一输入端口耦合至占空比生成电路104的输入端口，比较器OP1的第二输入端口耦合至导通时间控制电路202的输出端口，比较器OP1的输出端口耦合至SR锁存器的复位输入端口(R端口)；所述SR锁存器的置位输入端口(S端口)耦合至时钟信号产生电路204的输出端口，SR锁存器的正相输出端口(Q端口)耦合至占空比分离电路203的输入端口，占空比分离电路203的输出端口耦合至所述占空比生成电路104的输出端口，SR锁存器的反相输出端口(
Figure BDA0003595433100000035
端口)耦合至导通时间控制电路202的输入端口。
进一步的，所述导通时间控制电路202包括电压-电流转换电路301、第三PMOS管P3、第三NMOS管N3、计时电容Cr；
所述第三PMOS管P3和第三NMOS管N3的栅极均耦合至导通时间控制电路202的输入端口，所述第三PMOS管P3的漏极、第三NMOS管N3的漏极和计时电容Cr的第一电极均耦合至导通时间控制电路202的输出端口，所述第三PMOS管P3的源极耦合至电压-电流转换电路301的输出端口，所述第三NMOS管N3的源极耦合至地电压，所述电压-电流转换电路301的第一输入端口耦合至输入电压Vg、第二输入端口耦合至第二PMOS管的漏极，所述计时电容Cr的第二电极耦合至地电压。
本发明提供的一种三电平降压直流变换器，其工作原理为：
采样放大及补偿电路采集功率级电路的输出电压Vout，输出控制信号(Vcon)并且和所述导通时间控制电路生成的三角波在比较器(OP1)中进行比较，比较器输出的信号作为SR锁存器的复位端口(R端口)的输入信号，SR锁存器的置位端口(S端口)输入所述时钟信号产生电路的时钟信号，因此每半个开关周期，SR锁存器会被置位一次，使得
Figure BDA0003595433100000031
端口输出低电平，驱使与/>
Figure BDA0003595433100000032
端口相连的导通时间控制电路从低电平产生三角波信号，直到/>
Figure BDA0003595433100000033
端口为高电平，即三角波的电平增大到Vcon信号的大小，此时由于/>
Figure BDA0003595433100000034
端口为高电平，使得导通时间控制电路的三角波电平回到低电平；SR锁存器的Q端口输出信号则是作为占空比分离电路的输入信号；占空比分离电路将输入信号分离为两个占空比分别为D1和D2、相位差为180°的PWM信号；这样就能通过输出电压的大小来控制功率级开关管的通断时间长短，从而实现稳定输出电压。
其中，导通时间控制电路的工作过程为：
输入电压Vg和第二PMOS管的漏极电压Vsw输入电压-电流转换电路后，得到大小为αVg-βVsw的电流I，α、β为电压-电流转换电路的跨导；当
Figure BDA0003595433100000041
端口为低电平时，P3导通、N3关断，此时电流I为计时电容Cr充电，导通时间控制电路输出一个和充电电流成正比的线性增大电压；当/>
Figure BDA0003595433100000042
端口为高电平时，P3关断、N3导通，此时计时电容Cr通过N3放电，导通时间控制电路输出电压快速下降到地电压；上述的上升和下降过程形成了一个与Vg、Vsw有关的三角波信号，该过程与自适应三角波技术类似，只是本发明直流变换器将电源电压和飞跨电容电压的大小反映到了生成的三角波斜率上。
导通时间控制电路在生成和Vcon信号比较的三角波信号进而实现稳定输出电压的目的的同时，还能实现飞跨电容电压稳定到0.5Vg、抑制输出纹波的效果。
具体原理如下：
功率级电路存在四种工作状态：当P1和N2导通时，称为状态1(S1)，飞跨电容与电感和电源串联，此时第二PMOS管的漏极电压Vsw＝Vg-Vcf；当P1与P2导通时，称为状态2(S2)，飞跨电容一端悬空，电感与地相连，此时Vsw＝0；当P2和N1导通时，称为状态3(S3)，飞跨电容与电感耦合至地，Vsw＝Vcf；当P1和P2导通时，称为状态4(S4)，Vsw＝Vg。当输出电压Vout<0.5Vg，在一个开关周期内，功率级电路会以S1、S2、S3、S2的顺序循环变化，因此Vsw在一个周期内也会以Vg-Vcf、0、Vcf、0的顺序循环变化；同理，当Vout>0.5Vg，在一个开关周期内，功率级电路会以S4、S1、S4、S3的顺序循环变化，Vsw在一个周期内也会以Vg、Vg-Vcf、Vg、Vcf的顺序循环变化。
以Vout<0.5Vg为例，当一个时钟周期刚开始时，时钟信号产生电路输出一个窄脉冲，使得SR锁存器S输入端口成为高电位，SR锁存器被置位，
Figure BDA0003595433100000043
输出端口变成低电位，因此导通时间控制电路输入低电位，P3导通、N3断开，计时电容开始充电，同时功率级电路进入状态1(S1)，Vsw＝Vg-Vcf，此时计时电容的充电电流为αVg-β(Vg-Vcf)，导通时间控制电路的输出电压与充电电流成正比线性增大，直到导通时间控制电路的输出电压等于比较器OP1的第一端口输入信号Vcon，被称为/>
Figure BDA0003595433100000051
阶段；当导通时间控制电路的输出电压等于比较器OP1的第一端口输入的Vcon信号，比较器OP1将输出高电平，SR锁存器将被复位，即/>
Figure BDA0003595433100000052
端口输出高电平，使得导通时间控制电路输入高电位，P3断开、N3导通，计时电容Cr通过N3放电，导通时间控制电路输出电压快速下降至地电位，并保持直至导通时间控制电路再次充电，被称为/>
Figure BDA0003595433100000053
阶段，此时功率级电路进入状态2(S2)，Vsw＝0；至此在上半个周期内功率级电路从状态1(S1)变化到了状态2(S2)，而导通时间控制电路在半个周期内已经产生了一个三角波信号ω1。当下半个周期开始，时钟信号产生电路输出一个窄脉冲，使得导通时间控制电路再次开始为计时电容Cr充电，与此同时功率级电路进入状态3(S3)，Vsw＝Vcf，因此计时电容的充电电流为αVg-βVcf，导通时间控制电路的输出电压再次线性增大，直到导通时间控制电路的输出电压等于比较器OP1的第一端口输入信号Vcon，被称为/>
Figure BDA0003595433100000054
阶段；当导通时间控制电路的输出电压等于比较器OP1的第一端口输入的Vcon信号，导通时间控制电路输出电压再次快速下降至地电位，并保持直至导通时间控制电路再次充电，被称为/>
Figure BDA0003595433100000055
阶段，同时功率级电路进入状态2(S2)，Vsw＝0；在下半周期内功率级电路从状态3(S3)变化到了状态2(S2)，而导通时间控制电路在半个周期内产生了一个三角波信号ω2，和上半个周期所产生的ω1三角波相比，/>
Figure BDA0003595433100000056
阶段和/>
Figure BDA0003595433100000057
阶段的电压上升斜率所依赖的电流是不同的；当电路处于稳定状态，即Vcf＝0.5Vsw，此时状态1(S1)的Vsw＝Vg-Vcf和状态3(S3)的Vsw＝Vcf都等于0.5Vg，因此ω1的/>
Figure BDA0003595433100000058
阶段和ω2的/>
Figure BDA0003595433100000059
阶段，充电电流都相同，因此电压上升斜率也相同；当电路不稳定时，例如Vcf<0.5Vg，此时状态1(S1)的Vsw大于状态3(S3)的Vsw，使得ω1的/>
Figure BDA00035954331000000510
阶段充电电流(αVg-β(Vg-Vcf))小于ω2的/>
Figure BDA00035954331000000511
阶段充电电流(αVg-βVcf)，因此达到相同的Vcon，/>
Figure BDA00035954331000000512
阶段时间更长，/>
Figure BDA00035954331000000513
阶段时间更短，导致最终输出的占空比D1>D2，即飞跨电容充电时间大于放电时间，Vcf上升；同样的当Vcf＞0.5Vg时，D1＜D2，使得Vcf减小；飞跨电容电压因此可以稳定至0.5Vg，使得三电平降压变换器抑制输出纹波的能力得到最大程度的发挥。
与现有技术相比，本发明的有益效果为：
本发明提供的一种三电平降压直流变换器，采用新的占空比生成电路，实现了新的自适应三角波技术，优化反馈环路，减少运算放大器的使用，有效降低了电路复杂度，同时提高电路响应速度。
附图说明
图1为现有的三电平降压直流变换器的结构示意图；
图2为现有的三电平降压直流变换器中，占空比生成电路的结构示意图；
图3为本发明提供的一种三电平降压直流变换器中，占空比生成电路的结构示意图；
图4为本发明实施例提供的一种三电平降压直流变换器中，导通时间控制电路的结构示意图；
图5为本发明实施例提供的一种三电平降压直流变换器中，Vcf＜0.5Vg与Vcf>0.5Vg时的波形图。
具体实施方式
下面结合附图和实施例，详述本发明的技术方案。
一种三电平降压直流变换器，如图1所示，包括功率级电路101和反馈控制级电路102；
所述功率级电路101包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、飞跨电容CF、电感L、输出电容C；
所述第一PMOS管P1的源极耦合至输入电压Vg，漏极耦合至第二PMOS管P2的源极和飞跨电容CF的第一电极，栅极耦合至第一驱动电路和第一NMOS管N1的栅极；所述第二PMOS管P2的漏极耦合至第二NMOS管N2的漏极和电感L的第一电极，源极耦合至第一PMOS管P1的漏极，栅极耦合至第二驱动电路和第二NMOS管N2的栅极；所述第一NMOS管N1的源极耦合至地电压，漏极耦合至第二NMOS管N2的源极和飞跨电容CF的第二电极，栅极耦合至第一驱动电路；所述第二NMOS管N2的源极耦合至第一NMOS管N1的漏极和飞跨电容CF的第二电极，漏极耦合至第二PMOS管P2的漏极，栅极耦合至第二驱动电路；所述电感L的第二电极耦合至输出电容C的第二电极和采样放大及补偿电路、并作为所述三电平降压直流变换器的输出电源电压，输出电容C的第一电极耦合至地电压；
所述反馈控制级电路102包括采样放大及补偿电路103、占空比生成电路104、第一驱动电路105、第二驱动电路106；
所述采样放大及补偿电路103的输入端口耦合至电感L的第二电极，输出端口耦合至占空比生成电路104的输入端口；所述占空比生成电路104的第一输出端口耦合至第一驱动电路105的输入端口，占空比生成电路104的第二输出端口耦合至第二驱动电路106的输入端口；所述第一驱动电路105的输出端口耦合至第一PMOS管P1和第一NMOS管N1的栅极，所述第二驱动电路106的输出端口耦合至第二PMOS管P2和第二NMOS管N2的栅极；
所述占空比生成电路104包括比较器OP1、SR锁存器201、导通时间控制电路202、占空比分离电路203、时钟信号产生电路204，如图3所示；
所述比较器OP1的第一输入端口耦合至占空比生成电路104的输入端口，比较器OP1的第二输入端口耦合至导通时间控制电路202的输出端口，比较器OP1的输出端口耦合至SR锁存器的复位输入端口(R端口)；所述SR锁存器的置位输入端口(S端口)耦合至时钟信号产生电路204的输出端口，SR锁存器的正相输出端口(Q端口)耦合至占空比分离电路203的输入端口，占空比分离电路203的输出端口耦合至所述占空比生成电路104的输出端口，SR锁存器的反相输出端口(
Figure BDA0003595433100000071
端口)耦合至导通时间控制电路202的输入端口；
所述导通时间控制电路202包括电压-电流转换电路301、第三PMOS管P3、第三NMOS管N3、计时电容Cr，如图4所示；
所述第三PMOS管P3和第三NMOS管N3的栅极均耦合至导通时间控制电路202的输入端口，所述第三PMOS管P3的漏极、第三NMOS管N3的漏极和计时电容Cr的第一电极均耦合至导通时间控制电路202的输出端口，所述第三PMOS管P3的源极耦合至电压-电流转换电路301的输出端口，所述第三NMOS管N3的源极耦合至地电压，所述电压-电流转换电路301的第一输入端口耦合至输入电压Vg、第二输入端口耦合至第二PMOS管的漏极，所述计时电容Cr的第二电极耦合至地电压。
采样放大及补偿电路采集功率级电路的输出电压Vout，输出控制信号(Vcon)并且和所述导通时间控制电路生成的三角波在比较器(OP1)中进行比较，比较器输出的信号作为SR锁存器的复位端口(R端口)的输入信号，SR锁存器的置位端口(S端口)输入所述时钟信号产生电路的时钟信号，因此每半个开关周期，SR锁存器会被置位一次，使得
Figure BDA0003595433100000081
端口输出低电平，驱使与/>
Figure BDA0003595433100000082
端口相连的导通时间控制电路从低电平产生三角波信号，直到/>
Figure BDA0003595433100000083
端口为高电平，即三角波的电平增大到Vcon信号的大小，此时由于/>
Figure BDA0003595433100000084
端口为高电平，使得导通时间控制电路的三角波电平回到低电平；SR锁存器的Q端口输出信号则是作为占空比分离电路的输入信号；占空比分离电路将输入信号分离为两个占空比分别为D1和D2、相位差为180°的PWM信号；这样就能通过输出电压的大小来控制功率级开关管的通断时间长短，从而实现稳定输出电压。
为了维持最佳输出纹波抑制效果，飞跨电容电压应当维持在0.5Vg，但是由于电路的寄生参数等因素，飞跨电容电压会偏离理想状态下的0.5Vg，使得纹波抑制效应减弱，输出纹波增大，因此维持飞跨电容电压Vcf＝0.5Vg对于三电平降压变换器是至关重要的。
图5为本发明实施例提供的一种三电平降压直流变换器，当Vcf＜0.5Vg和Vcf>0.5Vg时，反馈电路为了稳定飞跨电容电压至0.5Vg的波形图。由图5可知，在一个周期内，功率级电路的状态会从S1、S2、S3、S4的顺序循环变化，对应了Vramp信号的φ1、φ2、φ3、φ4阶段。当Vcf＝0.5Vg时，电路进入稳定状态，此时φ1阶段的Vsw＝Vg-Vcf和φ3阶段的Vsw＝Vcf相等，因此这两个阶段对计时电容Cr的充电电流I＝αVg-βVsw相等，Vramp呈现相同斜率的线性上升电压，达到Vcon的时间相同，因此D1＝D2，如图5的Vramp实线部分。如果Vcf<0.5Vg，在φ1阶段，Vsw＝Vg-Vcf就会大于稳定状态的值，而使得φ1阶段对计时电容Cr充电的电流小于稳定状态的电流，从而使Vramp在φ1阶段的斜率小于稳定状态的斜率，即达到Vcon的时间更长，因此占空比D1增大，同理φ3阶段的Vsw＝Vcf小于稳定状态时的值，充电电流会增大，Vramp斜率变大，达到Vcon的时间减少，D2减小，因此飞跨电容的充电时间增加，放电时间减少，Vcf就会增大，如图5第一个周期虚线部分。反之若Vcf>0.5Vg，如图5第二个周期虚线部分，电路可以通过相同的原理增大φ1阶段计时电容Cr充电电流来减小D1，减小φ3阶段的充电电流来增大D2，使得飞跨电容CF的充电时间减少，放电时间增大，Vcf降低，最终使得Vcf稳定到0.5Vg。
综上，本发明提供的三电平降压直流变换器能够有效简化反馈控制环路，提高飞跨电容电压对输入电压变化的响应速度。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (1)

1.一种三电平降压直流变换器，其特征在于，包括功率级电路和反馈控制级电路；
所述功率级电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、飞跨电容、电感、输出电容；
所述第一PMOS管的源极耦合至输入电压，漏极耦合至第二PMOS管的源极和飞跨电容的第一电极，栅极耦合至第一驱动电路和第一NMOS管的栅极；所述第二PMOS管的漏极耦合至第二NMOS管的漏极和电感的第一电极，源极耦合至第一PMOS管的漏极，栅极耦合至第二驱动电路和第二NMOS管的栅极；所述第一NMOS管的源极耦合至地电压，漏极耦合至第二NMOS管的源极和飞跨电容的第二电极，栅极耦合至第一驱动电路；所述第二NMOS管的源极耦合至第一NMOS管的漏极和飞跨电容的第二电极，漏极耦合至第二PMOS管的漏极，栅极耦合至第二驱动电路；所述电感的第二电极耦合至输出电容的第二电极和采样放大及补偿电路、并作为所述三电平降压直流变换器的输出电压端，输出电容的第一电极耦合至地电压；
所述反馈控制级电路包括采样放大及补偿电路、占空比生成电路、第一驱动电路、第二驱动电路；
所述采样放大及补偿电路的输入端口耦合至电感的第二电极，输出端口耦合至占空比生成电路的输入端口；所述占空比生成电路的第一输出端口耦合至第一驱动电路的输入端口，占空比生成电路的第二输出端口耦合至第二驱动电路的输入端口；所述第一驱动电路的输出端口耦合至第一PMOS管和第一NMOS管的栅极，所述第二驱动电路的输出端口耦合至第二PMOS管和第二NMOS管的栅极；
所述占空比生成电路包括比较器、SR锁存器、导通时间控制电路、占空比分离电路、时钟信号产生电路；
所述比较器的第一输入端口耦合至占空比生成电路的输入端口，比较器的第二输入端口耦合至导通时间控制电路的输出端口，比较器的输出端口耦合至SR锁存器的复位输入端口；所述SR锁存器的置位输入端口耦合至时钟信号产生电路的输出端口，SR锁存器的正相输出端口耦合至占空比分离电路的输入端口，占空比分离电路的输出端口耦合至所述占空比生成电路的输出端口，SR锁存器的反相输出端口耦合至导通时间控制电路的输入端口；
所述导通时间控制电路包括电压-电流转换电路、第三PMOS管、第三NMOS管、计时电容；
所述第三PMOS管和第三NMOS管的栅极均耦合至导通时间控制电路的输入端口，所述第三PMOS管的漏极、第三NMOS管的漏极和计时电容的第一电极均耦合至导通时间控制电路的输出端口，所述第三PMOS管的源极耦合至电压-电流转换电路的输出端口，所述第三NMOS管的源极耦合至地电压，所述电压-电流转换电路的第一输入端口耦合至输入电压、第二输入端口耦合至第二PMOS管的漏极，所述计时电容的第二电极耦合至地电压。
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