CN114743580A - 一种电荷共享存内计算装置 - Google Patents

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Abstract

本发明涉及一种电荷共享存内计算装置，涉及存内计算领域，包括存算单元阵列和位线耦合模块；存算单元阵列包括两列四行的存算单元，各存算单元包括一个反相器和一个存储单元，各反相器的输入端连接对应存储单元的权重存储节点，第一列存算单元的反相器的输出端均与位线BL连接，第二列存算单元的反相器的输出端均与位线BLB连接，第一列存算单元的位线BL和位线BL之间通过开关连接，第二列存算单元的位线BL和第二列存算单元的位线BLB之间通过开关连接；位线耦合模块包括耦合电容，各列位线上均设置一个电容；位线耦合模块用于将第二列存算单元的位线BL和位线BLB中累计电压高的电压值输出。本发明扩大了可量化电压范围。

Description

一种电荷共享存内计算装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种电荷共享存内计算装置。
背景技术
近年来，人工智能(AI)对高能效计算***的需求日益增长，包括边缘智能及其应用，人工智能***中的深度卷积神经网络（DNN）需要大量的并行乘积(MAC)操作。在MAC操作过程中，处理单元(PE)和内存之间不可避免地要进行大量权重和中间输出的数据传输，这会导致不可避免的功耗和延迟，从而限制了某些AI应用，如电池供电的边缘设备。因此，出现了内存计算(CIM)体系结构，通过在模内存储器的位行(BL)上并发访问多个单元来执行节能的并行MAC操作。这大大减少了生成的中间数据量，并促进了并行计算的速度。
传统存内计算单比特实现方案在进行网络规模较大，权重位数较多的模型推理计算时会占用较大规模的存算单元面积，因此硬件成本较高。同时采用电压域存内计算会存在可量化电压范围较小，不易进行精准量化的技术难点。其次在进行时采用6TSRAM存储单元会存在读干扰现象，计算电路会对权重值造成影响。
发明内容
本发明的目的是提供一种电荷共享存内计算装置，扩大了可量化电压范围。
为实现上述目的，本发明提供了如下方案：
一种电荷共享存内计算装置，包括存算单元阵列、位线耦合模块、第一开关和第二开关；所述存算单元阵列包括两列四行的存算单元，各存算单元包括一个反相器和一个SRAM存储单元，各所述反相器的输入端连接对应所述SRAM存储单元的权重存储节点，第一列存算单元的反相器的输出端均与位线BL连接，第二列存算单元的反相器的输出端均与位线BLB连接，第一列存算单元的位线BL和第二列存算单元的位线BL之间通过所述第一开关连接，第二列存算单元的位线BL和第二列存算单元的位线BLB之间通过所述第一开关连接，各行存算单元中SRAM存储单元的字线共线连接；所述位线耦合模块包括耦合电容单元和位线比较输出单元，所述耦合电容单元包括第一耦合电容、第二耦合电容、第三耦合电容和第四耦合电容，所述第一耦合电容的第一端连接第一列存算单元的位线BL，所述第一耦合电容的第二端接地，所述第二耦合电容的第一端连接第一列存算单元的位线BLB，所述第二耦合电容的第二端接地，所述第三耦合电容的第一端连接第二列存算单元的位线BL，所述第三耦合电容的第二端接地，所述第四耦合电容的第一端连接第二列存算单元的位线BLB，所述第四耦合电容的第二端接地；当所述耦合电容单元中存在耦合电容进行充电时，所述第一开关和所述第二开关均断开；当所述耦合电容单元中不存在耦合电容进行充电时，所述第一开关和所述第二开关均导通，所述位线比较输出单元用于将第二列存算单元的位线BL和第二列存算单元的位线BLB中累计电压高的电压值输出。
可选地，所述位线比较输出单元包括比较器和选择器，第一列存算单元的位线BL连接所述比较器的第一输入端，第一列存算单元的位线BLB连接所述比较器的第二输入端，所述比较器的输出端输出的信号作为所述选择器的使能信号，第二列存算单元的位线BL连接所述选择器的第一输入端，第二列存算单元的位线BLB连接所述选择器的第二输入端，所述选择器的输出为所述存算单元阵列的电压累计输出。
可选地，所述位线比较输出单元还包括第三开关和第四开关，当所述比较器接收到所述使能信号后，所述第三开关和所述第四开关导通。
可选地，各行存算单元输入的字线均为2比特值，第一行存算单元输入的字线的单位脉宽为T0，第二行存算单元输入的字线的单位脉宽为2T0，第三行存算单元输入的字线的单位脉宽为3T0，第四行存算单元输入的字线的单位脉宽为4T0。
可选地，所述SRAM存储单元为6T-SRAM存储单元。
可选地，所述6T-SRAM存储单元包括管TP1、管TP2、管TN1、管TN2、管TN3和管TN4；管TP1的栅极分别与管TN1的栅极、管TP2的漏极、管TN2的漏极和管TN4的漏极连接，管TP2的栅极分别与管TN2的栅极、管TP1的漏极、管TN1的漏极和管TN3的漏极连接，管TP1的源极和管TP2的源极均与电源VDD连接，管TN3的栅极和管TN4的栅极均连接字线，管TN3的源极连接反相器的输入端，管TN4的源极连接位线BLB，管TN1的源极和管TN2的源极均接公共端VSS；
管TP1和管TP2均为PMOS晶体管，管TN1、管TN2、管TN3和管TN4均为NMOS晶体管。
可选地，所述反相器包括管TP3和管TN5，管TP3的栅极和管TN5的栅极均连接管TN3的源极，管TP3的源极连接电源VDD，管TP3的漏极和管TN5漏极均连接位线BL，管TN5的源极接地；管TP3为PMOS晶体管，管TN5为NMOS晶体管。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种电荷共享存内计算装置，权重存储单元与位线的连接采用了反相器解耦合设计，避免了计算过程引起的读干扰问题，采用两组相邻的4个存储单元共形成8比特权重值与2比特字线输入值相乘，计算结果通过同侧位线电荷共享实现累加，通过比较两个位线中累计电压高的电压值输出，扩大了可量化电压范围。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种电荷共享存内计算装置结构示意图；
图2为本发明字线输入脉冲序列及开关脉冲序列示意图；
图3为本发明存算单元结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种电荷共享存内计算装置，扩大了可量化电压范围。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明一种电荷共享存内计算装置结构示意图，如图1所示，一种电荷共享存内计算装置，包括存算单元阵列101、位线耦合模块102、第一开关TBL和第二开关TBLB；存算单元阵列101包括两列四行的存算单元，各存算单元包括一个反相器和一个SRAM存储单元，各反相器的输入端连接对应SRAM存储单元的权重存储节点Q，第一列存算单元的反相器的输出端均与位线BL连接，第二列存算单元的反相器的输出端均与位线BLB连接，第一列存算单元的位线BL和第二列存算单元的位线BL之间通过第一开关连接，第二列存算单元的位线BL和第二列存算单元的位线BLB之间通过第一开关连接，各行存算单元中SRAM存储单元的字线共线连接；位线耦合模块102包括耦合电容单元和位线比较输出单元，耦合电容单元包括第一耦合电容、第二耦合电容、第三耦合电容和第四耦合电容，第一耦合电容的第一端连接第一列存算单元的位线BL，第一耦合电容的第二端接地，第二耦合电容的第一端连接第一列存算单元的位线BLB，第二耦合电容的第二端接地，第三耦合电容的第一端连接第二列存算单元的位线BL，第三耦合电容的第二端接地，第四耦合电容的第一端连接第二列存算单元的位线BLB，第四耦合电容的第二端接地；当耦合电容单元中存在耦合电容进行充电时，第一开关TBL和第二开关TBLB均断开；当耦合电容单元中不存在耦合电容进行充电时，第一开关TBL和第二开关TBLB均导通，位线比较输出单元用于将第二列存算单元的位线BL和第二列存算单元的位线BLB中累计电压高的电压值输出。
位线比较输出单元包括比较器和选择器，第一列存算单元的位线BL连接比较器的第一输入端，第一列存算单元的位线BLB连接比较器的第二输入端，比较器的输出端输出的信号作为选择器的使能信号，第二列存算单元的位线BL连接选择器的第一输入端，第二列存算单元的位线BLB连接选择器的第二输入端，选择器的输出为存算单元阵列101的电压累计输出。
位线比较输出单元还包括第三开关T1和第四开关T2，当比较器接收到使能信号后，第三开关T1和第四开关T2导通。
如图2所示，各行存算单元输入的字线均为2比特值，第一行存算单元输入的字线WL0的单位脉宽为T0，第二行存算单元输入的字线WL1的单位脉宽为2T0，第三行存算单元输入的字线WL2的单位脉宽为3T0，第四行存算单元输入的字线WL3的单位脉宽为4T0。
如图3所示，SRAM存储单元为6T-SRAM存储单元。
6T-SRAM存储单元包括管TP1、管TP2、管TN1、管TN2、管TN3和管TN4；管TP1的栅极分别与管TN1的栅极、管TP2的漏极、管TN2的漏极和管TN4的漏极连接，管TP2的栅极分别与管TN2的栅极、管TP1的漏极、管TN1的漏极和管TN3的漏极连接，管TP1的源极和管TP2的源极均与电源VDD连接，管TN3的栅极和管TN4的栅极均连接字线，管TN3的源极连接反相器的输入端，管TN4的源极连接位线BLB，管TN1的源极和管TN2的源极均接公共端VSS；
管TP1和管TP2均为PMOS晶体管，管TN1、管TN2、管TN3和管TN4均为NMOS晶体管。
反相器包括管TP3和管TN5，管TP3的栅极和管TN5的栅极均连接管TN3的源极，管TP3的源极连接电源VDD，管TP3的漏极和管TN5漏极均连接位线BL，管TN5的源极接地；管TP3为PMOS晶体管，管TN5为NMOS晶体管。
反相器的作用是在高脉冲字线传输门导通阶段与位线充放电时，将权重与位线解耦合，防止读干扰现象。
结合图1-3说明本发明一种电荷共享存内计算装置工作过程。
字线（WL0，WL1，WL2，WL3）输入为2比特值，通过脉宽调制方法，00对应单位脉宽T0，01对应2倍单位脉宽2T0，10对应3倍单位脉宽3T0，11对应4倍单位脉宽4T0。将2比特数字输入值转化为不同脉宽后施加在存算单元的字线WL上。根据每个权值存储单元内权重的不同，位线电容CBL0和CBLB0在字线高脉冲时间段进行充放电。在位线电容CBL0上电荷进行累计后的电压值为：
Figure 373470DEST_PATH_IMAGE001
；
在反位线电容CBLB0上电荷累计所得的电压值为：
Figure 408119DEST_PATH_IMAGE002
；
其中，V pre 表示耦合电容上的预充电压，V pre =0.5V，T 0 表示字线单位宽度的高脉冲，RBL和RBLB分别代表位线电阻(Bit Line Resistor, RBL)和反位线电阻(RBLB)，W i表示图1内权重存储单元存储的权重值，(权重存储单元即图3的6T-SRAM)。
如图2中波形图所示，在字线为高脉冲其间，位线电容在进行充放电，此时位线耦合开关TBL和反位线耦合开关TBLB均为断开状态。电路状态意味着两列存算单元在单独进行计算。当字线高脉冲结束意味着耦合电容充放电结束。随后导通耦合开关TBL和反位线耦合开关TBLB，将高4比特权重位线电压与低4比特权重位线电压值进行均压耦合。随后位线电压比较器开关EN_comparer拉高，对均压后位线电压ΔVBL和反位线电压ΔVBLB进行比较。若位线电压ΔVBL>ΔVBLB，比较器输出1，若相反则输出0。
电压比较器比较出位线电压ΔVBL和ΔVBLB的相对大小后，比较结果作为控制选择器的使能信号Sign，在选择器开关T1导通后，选择器选择位线电压ΔVBL和ΔVBLB中较高的值进行输出，输出表示为输入权重积(Input Weight Product,IWP)，输出值用于后续模数转换模块进行量化。
本发明的达到的技术效果包括：
本发明采用了经典6TSRAM单元加解耦合反相器构成基本存算单元，因为权重值与晶体管的栅极相连，所以在计算过程中，权重的读出避免了读干扰问题，增强了电路的鲁棒性。
本发明提出的相邻2列并排放置4个权重存储单元共组成8比特权重的阵列排布扩大了单次计算的权重位宽，在一个计算周期可实现2比特输入乘8比特权重值。
本发明通过比较位线均压和反位线均压后的相对大小，输出较高的电压值进行量化，相比单边量化方案，扩大了可量化的电压范围，更利于后续采用较为宽松的量化方案进行模数转换。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种电荷共享存内计算装置，其特征在于，包括存算单元阵列、位线耦合模块、第一开关和第二开关；所述存算单元阵列包括两列四行的存算单元，各存算单元包括一个反相器和一个SRAM存储单元，各所述反相器的输入端连接对应所述SRAM存储单元的权重存储节点，第一列存算单元的反相器的输出端均与位线BL连接，第二列存算单元的反相器的输出端均与位线BLB连接，第一列存算单元的位线BL和第二列存算单元的位线BL之间通过所述第一开关连接，第二列存算单元的位线BL和第二列存算单元的位线BLB之间通过所述第一开关连接，各行存算单元中SRAM存储单元的字线共线连接；所述位线耦合模块包括耦合电容单元和位线比较输出单元，所述耦合电容单元包括第一耦合电容、第二耦合电容、第三耦合电容和第四耦合电容，所述第一耦合电容的第一端连接第一列存算单元的位线BL，所述第一耦合电容的第二端接地，所述第二耦合电容的第一端连接第一列存算单元的位线BLB，所述第二耦合电容的第二端接地，所述第三耦合电容的第一端连接第二列存算单元的位线BL，所述第三耦合电容的第二端接地，所述第四耦合电容的第一端连接第二列存算单元的位线BLB，所述第四耦合电容的第二端接地；当所述耦合电容单元中存在耦合电容进行充电时，所述第一开关和所述第二开关均断开；当所述耦合电容单元中不存在耦合电容进行充电时，所述第一开关和所述第二开关均导通，所述位线比较输出单元用于将第二列存算单元的位线BL和第二列存算单元的位线BLB中累计电压高的电压值输出。
2.根据权利要求1所述的电荷共享存内计算装置，其特征在于，所述位线比较输出单元包括比较器和选择器，第一列存算单元的位线BL连接所述比较器的第一输入端，第一列存算单元的位线BLB连接所述比较器的第二输入端，所述比较器的输出端输出的信号作为所述选择器的使能信号，第二列存算单元的位线BL连接所述选择器的第一输入端，第二列存算单元的位线BLB连接所述选择器的第二输入端，所述选择器的输出为所述存算单元阵列的电压累计输出。
3.根据权利要求2所述的电荷共享存内计算装置，其特征在于，所述位线比较输出单元还包括第三开关和第四开关，当所述比较器接收到所述使能信号后，所述第三开关和所述第四开关导通。
4.根据权利要求1所述的电荷共享存内计算装置，其特征在于，各行存算单元输入的字线均为2比特值，第一行存算单元输入的字线的单位脉宽为T0，第二行存算单元输入的字线的单位脉宽为2T0，第三行存算单元输入的字线的单位脉宽为3T0，第四行存算单元输入的字线的单位脉宽为4T0。
5.根据权利要求1所述的电荷共享存内计算装置，其特征在于，所述SRAM存储单元为6T-SRAM存储单元。
6.根据权利要求5所述的电荷共享存内计算装置，其特征在于，所述6T-SRAM存储单元包括管TP1、管TP2、管TN1、管TN2、管TN3和管TN4；管TP1的栅极分别与管TN1的栅极、管TP2的漏极、管TN2的漏极和管TN4的漏极连接，管TP2的栅极分别与管TN2的栅极、管TP1的漏极、管TN1的漏极和管TN3的漏极连接，管TP1的源极和管TP2的源极均与电源VDD连接，管TN3的栅极和管TN4的栅极均连接字线，管TN3的源极连接反相器的输入端，管TN4的源极连接位线BLB，管TN1的源极和管TN2的源极均接公共端VSS；
管TP1和管TP2均为PMOS晶体管，管TN1、管TN2、管TN3和管TN4均为NMOS晶体管。
7.根据权利要求6所述的电荷共享存内计算装置，其特征在于，所述反相器包括管TP3和管TN5，管TP3的栅极和管TN5的栅极均连接管TN3的源极，管TP3的源极连接电源VDD，管TP3的漏极和管TN5漏极均连接位线BL，管TN5的源极接地；管TP3为PMOS晶体管，管TN5为NMOS晶体管。
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