CN114725190A - 化合物半导体器件的外延结构及其制备方法 - Google Patents

化合物半导体器件的外延结构及其制备方法 Download PDF

Info

Publication number
CN114725190A
CN114725190A CN202210300212.6A CN202210300212A CN114725190A CN 114725190 A CN114725190 A CN 114725190A CN 202210300212 A CN202210300212 A CN 202210300212A CN 114725190 A CN114725190 A CN 114725190A
Authority
CN
China
Prior art keywords
layer
epitaxially forming
collector
type doped
gaas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210300212.6A
Other languages
English (en)
Inventor
樊永辉
许明伟
樊晓兵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Huixin Communication Technology Co ltd
Original Assignee
Shenzhen Huixin Communication Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Huixin Communication Technology Co ltd filed Critical Shenzhen Huixin Communication Technology Co ltd
Priority to CN202210300212.6A priority Critical patent/CN114725190A/zh
Publication of CN114725190A publication Critical patent/CN114725190A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

本申请公开了一种化合物半导体器件的外延结构及其制备方法，该方法包括：在硅Si衬底上外延形成n型惨杂的氮化镓GaN系材料的集电层；在集电层上外延形成p型掺杂的砷化镓GaAs基极层；在基极层上外延形成n型惨杂的砷化铝镓AlGaAs发射层。由于本申请的HBT的外延结构将材料外延层制作在Si衬底上，从而可以利用大尺寸硅晶圆以降低芯片的制造成本。同时，由于具有本申请的HBT的外延结构的HBT器件采用GaN系材料作为集电层，从而可以使用较高的工作电压，进而有利于增加该HBT器件的输出功率，克服GaAs HBT器件的功率限制，以及更好地满足5G通信高频与高功率的需求。

Description

化合物半导体器件的外延结构及其制备方法
技术领域
本申请涉及半导体器件工艺技术领域，具体涉及一种化合物半导体器件的外延结构及其制备方法。
背景技术
无线通信技术的发展对射频器件的性能提出了更高的要求，如更高的频率范围、更高的功率、更高的效率、更高的工作电压等。因此基于化合物半导体材料的射频器件在无线通信领域中得到越来越广泛的应用。
砷化镓(GaAs)化合物半导体是无线通信***射频功率放大器的主要材料之一，并因其高电子迁移率的特性而在制备射频、微波器件和高速数字电路等方面上得到重要应用。GaAs制成的半导体器件具有高频、温度性能好、噪声小、抗辐射能力强等优点。
目前，基于GaAs材料的半导体器件主要有异质结双极型晶体管(GaAsheterojunction bipolortransistar，GaAs HBT)和高电子迁移率晶体管(GaAs highelectron mobility transistor，GaAs HEMT)。其中，由于GaAs HBT具有功率密度高、增益高、相位噪声低、线性度好、芯片面积小和制造成本低等优点，因此广泛应用于移动电话、光通讯***、雷达***等设备***。
发明内容
第一方面，为本申请的一种化合物半导体器件的外延结构制备方法，包括：
在硅Si衬底上外延形成n型惨杂的氮化镓GaN系材料的集电层；
在所述集电层上外延形成p型掺杂的砷化镓GaAs基极层；
在所述基极层上外延形成n型惨杂的砷化铝镓AlGaAs发射层。
第二方面，为本申请的一种化合物半导体器件的外延结构，包括：硅Si衬底、n型惨杂的氮化镓GaN系材料的集电层、p型掺杂的砷化镓GaAs基极层、n型惨杂的砷化铝镓AlGaAs发射层；其中，
所述集电层、所述基极层和所述发射层由下而上依次置于所述衬底的上表面。
可以看出，本申请提出一种化合物半导体器件的外延结构，是一种新的HBT的外延结构，是将材料外延层制作在Si衬底上，可以利用大尺寸硅晶圆以降低芯片的制造成本。此外，Si衬底的应用，也将大量减少GaAs衬底材料的消耗，极大地降低As对环境造成的污染风险。
同时，在具有新的HBT的外延结构的HBT器件的实际应用中，由于采用GaN系材料作为集电层，从而可以使用较高的工作电压，进而有利于增加该HBT器件的输出功率，克服GaAs HBT器件的功率限制，以及更好地满足5G通信高频与高功率的需求。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例的一种GaAs HBT的外延结构的结构示意图；
图2是本申请实施例的一种化合物半导体器件的外延结构的结构示意图；
图3是本申请实施例的一种化合物半导体器件的外延结构制备方法的流程示意图；
图4是本申请实施例的一种制备集电层后的结构示意图；
图5是本申请实施例的一种制备基极层后的结构示意图；
图6是本申请实施例的一种制备发射层后的结构示意图；
图7是本申请实施例的一种HBT器件的发射极制备的流程示意图；
图8是本申请实施例的一种HBT器件的基极制备的流程示意图；
图9是本申请实施例的一种HBT器件的集电极制备的流程示意图；
图10是本申请实施例的一种HBT器件的结构示意图；
图11是本申请实施例的又一种HBT器件的结构示意图；
图12是本申请实施例的又一种HBT器件的结构示意图；
图13是本申请实施例的一种基于HBT器件的功率放大电路的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。另外，本申请实施例中的“放置于”、“放置”或“置于”同“沉积”相同，是通过半导体制造工艺中的薄膜沉积技术所沉积的一层结构。
在本申请实施例提供的附图中，所示的器件结构的剖面图可以不按照一般比例作局部放大法，且所述示意图也仅是示例性说明，其在此不应限制本申请所要求保护的范围。同时，所示的器件结构的剖面图中各层的厚度仅是一种示意，需要根据具体半导体工艺确定，而不构成对本申请实施例的限制。另外，在实际针对射频半导体器件的制备工艺中所制备的射频半导体器件应包含长度、宽度以及深度的三维空间尺寸。
本申请实施例中的“至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合，是指一个或多个，多个指的是两个或两个以上。例如，a、b或c中的至少一项(个)，可以表示如下七种情况：a，b，c，a和b，a和c，b和c，a、b和c。其中，a、b、c中的每一个可以是元素，也可以是包含一个或多个元素的集合。
在本申请实施例中，GaAs HBT的外延结构可以采用如下的制备方式：
在GaAs衬底上，依次外延生长n型掺杂的GaAs(n-GaAs)集电层(Collector)、p型掺杂的GaAs(p-GaAs)作为基极层(Base)、n型掺杂的AlGaAs(n-AlGaAs)作为发射层(Emitter)，如图1所示。
其中，集电层材料为GaAs，其禁带宽度为1.4eV，击穿电场强度为0.4MV/cm。
另外，不同上述的GaAs HBT外延结构，本申请实施例提出一种化合物半导体器件的外延结构，该化合物半导体器件的外延结构可以是新的HBT的外延结构，可以采用如下的制备方式：
在硅Si衬底上，依次外延形成n型惨杂的氮化镓(n-GaN)系材料的集电层、p型惨杂的GaAs(p-GaAs)基极层和n型惨杂的砷化铝镓(n-AlGaAs)发射层，如图2所示。
具体的，GaN系材料可以包括GaN、氮化铝镓AlGaN、氮化铟镓InGaN等中的至少一项。
需要说明的是，采用GaN系材料作为GaAs HBT的集电层可以具有如下优点：
1)GaN系材料的禁带宽度可以为3.4eV；
因此，相比于GaAs，GaN系材料具有更大的禁带宽度。
2)GaN系材料的击穿电场强度可以为3.3MV/cm
因此，相比于GaAs，GaN系材料具有更大的击穿电压。
综合上述优点，本申请提出一种化合物半导体器件的外延结构，是一种新的HBT的外延结构，是将材料外延层制作在Si衬底上，可以利用大尺寸硅晶圆以降低芯片的制造成本。此外，Si衬底的应用，也将大量减少GaAs衬底材料的消耗，极大地降低As对环境造成的污染风险。
同时，在具有新的HBT的外延结构的HBT器件的实际应用中，由于采用GaN系材料作为集电层，从而可以使用较高的工作电压，进而有利于增加该HBT器件的输出功率，克服GaAs HBT器件所带来功率限制，以及更好地满足5G通信高频与高功率的需求。
在一些可能的实现中，本申请的新的HBT的外延结构除了上述图2所示，还可能有多种变型结构，即外延生长的各个薄膜层(如发射层、基极层、集电层)采用与上述不同的材料，具体如下：
1)制备发射层时除了可以采用AlGaAs单种材料外，还可以采用InGaAs、InGaP等单种材料。
例如，在GaAs衬底上，依次外延生长n型惨杂的InGaAs(或n型惨杂的InGaP)发射层、p型惨杂的GaAs基极层和n型惨杂的GaN系材料的集电层。
2)制备发射层时可以采用两种或多种材料。
例如，采用AlGaAs、InGaAs、InGaP等中的至少之二来制备发射层。
在一些可能的实现中，本申请的新的HBT的外延结构除了上述图2所示，还可能有其他的用于增强器件性能、良率和可靠性的结构，如缓冲层、子集电层(sub-collector)、渐变层(grading layer)、隔离层(spacer)、盖帽层(cap layer)等。
为简便起见，在以下关于新的HBT的外延结构的制备以及新的HBT器件的制备方法的介绍中，将以图2所示的外延结构为例，而多种变型结构的其他多种变型结构可以同理可知，并都在本申请所要求保护的范围内，对此不再赘述。
一、化合物半导体器件的外延结构制备方法
需要说明的是，化合物半导体器件的外延结构可以是一种新的HBT的外延结构。
请参阅图3，图3是本申请实施例的化合物半导体器件的外延结构制备方法的流程示意图，具体步骤如下：
S310、在硅Si衬底上外延形成n型惨杂的氮化镓GaN系材料的集电层。
需要说明的是，制备该集电层可以采用多种方式，如MBE(分子束外延)、HVPE(氢化物气相外延)、MOCVD(金属有机化学气相沉积法)。
其中，MOCVD利用H2或者N2作为运载气体，通过多路管道携带MO源(如Ga(CH3)3)和氢化物(如NH3)等反应剂进入混气室，扩散到衬底表面，发生反应生成单晶GaN薄膜。
具体的，该集电层的厚度可以为500nm-2000nm。
另外，为了形成n型掺杂，其使用的惨杂元素可以是Si、C、Ge等中的至少一项。
其中，最常用的是Si掺杂，通常是在MOCVD制程中，加入硅烷(SiH4)参加反应完成掺杂，而掺杂浓度可以在1E17 cm-3至1E19 cm-3之间。
在一些可能的实现中，在硅Si衬底上依次外延形成过渡层和n型惨杂的氮化镓GaN系材料的集电层。
需要说明的是，在Si衬底上制作GaN系材料的集电层时，由于GaN系材料与Si衬底材料的晶格常数与热膨胀系数不同，外延生长过程中会产生引力，从而形成晶格位错、晶圆翘曲和龟裂等缺陷。因此，在制备该集电层之前，通常需要制备一些吸收应力和实现晶格匹配的过渡层。
具体的，该过渡层可以包括成核层、缓冲层、过渡层、超晶格层等多种结构，或者它们的组合。
具体的，该过渡层的材料可以为AlN、AlGaN或其他氮化物。
具体的额，该过渡层的厚度可以为0.5-2um不等，对此不做具体限定。示例性的，如图4所示，在Si衬底上依次外延形成过渡层和n型惨杂的氮化镓GaN(n-GaN)系材料的集电层。
S320、在该集电层上外延形成p型掺杂的砷化镓GaAs基极层。
需要说明的是，在GaN系材料上生长GaAs薄膜，即制备p型掺杂的GaAs(p-GaAs)基极层，可以用气源分子束外延生长法(Gas-Source Molecular Beam Epitaxy，GSMBE)，向真空反应腔中注入二乙基胂(diethylarsine，DEA)分子束，固态的钾(Ga)来自一个蒸发源，在反应温度600℃-800℃的腔室中通过反应生成GaAs，即生成该基极层。
另外，也可以用分两步的方法来制备该基极层，即先采用GSMBE的方法在集电层的上表面生长一层GaAs薄膜，作为种子层，然后用MOCVD(金属有机化合物化学气相沉淀)该GaAs薄膜生长至设计所需的基极层厚度。
具体的，基极层的厚度可以为50-150nm。
另外，为了形成p型惨杂，其使用的惨杂元素可以为Be、Mg、Zn、Cd、Hg等中的至少一项，也可以是C、Si、Ge、Sn等中的至少一项，而惨杂浓度可以在1E18 cm-3至1E20 cm-3之间。
在一些可能的实现中，在Si衬底上依次外延形成过渡层、n型惨杂的氮化镓GaN(n-GaN)系材料的集电层、p型掺杂的GaAs(p-GaAs)基极层，如图5所示。
S330、在该基极层上外延形成n型惨杂的砷化铝镓(n-AlGaAs)发射层。
需要说明的是，在p-GaAs基极层的上表面生长n型惨杂的砷化铝镓(n-AlGaAs)发射层，可以有多种方法，如分子束外延(MBE)、金属有机化合物化学气相沉淀(MOCVD)、金属有机物气相外延生长(MOVPE)、氢化物气相外延(HVPE)等。
其中，三甲基镓(trimethylgallium或TMG)可以是Ga的来源，三甲基铝(trimethylaluminium，或TMA)可以是Al的来源，砷化氢(AsH3)可以是As的来源。反应温度可以在600℃至800℃之间，以及生长速率可以在400A/min至1000A/min之间。
具体的，AlGaAs发射层的厚度可以为50-500nm。
另外，为了形成n型惨杂，其使用的惨杂元素可以是O、S、Se、Te等中的至少一项，也可以是C、Si、Ge、Sn等中的至少一项，而惨杂浓度可以在1E17 cm-3至1E20 cm-3之间。
在一些可能的实现中，在Si衬底上依次外延形成过渡层、n型惨杂的氮化镓GaN(n-GaN)系材料的集电层、p型掺杂的GaAs(p-GaAs)基极层和n型惨杂的砷化铝镓AlGaAs(n-AlGaAs)发射层，如图6所示。
二、本申请的新的HBT器件的制备方法
1、发射极(Emitter)的制备：
a)光刻工艺
需要说明的是，光刻工艺可以包括涂胶、对准、显影。如图7的(a)所示，在n-AlGaAs发射层的上表面制备光刻胶。
另外，需要说明的是，图7的(a)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，并都在本申请所要求保护的范围内，对此不作赘述。
b)发射极金属层制备
需要说明的是，发射极金属层的制备可以是溅射和蒸镀的方式。
例如，如图7的(b)所示，通过溅射和蒸镀的方式在光刻胶中制备发射极金属层。
具体的，发射极金属层可以由两种或多种金属组成，如Ni/Au、AuGe/Ti/Au、Ti/Pt/Au，而厚度可以为Ti 10-40nm，Pt 50-200nm，Au 100-300nm，
需要说明的是，图7的(b)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
c)去胶与清洗
例如，如图7的(c)所示，通过去胶与清洗，在n-AlGaAs发射层的上表面制备发射极。
需要说明的是，图7的(c)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
d)可选地，制备第一钝化层
需要说明的是，为了保护发射极，还可以制作第一钝化层。其中，第一钝化层本质上是一种钝化层，其用于保护发射极，也可以采用其他术语描述，对此不作具体限制。
例如，如图7的(d)所示，在n-AlGaAs发射层的上表面和发射极上沉积第一钝化层。
需要说明的是，图7的(d)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
具体的，第一钝化层可以为SiNx、SiO2、Al2O3、AlN、AlON、SiOxNy、HfO2和Ga2O3中的至少一种材料构成的单层或多层结构。
具体的，第一钝化层的厚度可以为100-200nm。
2、基极(Base)的制备
a)光刻工艺
需要说明的是，光刻工艺可以包括涂胶、对准、显影。
例如，如图8的(a)所示，在第一钝化层的上表面制备光刻胶。
另外，需要说明的是，图8的(a)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
b)刻蚀工艺
需要说明的是，刻蚀工艺可以是对第一钝化层和n-AlGaAs发射层进行刻蚀。
例如，如图8的(b)所示，以光刻胶为掩膜，刻蚀第一钝化层和n-AlGaAs发射层。
另外，需要说明的是，图8的(b)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
具体的，刻蚀第一钝化层可以采用干法刻蚀。其中，刻蚀第一钝化层可以有多种气体，如CF4、CHF3、SF6等。
具体的，刻蚀该发射层可采用湿法或干法刻蚀工艺。其中，湿法工艺在磷酸(H3PO4)和酸氧水(H2O2)的水溶液中进行。干法刻蚀采用等离子刻蚀工艺，常用的气体有Cl2、BCl3、SiCl4、CF4、CCl2F2等，通过控制反应腔的微波功率、腔内压力、气体的种类和流量来达到所需的刻蚀结果。
另外，为了降低对该发射层的损伤，在刻蚀该发射层时可以选用原子层刻蚀(ALE)，或者通过调节工艺参数，降低刻蚀速率。
在刻蚀完成之后，还可以进行去胶和晶圆清洗处理。
c)基极金属层制备
需要说明的是，基极金属层的制备可以采用溅射和蒸镀的方式。
例如，如图8的(c)所示，采用溅射和蒸镀的方式制备基极金属层。
具体的，基极金属层可以由两种或多种金属组成，如Ti/Au、Ti/Pt/Ti/Au，而厚度可以为Ti 10-40nm、Pt 50-200nm、Au 100-300nm。
需要说明的是，图8的(c)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
d)去胶与清洗。
e)可选地，制备第二钝化层
需要说明的是，为了保护基极，还可以制备第二钝化层。其中，第二钝化层本质上是一种钝化层，其用于保护基极，也可以采用其他术语描述，对此不作具体限制。
例如，如图8的(d)所示，在基极的上表面、第一钝化层的上表面、p-GaAs基极层上表面沉积第二钝化层。
另外，需要说明的是，图8的(d)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
具体的，第二钝化层可以为SiNx、SiO2、Al2O3、AlN、AlON、SiOxNy、HfO2和Ga2O3中的至少一种材料构成的单层或多层结构。
具体的，第二钝化层的厚度可以为100-200nm。
3、集电极(collector)的制备
a)光刻工艺
需要说明的是，光刻工艺可以包括涂胶、对准、显影。
例如，如图9的(a)所示，在第二钝化层的上表面制备光刻胶。
另外，需要说明的是，图9的(a)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
b)刻蚀工艺
需要说明的是，刻蚀工艺可以是对第二钝化层和p-GaAs基极层进行刻蚀。
例如，如图9的(b)所示，以光刻胶为掩膜，刻蚀第二钝化层和p-GaAs基极层。
另外，需要说明的是，图9的(b)中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
具体的，第二钝化层采用干法刻蚀。其中，刻蚀第二钝化层可以有多种气体，如CF4、CHF3、SF6等。
具体的，p-GaAs基极层的刻蚀可采用湿法或干法刻蚀工艺。其中，湿法工艺在磷酸(H3PO4)和酸氧水(H2O2)的水溶液中进行。干法刻蚀采用等离子刻蚀工艺，常用的气体有Cl2、BCl3、SiCl4、CF4、CCl2F2等，通过控制反应腔的微波功率、腔内压力、气体的种类和流量来达到所需的刻蚀结果。
另外，为了降低对该基极层的损伤，在干法刻蚀该基极层时可以选用原子层刻蚀(ALE)方法，或者通过调节工艺参数，降低刻蚀速率。
在刻蚀完成之后，还可以进行去胶和晶圆清洗处理。
c)集电极金属层制备
需要说明的是，集电极金属层的制备可以采用溅射(sputter)和蒸镀(evaporation)的方式。
具体的，集电极金属层可以由两种或多种金属组成，如Ti/Al/Ti/Au，而厚度可以为Ti10-40nm、Al 100-300nm、Au 100-300nm。
d)去胶与清洗
e)可选的，制备第三钝化层
需要说明的是，为了保护集电极，还可以制备第三钝化层。其中，第三钝化层本质上是一种钝化层，其用于保护集电极，也可以采用其他术语描述，对此不作具体限制。
例如，如图9的(c)所示，在集电极的上表面、第二钝化层的上表面沉积第三钝化层。
具体的，第三钝化层可以为SiNx、SiO2、Al2O3、AlN、AlON、SiOxNy、HfO2和Ga2O3中的至少一种材料构成的单层或多层结构。
具体的，第三钝化层的厚度可以为100-200nm。
4、其它正面工艺(Frontside Process)
对于制备新的HBT器件的正面工艺，除了发射极、基极和集电极的制备之外，还可以包括其他工艺，如金属间介质层、通孔刻蚀、金属互联等，如图10所示。
具体的，金属间介质层可以是氧化硅、氮化硅和聚酰亚胺(Polyimide)等。
具体的，金属互联可以是Au,Cu，Al等。
最后，制作一层钝化层(Final Passivation)，即第四钝化层。其中，第四钝化层本质上是一种钝化层，也可以采用其他术语描述，对此不作具体限制。
具体的，第四钝化层可以是氧化硅、氮化硅、聚酰亚胺(Polyimide)和苯并环丁烯(BCB)等。
例如，正面工艺完成后的HBT器件示意图，如图10所示。
需要说明的是，图10中未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
5、可选的，制备电容、电阻和电感
需要说明的是，本申请实施例在制备新的HBT器件的同时，还可以制作电容、电阻、电感以形成单片微波集成电路(monolithic microwave integrated circuit，MMIC)电路，可以作为内匹配电路、输入输出匹配电路，或者LC滤波器，如图11所示。
另外，在图11所示的器件中，本申请实施例并不限定电容的数量、电阻的数量、电感的数量。
需要说明的是，图11中，未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
具体的，电感可以由金属线圈绕制而成，可以是方型绕组、圆形绕组或其他形状。电感的金属电极材料可以是Au、Al、Cu、Fe、Ni等或者合金制作而成。
具体的，电容可以采用MIM(金属-电介质-金属)结构。该电容的形状也是多种多样，如正方形和长方形。电容介质可以为氮化硅、氧化硅，也可以是其它电介质材料。电容的金属电极材料可以是Au、Al、Cu，也可以是其他金属或合金。电容介质和金属的厚度，以及电容的大小和形状可以由具体的应用和设计决定。
具体的，电阻可以为薄膜电阻(thin film resistor，TFR)。其制备方式有多种，如刻蚀、金属剥离等。现以刻蚀方法加以说明如下：
1)制备薄膜电阻层
需要说明的是，本申请实施例可以由真空蒸镀、溅射或化学沉积等方式进行制备。
2)进行涂胶、对准、曝光、显影
3)薄膜电阻刻蚀
需要说明的是，薄膜电阻的材料有Ni-Co系、Ta系、Si系、金属陶瓷系电阻膜以及Au-Cr、Ni-P等电阻薄膜。例如，可以有NiCr、TaN等。
4)去胶、清洗
6、背面工艺(Backside Process)：
需要说明的是，在新的HBT器件的正面工艺完成后，本申请实施例可以进行背面工艺。其中，背面工艺可以包括以下步骤：
1)将晶圆键合在一个载片(carrier)上，如蓝宝石或硅片。
需要说明的是，晶圆键合技术是指通过物理作用将器件晶圆键合到一个载片上，以进行晶圆背面工艺的实施。
2)减薄与抛光
需要说明的是，减薄后的晶圆厚度可以为50-150um。
3)背孔(backside via)光刻
需要说明的是，背孔光刻可以包括涂胶、对准、曝光、显影等。
4)背孔刻蚀
需要说明的是，背孔刻蚀可以采用等离子体刻蚀工艺，常用的气体有Cl2，BCl3、SiCl4、CF4、CCl2F2等。
为了获得形貌好的通孔，刻蚀方法可以是博世(Bosch)刻蚀法，整个刻蚀过程是刻蚀步骤与沉积步骤的交替循环。其中，刻蚀步骤所采用的刻蚀气体为SF6，沉积步骤所采用的沉积气体为C4F8，其可以在硅孔侧壁沉积一层聚合物保护膜来保护硅孔侧壁不被刻蚀。
5)背孔金属化
需要说明的是，金属化制程可以包括种子层的溅射，一般为Ti、TiW，厚度为5-50nm。
在制作金属导体时，可以使用Al、Cu、Au等金属，以及采用蒸镀或电镀工艺制作，厚度可以为2-10um。
6)晶圆解键合、清洗、检测等。
例如，背面工艺完成后的HBT器件，如图12所示。其中，Si衬底需要进行减薄厚度，并在减薄后的Si衬底和发射层上进行背孔处理，以及沉积一层背面金属层。
需要说明的是，图12中未沉积有过渡层。本申请实施例可以结合上述描述，得到沉积有过渡层对应的图例，对此不作赘述。
另外，本申请实施例的新的HBT器件，可以用于设计与制作射频功率放大器(PA)，该射频功率放大器，除了具有优良的频率性能之外，更可适用于更高的工作电压，满足更高的功率要求，并且将大量减少砷化镓衬底材料的消耗，极大地降低砷对环境造成的污染风险。
例如，如图13所示，射频功率放大器可以包括用于输入信号的输入匹配模块、HBT晶体管模块、偏置与稳定电路模块和用于输出信号的输出匹配模块。其中，输入匹配模块、HBT晶体管模块和输出匹配模块依次相连，稳定电路模块连接HBT晶体管模块。
另外，需要说明的是，对于上述的各方法实施例，为了简单描述，将其都表述为一系列的动作组合。本领域技术人员应该知悉，本申请不受所描述的动作顺序的限制，因为本申请实施例中的某些步骤可以采用其他顺序或者同时进行。此外，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本申请实施例所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例进行了详细介绍，本申请实施例中的说明只是用于帮助理解本申请的方法及其核心思想。本领域技术人员应该知悉，本申请实施例在具体实施方式和应用范围上均会有改变之处，至此，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种化合物半导体器件的外延结构制备方法，其特征在于，包括：
在硅Si衬底上外延形成n型惨杂的氮化镓GaN系材料的集电层；
在所述集电层上外延形成p型掺杂的砷化镓GaAs基极层；
在所述基极层上外延形成n型惨杂的砷化铝镓AlGaAs发射层。
2.根据权利要求1所述的方法，其特征在于，所述GaN系材料的禁带宽度为3.4e；所述GaN系材料的穿电场强度为3.3MV/cm。
3.根据权利要求1所述的方法，其特征在于，所述GaN系材料包括GaN、氮化铝镓AlGaN、氮化铟镓InGaN中的至少一项。
4.根据权利要求1所述的方法，其特征在于，外延形成所述集电层所使用的惨杂元素是Si、C、Ge中的至少一项；
外延形成所述集电层所使用的掺杂浓度可以在1E17 cm-3至1E19 cm-3之间。
5.根据权利要求1所述的方法，其特征在于，外延形成所述发射层所采用的AlGaAs中的Al由三甲基铝提供；
外延形成所述发射层所采用的AlGaAs中的Ga由三甲基镓提供；
外延形成所述发射层所采用的AlGaAs中的As由砷化氢提供；
外延形成所述发射层所使用的反应温度在600℃至800℃之间；
外延形成所述发射层所使用的生长速率在400A/min至1000A/min之间；
外延形成所述发射层所使用的惨杂元素是O、S、Se、Te中的至少一项，或者外延形成所述发射层所使用的惨杂元素是C、Si、Ge、Sn中的至少一项；
外延形成所述发射层所使用的惨杂浓度在1E17 cm-3至1E20 cm-3之间。
6.根据权利要求1所述的方法，其特征在于，外延形成所述基极层所采用的GaAs中的Al由三甲基铝提供；
外延形成所述基极层所使用的惨杂元素是Be、Mg、Zn、Cd、Hg中的至少一项，或者外延形成所述基极层所使用的惨杂元素是C、Si、Ge、Sn；
外延形成所述基极层所使用的惨杂浓度在1E18 cm-3至1E20 cm-3之间。
7.根据权利要求1所述的方法，其特征在于，所述集电层的厚度为500nm-2000nm；
所述基极层的厚度为50-150nm；
所述发射层的厚度为50-500nm。
8.根据权利要求1所述的方法，其特征在于，还包括：
通过光刻和刻蚀工艺依次在所述发射层中制备发射极，在所述基极层中制备基极，以及在所述集电层中制备集电极，以得到异质结双极型晶体管器件。
9.根据权利要求8所述的方法，其特征在于，还包括：
对所述异质结双极型晶体管器件进行背面工艺处理。
10.一种化合物半导体器件的外延结构，其特征在于，包括：硅Si衬底、n型惨杂的氮化镓GaN系材料的集电层、p型掺杂的砷化镓GaAs基极层、n型惨杂的砷化铝镓AlGaAs发射层；其中，
所述集电层、所述基极层和所述发射层由下而上依次置于所述衬底的上表面。
CN202210300212.6A 2022-03-25 2022-03-25 化合物半导体器件的外延结构及其制备方法 Pending CN114725190A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210300212.6A CN114725190A (zh) 2022-03-25 2022-03-25 化合物半导体器件的外延结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210300212.6A CN114725190A (zh) 2022-03-25 2022-03-25 化合物半导体器件的外延结构及其制备方法

Publications (1)

Publication Number Publication Date
CN114725190A true CN114725190A (zh) 2022-07-08

Family

ID=82239908

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210300212.6A Pending CN114725190A (zh) 2022-03-25 2022-03-25 化合物半导体器件的外延结构及其制备方法

Country Status (1)

Country Link
CN (1) CN114725190A (zh)

Similar Documents

Publication Publication Date Title
US8288247B2 (en) Method of manufacturing semiconductor device
JP2817995B2 (ja) ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置
US9761678B2 (en) Gallium arsenide heterojunction semiconductor structure
JP2008004779A (ja) 窒化物半導体バイポーラトランジスタ及び窒化物半導体バイポーラトランジスタの製造方法
JP3248941B2 (ja) ヘテロ接合バイポーラ・トランジスタをピン・ダイオードと統合する方法
TWI655773B (zh) 異質接面雙極性電晶體、電子系統和製造異質接面雙極性電晶體的方法
CN113823628A (zh) 一种集成芯片及其制作方法
US6258685B1 (en) Method of manufacturing hetero-junction bipolar transistor
CN115148734B (zh) 砷化镓低噪声放大器和氮化镓功率放大器单片集成电路及其制备
EP4002483A1 (en) Gan high-electron-mobility transistor having splicing sub-device and manufacture method therefor
US20220208998A1 (en) Heterojunction Bipolar Transistor and Manufacturing Method of the Same
CN110931547A (zh) 一种hemt器件及其制备方法
CN114864685A (zh) 化合物半导体外延结构和器件及其制作方法
CN114725190A (zh) 化合物半导体器件的外延结构及其制备方法
CN114864575A (zh) 砷化镓双极结型高电子迁移率晶体管及其制作方法
CN114725191A (zh) 异质结双极型晶体管的外延结构及其制备方法
JP3615068B2 (ja) ヘテロ接合型窒化物半導体装置
CN110581167A (zh) 一种台面型AlGaN/GaN异质结双极晶体管器件及其制备方法
JP2005026242A (ja) 半導体素子及び半導体素子の製造方法
JP2007042936A (ja) Ｉｉｉ−ｖ族化合物半導体エピタキシャルウェハ
JPH06267992A (ja) 半導体装置およびその製造方法
KR100466543B1 (ko) 반도체 소자의 제조 방법
US8906758B2 (en) Regrown heterojunction bipolar transistors for multi-function integrated devices and method for fabricating the same
CN209785942U (zh) 异质接面双极性晶体管
JP2000174031A (ja) ヘテロ接合バイポーラトランジスタ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination