CN114665875A - 一种基于流水线adc的电容失配校准***及其校准方法 - Google Patents

一种基于流水线adc的电容失配校准***及其校准方法 Download PDF

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CN114665875A CN202210017444.0A CN202210017444A CN114665875A CN 114665875 A CN114665875 A CN 114665875A CN 202210017444 A CN202210017444 A CN 202210017444A CN 114665875 A CN114665875 A CN 114665875A
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李琨
叶明远
万书芹
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Abstract

本发明涉及一种模数转换，尤其是一种基于流水线ADC的电容失配校准***，包括：流水线ADC电路，所述流水线ADC电路包括一个闪存式ADC和若干流水线式ADC，所述闪存式ADC与若干所述流水线式ADC依次串联，且所述闪存式ADC串联在末端；数字延迟阵列，所述数字延迟阵列设置在所述流水线式ADC的数字输出的输出端，用于通过延迟对齐组成M位精度ADC；及数字校准电路，所述数字校准电路分别与所述流水线式ADC和闪存式ADC连接，用于对所述流水线式ADC做校准。该***采用简单的多路选择单元完成采样电容失配的校准，校准结构简单，逻辑单元少，硬件复杂度很低，校准效果明显。

Description

一种基于流水线ADC的电容失配校准***及其校准方法
技术领域
本发明涉及一种模数转换，尤其是一种基于流水线ADC的电容失配校准***及其校准方法。
背景技术
现代通信***中高速高精度模数转换器(AnalogtoDigitalConverter,ADC)有着广泛的应用，其中流水线ADC是最流行的结构，它具有高分辨率和采样速度。流水线ADC包含相同的级，这些级以级联方式连接，每个相同的级包含一个子ADC和一个余量增益数模转换器(MultiplyingDigital-toAnalogConverter,MDAC)。该数模转换器将得到的残余信号放大。子ADC是比较器的组合，而MDAC通常使用运算放大器或运算跨导放大器驱动的开关电容或开关电流电路实现。流水线ADC的线性度取决于子ADC和MDAC构建的性能。比较器偏置、运算放大器增益、电容失配和寄生电容是决定流水线ADC线性度的关键因素。数字冗余技术可以消除比较器偏移而产生的误差。其他三个因素会导致ADC输出的增益误差，并导致代码缺失和非单调性。对MDAC电容失配误差校准，是当前研究流水线ADC的重要部分。
目前，已有的基于统计学原理的校准方法，虽然可以校准电容失配对MDAC的影响，但这种结构对高比特量化的MDAC并不适合。另外基于DAC和反馈电容平均技术同时对DAC和反馈电容重新匹配获得较高的SFDR，也不利于测量电容大小。其他多以伪随机注入对电容失配校准，虽然这类校准方法可以实现纯后台校准，但需要引入额外的电路，且伪随机码增加了电路的白噪，加大了校准的复杂性。另外，模拟校准技术需要对硬件进行修改，这些修改都有其局限性。
发明内容
针对MDAC中存在的采样电容失配问题，以及已有校准方法的局限性，本发明提出了一种基于流水线ADC的MDAC采样电容失配误差的前台校准技术。通过对MDAC采样电容失配误差定量分析推导，并结合INL曲线获得误差大小，然后对误差进行补偿，，具体技术方案为：
一种基于流水线ADC的电容失配校准***，包括：流水线ADC电路，所述流水线ADC电路包括一个闪存式ADC和若干流水线式ADC，所述闪存式ADC与若干所述流水线式ADC依次串联，且所述闪存式ADC串联在末端；数字延迟阵列，所述数字延迟阵列设置在所述流水线式ADC的数字输出的输出端，用于通过延迟对齐组成M位精度ADC；及数字校准电路，所述数字校准电路分别与所述流水线式ADC和闪存式ADC连接，用于对所述流水线式ADC做校准。
优选的，所述流水线式ADC包括：子ADC单元和MDAC单元，所述子ADC单元与MDAC单元连接，且均与所述数字校准电路连接；所述子ADC单元对上一级余量进行量化，量化结果作为整体ADC数字编码输出；所述MDAC单元将所述子ADC单元的量化结果转化为相应的模拟量后与输入信号做差求得余量，所述余量经增益放大后作为残差信号输出给下一级继续量化。
进一步的，所述子ADC单元与所述闪存式ADC均为快闪结构，包括：若干比较器和一组比较电压。
其中，所述MDAC单元为电荷重分配型结构，所述MDAC单元包括n组采样电容、一组反馈电容和一个运算放大器。
优选的，所述数字校准电路为一个多路选择单元，用于通过输出数字码的INL曲线反映对应MDAC的电容失配大小提取误差，再经数字校准模块实现误差补偿。
一种基于流水线ADC的电容失配校准方法，包括以下步骤：
所述子ADC单元对上一级余量进行量化，所述MDAC单元将所述子ADC单元的量化结果转化为相应的模拟量后与输入信号做差求得余量，所述余量通过所述数字延迟阵列增益放大后作为残差信号输出给下一级继续量化；
所述数字校准电路为一个多路选择单元，用于通过输出数字码的INL曲线反映对应MDAC的电容失配大小提取误差，再经数字校准模块实现误差补偿。
优选的，所述子DAC单元将子ADC的输出转换为等效的模拟值时，在子DAC单元输出的Vdac为:
Figure BDA0003460395410000021
式中：子ADC单元输出stg1的十进制码等效值为-4——+4；
L1为量化电平，L1＝8，所以2/8Vref表示2.5位/级的最小分辨电压；
经余量增益放大后，第一级传递函数为:
Figure BDA0003460395410000022
式中：G1是第一级MDAC的增益，重复公式(2)操作，可得最后一级(Flash ADC)传递函数为：
Vres6＝Vres5-2Vref/L6×stg1，L1＝L2＝…＝L6＝8；
最后一级：
Figure BDA0003460395410000031
优选的，所述误差补偿时，采用INL间接反应误差量，INL表达式为：
Figure BDA0003460395410000032
式中：
Vk为第k个转换点对应的电压，VLSB为1LSB对应的电压。
与现有技术相比本发明具有以下有益效果：
本发明提供的一种基于流水线ADC的电容失配校准***采用简单的多路选择单元完成采样电容失配的校准，校准结构简单，逻辑单元少，硬件复杂度很低，校准效果明显。
附图说明
图1是流水线ADC结构原理图；
图2是子ADC单元的原理图；
图3是第一级传输曲线图；
图4是14位流水线ADC编码图；
图5是MDAC单元的原理图；
图6是非理想条件下传递曲线图；
图7是电容失配下的传输曲线图；
图8是采样电容失配下INL曲线图；
图9是数字校准电路的补偿原理图；
图10是RTL级校准前后FFT和INL曲线图一；
图11是RTL级校准前后FFT和INL曲线图二。
具体实施方式
现结合附图对本发明作进一步说明。
如图1所示，本发明提供的流水线ADC共6级，分别是一个5级3-bit流水线级和4-bit闪存级的典型流水线ADC结构。在每一级中，子ADC单元对上一级余量进行量化，量化结果经MDAC单元转化为相应的模拟量后与输入信号做差求得余量，余量经增益放大后作为残差信号输出给下一级继续量化，从而形成一个14位流水线ADC结构。
如图2所示，子ADC单元与最后一级的闪存式ADC相同，也采用快闪结构，每级快闪ADC由8个比较器和一组比较电压组成，输入电压Vin并行输入比较器，Vin大于比较电压时，输出高电平，反之输出低电平。同一Vin可以输出8位温度计码，它是一个子ADC对输入电压Vin直接量化的过程，输出的温度计码送入MDAC和数字编码单元，8位温度计码经数字编码单元后输出的4位二进制码的范围为-4～+4。
如图3所示，绘制了第一级MDAC的传输曲线及对应的编码，其中MDAC单元将子ADC的输出转换为等效的模拟值，考虑到信号是差分的，图3在子DAC输出的Vdac为:
Figure BDA0003460395410000041
其中子ADC输出stg1的十进制码等效值为-4——+4。量化电平L1如图2所示，L1＝8，所以2/8Vref表示2.5位/级的最小分辨电压。经余量增益放大后，第一级传递函数为：
Figure BDA0003460395410000042
其中，G1是第一级MDAC的增益，重复(2)式操作，可得最后一级(FlashADC)传递函数为，Vres6＝Vres5-2Vref/L6×stg1，L1＝L2＝…＝L6＝8。值得注意的是，最后一级Vres6不需要在流水线ADC中体现，但实际上该项有助于形成整个ADC的量化噪声[8]。(2)式可转化为：
Figure BDA0003460395410000043
由(3)式迭代到最后一级可得：
Figure BDA0003460395410000044
Vin对应的数字码如图4的编码所示。采样错位相加方式，转换后的15位二进制，最高位为符号位，其余为有效位数。
如图5所示，当Φ闭合时，MDAC单元工作在采样相，Cs1、Cs2、…、Cs8接至Vin端，此时运放的输入和输出端短路，a点的总电荷为：
Qsample＝(-Vin)(Cs1+Cs2…+Cs8) (5)
式中Cs1、Cs2、…、Cs8是采样电容。当MDAC单元工作在保持放大相时，a点的总电荷为：
Figure BDA0003460395410000051
式中Cf是反馈电容，A0是运放直流增益，Vref是参考电压，D1、D2、…、D8是图2中子ADC的编码器输入前的8位温度计码，D'1、D'2、…、D'8为D1、D2、…、D8的非。
当Qsample＝Qhold时，有：
Figure BDA0003460395410000052
理想情况下Cs1＝Cs2＝…＝Cs8＝1/2Cf、A0→∞，此时，该式为：
Figure BDA0003460395410000053
然而，实际电路中，MDAC采样电容存在失配，即Cs1、Cs2、…、Cs8以及Cf与理想值存在偏差，此时：
Figure BDA0003460395410000054
由(9)式知，在实际电路中，非理想效应导致Vres的电压范围与参考电压不对等，即(9)式中Cs存在一个或多个产生失配，此时，输出余量必然偏离理想值，从而影响后级流水线量化码输出。
采样电容失配带来的非理想值效应，大大影响整个流水线ADC的性能。图6给出了MDAC电容失配下的两种情况，ADC的非线性由图5中的缺失码和非单调性表示，过原点虚线为理想曲线。
由于流水线ADC后级电容失配对整体性能影响较小，故本实施例只校准前三级，且前三级流水线针对电容失配的前台校准情况基本一致，这里只对第一级进行分析。
由(8)式可知，理想传输曲线如图7实线所示，各区间段内没有相对误差；当(9)式中存在某个或某几个电容产生失配时，传输曲线就会发生偏差。此时(9)式为：
Figure BDA0003460395410000061
其中，ΔCi为电容失配大小与理想采样电容的占比，(10)式可看作关于Vin的正比例函数，β为定值。α是关于每级量化码的变量，α的值见表1所示，其对应的实际传输曲线如图7虚线所示，从图6和图7可知，电容失配严重影响了ADC性能。
表1α随量化码变化表
Figure BDA0003460395410000062
表1中相邻区间段理想α差为Vref，电容失配使得第一段区间整体偏移，此时以第一区间内为参考，αi-α1,(i>1)中ΔCiVref即为误差量，数字部分直接根据误差量对应的数字码进行补偿。实际电路中电容大小为fF级，无法直接测量电容失配大小，本文采用INL间接反应误差量，INL表达式为：
Figure BDA0003460395410000063
Vk为第k个转换点对应的电压，VLSB为1LSB对应的电压，本文VLSB＝1/2^14Vref。根据公式(11)，图6中理想曲线INL值为0，且假定不存在增益误差，校准后曲线INL值存在直流分量，需对整体失调进一步校准，缺失码和非单调性曲线的INL大小直接反映了各量化区间段的电容失配情况。
电容失配情况下，stg1量化码不变时，INLn为定值，当stg1量化码发生变化时，INLn发生跳变，该变化对应的电压大小为表1中-(∑ΔCi)Vref，为第一级余量误差，此时引起的相邻两区间的INL变化为：
ΔIL＝-∑ΔCiVref×2 11/Vref (12)
由(12)式可知，通过INL曲线变化间接可得每个电容失配大小。采样电容失配的INL曲线图如图8所示，图8中相邻线段的差值即为对应的电容失配相关量。
通过INL曲线测量出MDAC采样电容失配值的大小后，在数字域对整体编码进行补偿，每个区间段补偿大小为∑ΔCiVref，具体补偿原理即为一个简单的多路选择器实现补偿，如图9所示，子ADC输出的4位数字码为判断条件，以图8中第一区间为参考，第一区间的误差补偿值始终为0，以子ADC输出依次校准各个区间段，直至没有相对误差为止。通过对MDAC采样电容失配的校准，补偿了整个流水线ADC丢失的量化码，从而大大提升了流水线ADC的性能，提高了整个流水线ADC线性度。
在完成校准方法分析后，利用MATLAB建立了一个如前文所述6级14位流水线ADC模型，模拟条件为：第一级MADC存在电容失配，8组电容失配大小为：1.001Cs1、0.997Cs2、0.998Cs3、1.002Cs4、0.996Cs5、0.9992Cs6、1.0009Cs7、0.997Cs8，以及第一级存在0.005的增益误差，其他条件均为理想情况。在输入信号频率为155MHz，采样时钟频率为1GHz的情况下，取得数据作为校准前的输入。使用VerilogHDL编写了RTL级代码实现采样电容失配校准算法，采用Cadence公司的NCVerilog对所设计的代码进行了仿真。对校准前后数据作FFT和INL分析，结果如图10和图11所示。从校准前后FFT频谱及INL曲线图可知，本设计对MDAC电容失配误差校准有明显效果，设计的RTL级代码能够实现误差补偿。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明权利要求的保护范围之内。

Claims (8)

1.一种基于流水线ADC的电容失配校准***，其特征在于，包括：
流水线ADC电路，所述流水线ADC电路包括一个闪存式ADC和若干流水线式ADC，所述闪存式ADC与若干所述流水线式ADC依次串联，且所述闪存式ADC串联在末端；
数字延迟阵列，所述数字延迟阵列设置在所述流水线式ADC的数字输出的输出端，用于通过延迟对齐组成M位精度ADC；
数字校准电路，所述数字校准电路分别与所述流水线式ADC和闪存式ADC连接，用于对所述流水线式ADC做校准。
2.根据权利要求1所述的一种基于流水线ADC的电容失配校准***，其特征在于，所述流水线式ADC包括：子ADC单元和MDAC单元，所述子ADC单元与MDAC单元连接，且均与所述数字校准电路连接；
所述子ADC单元对上一级余量进行量化，量化结果作为整体ADC数字编码输出；所述MDAC单元将所述子ADC单元的量化结果转化为相应的模拟量后与输入信号做差求得余量，所述余量经增益放大后作为残差信号输出给下一级继续量化。
3.根据权利要求2所述的一种基于流水线ADC的电容失配校准***，其特征在于，所述子ADC单元与所述闪存式ADC均为快闪结构，包括：若干比较器和一组比较电压。
4.根据权利要求2所述的一种基于流水线ADC的电容失配校准***，其特征在于，所述MDAC单元为电荷重分配型结构，所述MDAC单元包括n组采样电容、一组反馈电容和一个运算放大器。
5.根据权利要求1所述的一种基于流水线ADC的电容失配校准***，其特征在于，所述数字校准电路为一个多路选择单元，用于通过输出数字码的INL曲线反映对应MDAC的电容失配大小提取误差，再经数字校准模块实现误差补偿。
6.一种用于权利要求1至5任一项所述的一种基于流水线ADC的电容失配校准***的校准方法，其特征在于，包括以下步骤：
所述子ADC单元对上一级余量进行量化，所述MDAC单元将所述子ADC单元的量化结果转化为相应的模拟量后与输入信号做差求得余量，所述余量通过所述数字延迟阵列增益放大后作为残差信号输出给下一级继续量化；
所述数字校准电路为一个多路选择单元，用于通过输出数字码的INL曲线反映对应MDAC的电容失配大小提取误差，再经数字校准模块实现误差补偿。
7.根据权利要求6所述的一种基于流水线ADC的电容失配校准方法，其特征在于，所述子DAC单元将子ADC的输出转换为等效的模拟值时，在子DAC单元输出的Vdac为:
Figure RE-FDA0003639694800000021
式中：
子ADC单元输出stg1的十进制码等效值为-4——+4；
L1为量化电平，L1＝8，所以2/8Vref表示2.5位/级的最小分辨电压；
经余量增益放大后，第一级传递函数为:
Figure RE-FDA0003639694800000022
式中：
G1是第一级MDAC的增益，重复公式(2)操作，可得最后一级(Flash ADC)传递函数为：
Vres6＝Vres5-2Vref/L6×stg1，L1＝L2＝…＝L6＝8；
最后一级：
Figure RE-FDA0003639694800000023
8.根据权利要求6所述的一种基于流水线ADC的电容失配校准方法，其特征在于，所述误差补偿时，采用INL间接反应误差量，INL表达式为：
Figure RE-FDA0003639694800000024
式中：
Vk为第k个转换点对应的电压，VLSB为1LSB对应的电压。
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