CN114664880A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN114664880A
CN114664880A CN202210208773.3A CN202210208773A CN114664880A CN 114664880 A CN114664880 A CN 114664880A CN 202210208773 A CN202210208773 A CN 202210208773A CN 114664880 A CN114664880 A CN 114664880A
Authority
CN
China
Prior art keywords
semiconductor substrate
memory cell
drain region
over
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210208773.3A
Other languages
English (en)
Inventor
沈香谷
王良玮
陈殿豪
陈燕铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114664880A publication Critical patent/CN114664880A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

在本发明实施例中，一种半导体器件包括半导体衬底、栅极结构、源极区、漏极区、内连线结构、存储单元及导通孔。半导体衬底具有第一侧及与第一侧相对的第二侧。栅极结构设置在半导体衬底的第一侧之上。源极区及漏极区在半导体衬底中设置在栅极结构旁边。内连线结构设置在半导体衬底的第一侧之上且电连接到源极区。存储单元设置在半导体衬底的第二侧之上且电连接到漏极区。导通孔在半导体衬底中设置在漏极区与存储单元之间且将漏极区与存储单元电连接。

Description

半导体器件及其形成方法
技术领域
本发明实施例涉及一种半导体器件及其形成方法。
背景技术
一些集成电路制造工艺包括与制作数据储存电路元件相关联的制造步骤。数据储存元件(例如，动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)及闪存(非易失性存储器的一种形式))将数据储存电路元件以紧密封装的元件阵列形式放置在集成电路中，以将数据储存元件所占据的管芯面积量最小化。磁阻随机存取存储器(Magnetoresistive Random AccessMemory，MRAM)是一种基于电路元件中磁场的取向来储存信息的数据储存元件。MRAM利用磁场而不是利用储存电路元件中是否存在电荷或者利用储存在数据储存电路元件中的电荷数量来储存信息。
发明内容
根据本发明的实施例，一种半导体器件包括半导体衬底、栅极结构、源极区、漏极区、内连线结构、存储单元及导通孔。所述半导体衬底具有第一侧及与所述第一侧相对的第二侧。所述栅极结构设置在所述半导体衬底的所述第一侧之上。所述源极区及所述漏极区在所述半导体衬底中设置在所述栅极结构旁边。所述内连线结构设置在所述半导体衬底的所述第一侧之上且电连接到所述源极区。所述存储单元设置在所述半导体衬底的所述第二侧之上且电连接到所述漏极区。所述导通孔在所述半导体衬底中设置在所述漏极区与所述存储单元之间且将所述漏极区与所述存储单元电连接。
根据本发明的实施例，一种半导体器件包括半导体衬底、源极区、漏极区、第一配线结构、第二配线结构、导通孔、第一存储单元及第二存储单元。所述半导体衬底具有第一侧及与所述第一侧相对的第二侧。所述源极区及所述漏极区设置在所述半导体衬底中。所述第一配线结构包括多条第一配线且设置在所述半导体衬底的所述第一侧之上并电连接到所述漏极区。所述第二配线结构包括多条第二配线且设置在所述半导体衬底的所述第二侧之上并电连接到所述漏极区。所述导通孔在所述半导体衬底中设置在所述漏极区与所述第二配线结构之间。所述第一存储单元设置在所述第一侧之上且位于所述多条第一配线之间并电连接到所述多条第一配线。所述第二存储单元设置在所述第二侧之上且设置在所述多条第二配线之间并电连接到所述多条第二配线。
根据本发明的实施例，一种制造半导体器件的方法包括以下步骤。在半导体衬底的第一侧以及所述半导体衬底中的源极区及漏极区之上形成栅极结构。在所述第一侧之上形成第一配线结构，以电连接所述源极区。将所述半导体衬底翻转。从第二侧形成穿透所述半导体衬底的导通孔，以电连接到所述漏极区。在所述半导体衬底的所述第二侧之上形成存储单元，以电连接到所述导通孔。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1H是根据本公开一些实施例的制造半导体器件的方法中的各种阶段的示意性剖视图。
图2是根据一些实施例的半导体器件的示意性剖视图。
图3示出根据一些实施例的形成半导体器件的方法。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可另外取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
图1A至图1H是根据一些实施例的制造半导体器件的方法中的各种阶段的示意性剖视图。在一些实施例中，半导体制造方法是封装工艺的一部分。
参照图1A，提供半导体衬底110。在一些实施例中，半导体衬底110是块状(bulk)半导体衬底。“块状”半导体衬底是指完全由至少一种半导体材料构成的衬底。在一些实施例中，块状半导体衬底包含如下的半导体材料或半导体材料的堆叠：例如，硅(Si)、锗(Ge)、硅锗(SiGe)、经碳掺杂的硅(Si:C)、硅锗碳(SiGeC)；或III-V化合物半导体(例如，砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)或磷砷化镓铟(GaInAsP))。在一些实施例中，块状半导体衬底包含单晶半导体材料，例如单晶硅。在一些实施例中，根据设计要求而定，对块状半导体衬底进行掺杂。在一些实施例中，块状半导体衬底掺杂有p型掺杂剂或n型掺杂剂。术语“p型”是指向本征半导体添加杂质来造成价电子的不足。示例性p型掺杂剂(即p型杂质)包括但不限于硼、铝、镓及铟。“n型”是指向本征半导体添加会贡献自由电子的杂质。示例性n型掺杂剂(即n型杂质)包括但不限于锑、砷及磷。如果经掺杂，则在一些实施例中，半导体衬底110具有处于1.0×1014原子/cm3到1.0×1017原子/cm3范围内的掺杂剂浓度，尽管掺杂剂浓度可更大或更小。在一些实施例中，半导体衬底110是绝缘体上半导体(semiconductor-on-insulator，SOI)衬底，包括形成在绝缘体层(未示出)上的顶部半导体层。顶部半导体层包含上述半导体材料，例如Si、Ge、SiGe、Si:C、SiGeC；或包含GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的III-V化合物半导体。绝缘体层举例来说是氧化硅层等。绝缘体层设置在基底衬底(典型的是硅或玻璃衬底)之上。
然后，可在半导体衬底110中及在半导体衬底110之上形成多个有源器件114。在一些实施例中，在半导体衬底110中形成多个隔离结构112，以界定其中形成有源器件114的有源区域。有源器件114可包括栅极结构116以及位于栅极结构116的相对侧处的源极区118a及漏极区118b。栅极结构116可包括：栅极介电层116a；栅极电极116b，位于栅极介电层116a上；以及间隔件116c，位于栅极介电层116a及栅极电极116b的相对侧壁上。在一些实施例中，栅极介电层116a包含氧化物、金属氧化物、类似物或其组合。栅极电极116b可包含含有金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。源极区118a及漏极区118b可为使用例如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、气相外延(vapor phase epitaxy，VPE)、分子束外延(molecular beam epitaxy，MBE)等工艺在半导体衬底110的凹槽(未示出)中外延生长的外延源极区及漏极区。源极区118a及漏极区118b的顶表面可从半导体衬底110的表面突出或者与半导体衬底110的表面实质上齐平，且源极区118a及漏极区118b的底表面可实质上彼此齐平。源极区118a及漏极区118b可具有介于约30nm与约50nm之间的范围内的厚度。当源极区118a及漏极区118b处于n型区(例如，n型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)区)时，源极区118a及漏极区118b可包含适合于n型场效应晶体管(field effect transistor，FET)的任何可接受的材料。举例来说，源极区118a及漏极区118b包含硅、碳化硅、经磷掺杂的碳化硅、磷化硅等。当源极区118a及漏极区118b处于p型区(例如，p型金属氧化物半导体(p-type metal-oxide-semiconductor，PMOS)区)时，源极区118a及漏极区118b可包含适合于p型FET的任何可接受的材料。举例来说，源极区118a及漏极区118b包含硅锗、经硼掺杂的硅锗、锗、锗锡等。
在替代性实施例中，有源器件114是纳米FET，且有源器件114还包括位于栅极结构116下方的纳米结构(未示出)。纳米结构可形成纳米FET的沟道区。举例来说，一些纳米结构由适用于p型纳米FET的第一半导体材料(例如，硅锗等)形成，且一些纳米结构由适用于n型纳米FET的第二半导体材料(例如，硅、硅碳等)形成。
在一些实施例中，半导体衬底110还包括位于源极区118a及漏极区118b中的一者下方的外延材料120。举例来说，外延材料120形成在漏极区118b下方。外延材料120可具有介于约50nm与约100nm之间的范围内的厚度。外延材料120的厚度对漏极区118b的厚度的比率可介于1比2的范围内。在一些实施例中，外延材料120是牺牲材料(也称为虚设材料)，其随后被移除以形成背侧通孔(例如，背侧通孔170，以下针对图1G进行论述)。外延材料120的顶表面可与漏极区118b及源极区118a的底表面齐平。外延材料120可使用例如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺在半导体衬底110的凹槽(未示出)中外延生长。外延材料120可包含任何可接受的材料，例如硅锗等。外延材料120可由对漏极区118b、半导体衬底110及介电层(例如，隔离结构112及介电层162，以下针对图1D进行论述)的材料具有高蚀刻选择性的材料形成。如此一来，可移除外延材料120并使用背侧通孔代替，而不会显著移除漏极区118b及介电层。
参照图1B，在半导体衬底110的第一侧(例如，前侧)110a处形成内连线结构140。内连线结构140可包括多个介电层132、134、142-1、…、142-m、多个内连线配线144-1、…、144-m以及对内连线配线144-1、…、144-m进行内连的多个导通孔146-1、…、146-m。在一些实施例中，m是大于12的正整数。举例来说，m在16到19之间。然而，应理解，内连线结构140可包括设置在任意数目的介电层中的任意数目的内连线配线。在一些实施例中，在半导体衬底110的第一侧110a之上形成介电层132。在一些实施例中，介电层132包含氧化硅。作为另外一种选择，在一些实施例中，介电层132包含介电常数(k)小于4的低介电常数介电材料。在一些实施例中，低介电常数介电材料具有从约1.2到约3.5的介电常数。在一些实施例中，介电层132包含四乙氧基硅烷(tetraethoxysilane，TEOS)形成的氧化物、未经掺杂的硅酸盐玻璃或经掺杂的硅酸盐玻璃(例如，硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG))和/或其他合适的介电材料。在一些实施例中，介电层132通过CVD、等离子体增强型化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)、物理气相沉积(physical vapor deposition，PVD)、旋涂、类似方法或其组合进行沉积。在一些实施例中，介电层132被沉积为具有在栅极结构116的顶表面上方的顶表面。随后举例来说使用栅极结构116作为抛光和/或蚀刻停止件通过化学机械平坦化(chemical mechanical planarization，CMP)和/或凹槽蚀刻对介电层132进行平坦化。在平坦化之后，介电层132具有与栅极结构116的顶表面实质上共面的表面。
在一些实施例中，在半导体衬底110的第一侧110a之上形成接触蚀刻停止层(contact etch stop layer，CESL)130。举例来说，CESL 130设置在介电层132与源极区118a之间、介电层132与漏极区118b之间以及介电层132与间隔件116c之间。CESL 130可包含具有与上覆的介电层132的材料不同的蚀刻速率的介电材料，例如氮化硅、氧化硅、氮氧化硅等。在一些实施例中，栅极结构116通过先栅极工艺(gate-first process)形成。然而，本公开不限于此。在替代性实施例中，栅极结构116通过后栅极工艺(gate-last process)形成，并且在形成介电层132之后执行替换工艺。在一些实施例中，栅极电极116b的顶表面、间隔件116c的顶表面、介电层132的顶表面以及CESL 130的顶表面实质上共面。
在一些实施例中，在形成介电层132之后，形成介电层134以覆盖介电层132。在一些实施例中，介电层134包含氧化硅。作为另外一种选择，在一些实施例中，介电层134包含介电常数(k)小于4的低介电常数介电材料。在一些实施例中，低介电常数介电材料具有从约1.2到约3.5的介电常数。在一些实施例中，介电层134包含TEOS形成的氧化物、未经掺杂的硅酸盐玻璃或经掺杂的硅酸盐玻璃(例如，BPSG、FSG、PSG、BSG)和/或其他合适的介电材料。在一些实施例中，介电层134通过CVD、PECVD、PVD、旋涂、类似方法或其组合形成。在一些实施例中，对介电层132及介电层134进行图案化，以形成用于暴露出漏极区118b及源极区118a以及栅极结构116的部分的开口。然后，形成导电材料以填充在介电层132及介电层134中界定的开口。可在使用导电材料填充之前在开口中沉积可选的扩散阻挡层和/或可选的粘合层。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、其组合等，且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。可使用化学机械平坦化(CMP)工艺等来移除多余的导电材料，从而形成栅极接触件138及源极接触件136。在一些实施例中，栅极接触件138与栅极结构116接触且源极接触件136与源极区118a接触。栅极接触件138及源极接触件136的材料可包括铝、钛、铜、镍、钨和/或其合金。栅极接触件138及源极接触件136可通过电镀、沉积、类似方法或其组合来形成。在实施例中，栅极接触件138及源极接触件136可通过沉积铜或铜合金的晶种层并通过电镀填充开口来形成。
然后，举例来说，在介电层134之上形成介电层142-1、…、142-m、内连线配线144-1、…、144-m以及对内连线配线144-1、…、144-m进行内连的导通孔146-1、…、146-m。堆叠的介电层142-1、…、142-m中的每一者可包含介电材料，例如低介电常数介电材料、超低介电常数(extra low-k，ELK)介电材料等。介电层142-1、…、142-m可使用适当的工艺(例如，CVD、ALD、PVD、PECVD等)来沉积。
在一些实施例中，内连线配线144-1、…、144-m也被称为布线(routing)、导电图案、导电特征或导电线。在一些实施例中，使用镶嵌工艺(damascene process)或双镶嵌工艺(dual-damascene process)形成内连线配线144-1、…、144-m及导通孔146-1、…、146-m。举例来说，利用光刻与蚀刻技术的组合对相应的介电层142-1、…、142-m进行图案化，以形成与内连线配线144-1、…、144-m及导通孔146-1、…、146-m的期望图案对应的沟槽。可沉积可选的扩散阻挡层和/或可选的粘合层，且然后可使用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、其组合等，且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。在实施例中，内连线配线144-1、…、144-m及导通孔146-1、…、146-m通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成。可使用化学机械平坦化(CMP)工艺等以从相应的介电层142-1、…、142-m的表面移除多余的导电材料，并对介电层142-1、…、142-m的表面、内连线配线144-1、…、144-m的表面以及导通孔146-1、…、146-m的表面进行平坦化，以进行随后的处理。
在一些实施例中，由于内连线结构140形成在半导体衬底110的前侧，因此它也被称为前侧内连线结构。前侧内连线结构140可电连接到栅极接触件138及源极接触件136以形成功能电路。在一些实施例中，由前侧内连线结构140形成的功能电路可包括逻辑电路、存储器电路、图像传感器电路等。举例来说，源极线(未示出)通过内连线结构140电连接到源极接触件136。
参照图1C，通过接合层152将载体衬底150(也称为载体)接合到前侧内连线结构140的顶表面。载体衬底150可为玻璃载体衬底、陶瓷载体衬底、晶片(例如，硅晶片)等。载体衬底150可在后续处理步骤期间以及在完成的器件中提供结构支撑。
在一些实施例中，使用合适的技术(例如，电介质对电介质接合等)将载体衬底150接合到前侧内连线结构140。电介质对电介质接合可包括在前侧内连线结构140上沉积接合层152。在一些实施例中，接合层152包含通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。在替代性实施例中，可在使用例如CVD、ALD、PVD、热氧化等进行接合之前在载体衬底150的表面上形成接合层。
在一些实施例中，在将载体衬底150接合到前侧内连线结构140之后，将器件翻转，使得半导体衬底110的第二侧(例如，背侧)110b面向上。半导体衬底110的第二侧(例如，背侧)110b与半导体衬底110的第一侧(例如，前侧)110a相对。
然后，移除半导体衬底110的远离载体衬底150的部分，以暴露出隔离结构112的表面。可通过使用隔离结构112的表面作为终点、通过平坦化工艺(例如，CMP)、回蚀工艺、其组合等来移除半导体衬底110的部分。在其中半导体衬底110是包括绝缘体层的绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的一些实施例中，在此步骤中移除绝缘体层。在部分移除半导体衬底110之后，半导体衬底110的表面与隔离结构112的表面彼此平齐。
参照图1D，移除半导体衬底110的部分，以形成凹槽158。在一些实施例中，移除半导体衬底110的位于源极区118a及漏极区118b之上的部分，且在半导体衬底110、隔离结构112及外延材料120之间形成凹槽158。可使用合适的蚀刻工艺(例如，回蚀工艺、各向同性蚀刻工艺(例如，湿式蚀刻工艺)、各向异性蚀刻工艺(例如，干式蚀刻工艺)等)来蚀刻半导体衬底110。蚀刻工艺可为对半导体衬底110的材料有选择性的工艺(例如，以比蚀刻隔离结构112、源极区118a、漏极区118b及外延材料120的材料快的速率蚀刻半导体衬底110的材料)。在部分移除半导体衬底110之后，可暴露出隔离结构112及外延材料120的表面。
参照图1E，在半导体衬底110、隔离结构112及外延材料120的暴露表面之上形成介电层160，且然后在凹槽158中形成介电层162。介电层160可实体接触半导体衬底110的表面、隔离结构112的表面及外延材料120的表面。介电层160可包含具有与上覆的介电层162的材料不同的蚀刻速率的介电材料，例如氮化硅、氧化硅、氮氧化硅等。介电层162可由介电材料(例如，PSG、BSG、BPSG、USG等)形成，且可通过任何合适的方法(例如，CVD、PECVD等)来沉积。在实施例中，介电层160包含氮化硅，且介电层162包含氧化硅。在替代性实施例中，省略介电层160。
参照图1F，通过平坦化工艺移除介电层160、162及隔离结构112的部分，以暴露出外延材料120的表面。平坦化工艺可为通过使用外延材料120的表面作为终点的CMP工艺等。在平坦化工艺之后，介电层160、162的表面及隔离结构112的表面与外延材料120的表面平齐，且外延材料120的表面被暴露出。
参照图1G，移除外延材料120以形成凹槽164，且在凹槽164中形成背侧通孔170。外延材料120可通过合适的蚀刻工艺(其可为各向同性蚀刻工艺，例如湿式蚀刻工艺)移除。蚀刻工艺可对外延材料120的材料具有高蚀刻选择性。如此一来，可移除外延材料120而不会显著移除介电层160、162的材料、隔离结构112的材料或漏极区118b的材料。凹槽164可暴露出漏极区118b的背侧表面及介电层160的侧壁。在一些实施例中，背侧通孔170包括位于凹槽164的侧壁上的硅化物层172以及填满凹槽164的金属层174。硅化物层172可包含TiSi等。金属层174可包含铜、铝、钴、钨、钛、钽、钌、其合金等。在实施例中，硅化物层172包含TiSi，且金属层174包含钌。
背侧通孔170电连接到漏极区118b。在一些实施例中，背侧通孔170与漏极区118b直接接触。背侧通孔170可部分地设置在半导体衬底110中，且背侧通孔170可从半导体衬底110的第二侧110b部分地突出并延伸到介电层162中。在一些实施例中，背侧通孔170的第一表面(例如，顶表面)与介电层162的表面及隔离结构112的表面实质上齐平，且背侧通孔170的第二表面(例如，底表面)与源极区118a的表面实质上齐平。
参照图1H，在半导体衬底110的第二侧(例如，背侧)110b之上形成具有存储单元MC的内连线结构180，以电连接到背侧通孔170。然后，形成半导体器件100。在一些实施例中，内连线结构180形成在介电层162上。由于内连线结构180形成在半导体衬底110的背侧上，因此它可被称为背侧内连线结构。内连线结构180可包括多个介电层182-0、182-1、…、182-n、多个内连线配线184-0、184-1、…、184-n以及对内连线配线184-0、184-1、…、184-n进行内连的多个导通孔186-1、…、186-n。在一些实施例中，n是正整数。举例来说，n是2。然而，本公开不限于此。堆叠的介电层182-0、182-1、…、182-n中的每一者可包含介电材料，例如低介电常数介电材料、超低介电常数(ELK)介电材料等。介电层182-0、182-1、…、182-n可使用适当的工艺(例如，CVD、ALD、PVD、PECVD等)来沉积。
在一些实施例中，使用镶嵌工艺或双镶嵌工艺形成内连线配线184-0、184-1、…、184-n及导通孔186-1、…、186-n。举例来说，利用光刻与蚀刻技术的组合对相应的介电层182-0、182-1、…、182-n进行图案化，以形成与内连线配线184-0、184-1、…、184-n及导通孔186-1、…、186-n的期望图案对应的沟槽。可沉积可选的扩散阻挡层和/或可选的粘合层，且然后可使用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、其组合等，且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。在实施例中，内连线配线184-0、184-1、…、184-n及导通孔186-1、…、186-n通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成。可使用化学机械平坦化(CMP)工艺等以从相应的介电层182-0、182-1、…、182-n的表面移除多余的导电材料，并对介电层182-0、182-1、…、182-n、及内连线配线184-0、184-1、…、184-n以及导通孔186-1、…、186-n的表面进行平坦化，以进行随后的处理。图1G中示出的介电层182-0、182-1、…、182-n的数目是非限制性实例，可在背侧内连线结构180中使用任何合适数目的介电层182-0、182-1、…、182-n。
在一些实施例中，存储单元MC嵌入(或垂直***到)内连线结构180中。也就是说，存储单元MC位于内连线配线184-0、184-1、…、184-n及导通孔186-1、…、186-n中的相邻两者之间并与之接触。在其中n为2的实施例中，存储单元MC设置在内连线配线184-1与导通孔186-2之间。在替代性实施例中，存储单元MC设置在内连线配线184-0上并与内连线配线184-0直接接触。在一些实施例中，如图1H中所示，在存储单元MC上仅形成内连线配线184-n及导通孔186-n，且存储单元MC设置在内连线配线184-(n-1)与导通孔186-n之间。然而，本公开不限于此。存储单元MC可***在内连线配线184-0、184-1、…、184-n及导通孔186-1、…、186-n中的相邻两者之间。在一些实施例中，存储单元MC是磁性隧道结(magnetictunnel junction，MTJ)存储单元(例如，MRAM单元)。存储单元MC可在两个相邻的介电层182-0、182-1、…、182-n之间形成在介电层190中。介电层190的材料及形成方法可与介电层182-0、182-1、…、182-n相似或实质上相同。存储单元MC可包括底部电极通孔192A、底部电极194、磁性隧道结结构196、顶部电极198及顶部电极通孔192B。底部电极194及顶部电极198可分别包含TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金和/或其组合。每一磁性隧道结结构196可包括合成反铁磁(synthetic antiferromagnet，SAF)结构(未示出)、非磁性隧道阻挡层(未示出)及自由磁化层(未示出)。非磁性金属缓冲层可设置在底部电极194与磁性隧道结结构196之间。在一些实施例中，存储单元MC的总厚度与一组内连线配线184-1、…、184-n和位于内连线配线184-1、…、184-n之下的导通孔186-1、…、186-n的总厚度实质上相同或相似。相似地，介电层190的总厚度可与介电层182-1、…、182-n的总厚度实质上相同或相似。在替代性实施例中，省略底部电极通孔192A及顶部电极通孔192B中的至少一者。在一些实施例中，存储单元MC通过内连线结构180电连接到位线(未示出)。然而，本公开不限于此。此外，位线的延伸方向可实质上垂直于字线的延伸方向。在替代性实施例中，从载体衬底150剥离半导体器件100并将半导体器件100安装到另一衬底上。
在一些实施例中，半导体器件100包括前侧内连线结构140及背侧内连线结构180，且存储单元MC嵌入在背侧内连线结构180中以电连接前侧内连线结构140。
在一些实施例中，在半导体衬底的背侧之上形成存储单元。因此，形成存储单元可与形成背侧配线(布线)组合，且与形成前侧配线分开。由于背侧配线的总数目(例如，3到5)小于前侧配线的总数目(例如，16到19)，因此可减少存储单元的总热预算。另外，可降低总配线电阻。因此，存储单元可具有改进的性能及可靠性。
在一些实施例中，存储单元仅设置在半导体衬底的背侧处。本公开不限于此。在替代性实施例中，如图2中所示，半导体器件100’与图1H的半导体器件100相似，且不同之处在于在半导体衬底110的前侧处还形成另一存储单元MC’。参照图2，在一些实施例中，存储单元MC形成在半导体衬底110的第二侧110b(即，背侧)之上，且存储单元MC’形成在半导体衬底110的第一侧110a(即，前侧)之上。在一些实施例中，内连线结构140形成在源极区118a之上并电连接到源极区118a，且内连线结构140’形成在漏极区118b之上并通过漏极接触件136’电连接到漏极区118b。内连线结构140’可与内连线结构140相似，且可与内连线结构140同时形成。不同之处在于存储单元MC’嵌入在内连线结构140’中。举例来说，内连线结构140包括介电层142-1、…、142-p、…、142-m、内连线配线144-1、…、144-p、…、144-m以及对内连线配线144-1、…、144-p、…、144-m进行内连的导通孔146-1、…、146-p、…、146-m，且内连线结构140’包括内连线配线144-1、…、144-m及对内连线配线144-1、…、144-m进行内连的导通孔146-1、…、146-m。在这样的实施例中，存储单元MC’设置在内连线配线及导通孔中的相邻两者之间且与其直接接触。在一些实施例中，存储单元MC’设置在与导通孔146-p及内连线配线144-p相同的高度处。在一些实施例中，存储单元MC’的总厚度与导通孔146-p和内连线配线144-p的总厚度实质上相同。在一些实施例中，p为7，且m大于12。然而，本公开不限于此。内连线结构140’可包括设置在任意数目的介电层中的任意数目的内连线配线，且存储单元MC’可嵌入在内连线配线及导通孔中的任意相邻两者中。在这样的实施例中，存储单元设置在半导体衬底(即，晶片)的前侧及背侧二者处，且因此在相同的面积中存储容量可加倍。此外，在一些实施例中，在形成存储单元MC’之后，在存储单元MC’之上依序形成多个内连线配线(例如，内连线配线144-(p+1)至内连线配线144-m)，且因此存储单元MC’必须经历许多热工艺。相反，在形成存储单元MC之后，在存储单元MC上形成很少的内连线配线(例如，内连线配线184-n)，且因此存储单元MC经历很少的热工艺。换句话说，在一些实施例中，与***到前侧配线结构中的存储单元相比，可防止形成有背侧配线结构的存储单元重复经历热工艺。因此，改进存储单元MC的性能。
图3示出根据一些实施例的形成半导体器件的方法。尽管所述方法被示出和/或阐述为一系列动作或事件，但应理解，所述方法不限于所示的次序或动作。因此，在一些实施例中，动作可以与所示的不同的次序施行和/或可同时施行。此外，在一些实施例中，所示的动作或事件可被细分成多个动作或事件，这些动作或事件可在单独的时间施行或者与其他动作或子动作同时施行。在一些实施例中，可省略一些示出的动作或事件，且可包括其他未示出的动作或事件。
在动作S200处，在半导体衬底的第一侧以及半导体衬底中的源极区及漏极区之上形成栅极结构。图1A及图2示出与动作S200的一些实施例对应的不同视图。
在动作S202处，在第一侧之上形成配线结构以电连接源极区。图1B及图2示出与动作S202的一些实施例对应的不同视图。
在动作S204处，将半导体衬底翻转。图1C及图2示出与动作S204的一些实施例对应的不同视图。
在动作S206处，从第二侧形成穿透半导体衬底的导通孔，以电连接到漏极区。图1C至图1G及图2示出与动作S206的一些实施例对应的不同视图。
在动作S208处，在半导体衬底的第二侧之上形成存储单元，以电连接到导通孔。图1H及图2示出与动作S208的一些实施例对应的不同视图。
根据本公开的一些实施例，一种半导体器件包括半导体衬底、栅极结构、源极区、漏极区、内连线结构、存储单元及导通孔。所述半导体衬底具有第一侧及与所述第一侧相对的第二侧。所述栅极结构设置在所述半导体衬底的所述第一侧之上。所述源极区及所述漏极区在所述半导体衬底中设置在所述栅极结构旁边。所述内连线结构设置在所述半导体衬底的所述第一侧之上且电连接到所述源极区。所述存储单元设置在所述半导体衬底的所述第二侧之上且电连接到所述漏极区。所述导通孔在所述半导体衬底中设置在所述漏极区与所述存储单元之间且将所述漏极区与所述存储单元电连接。
在一些实施例中，其中所述导通孔的一部分从所述半导体衬底的所述第二侧突出。
在一些实施例中，还包括位于所述半导体衬底的所述第二侧之上的介电层，其中所述导通孔的一部分设置在所述介电层中，且所述导通孔的表面与所述介电层的表面实质上齐平。
在一些实施例中，还包括隔离结构，所述隔离结构穿透所述半导体衬底并从所述半导体衬底的所述第二侧突出，其中所述隔离结构的表面与所述导通孔的表面实质上齐平。
在一些实施例中，还包括介电层及隔离结构，所述介电层位于所述半导体衬底的所述第二侧之上，所述隔离结构穿透所述半导体衬底及所述介电层，其中所述隔离结构的表面与所述导通孔的表面及所述介电层的表面实质上齐平。
在一些实施例中，还包括垂直堆叠在所述导通孔上且电连接到所述导通孔的多个导电图案，其中所述存储单元垂直***在所述多个导电图案中的相邻两个导电图案之间且与所述多个导电图案中的所述相邻两个导电图案直接接触。
在一些实施例中，其中所述导通孔与所述漏极区直接接触。
根据本公开的一些实施例，一种半导体器件包括半导体衬底、源极区、漏极区、第一配线结构、第二配线结构、导通孔、第一存储单元及第二存储单元。所述半导体衬底具有第一侧及与所述第一侧相对的第二侧。所述源极区及所述漏极区设置在所述半导体衬底中。所述第一配线结构包括多条第一配线且设置在所述半导体衬底的所述第一侧之上并电连接到所述漏极区。所述第二配线结构包括多条第二配线且设置在所述半导体衬底的所述第二侧之上并电连接到所述漏极区。所述导通孔在所述半导体衬底中设置在所述漏极区与所述第二配线结构之间。所述第一存储单元设置在所述第一侧之上且位于所述多条第一配线之间并电连接到所述多条第一配线。所述第二存储单元设置在所述第二侧之上且设置在所述多条第二配线之间并电连接到所述多条第二配线。
在一些实施例中，其中所述多条第一配线堆叠在彼此上，且所述第一存储单元***到所述多条第一配线中的相邻两条第一配线中且与所述相邻两条第一配线直接接触。
在一些实施例中，其中所述多条第二配线堆叠在彼此上，且所述第二存储单元***到所述多条第二配线中的相邻两条第二配线中且与所述相邻两条第二配线直接接触。
在一些实施例中，还包括第三配线结构，所述第三配线结构位于所述半导体衬底的所述第一侧之上且电连接到所述源极区，其中所述第三配线结构包括多条第三配线，所述第一存储单元的底表面与所述多条第三配线中的一者的顶表面实质上共面，且所述第一存储单元的顶表面与所述多条第三配线中的另一者的底表面实质上共面。
在一些实施例中，其中所述导通孔与所述漏极区及所述第二配线结构直接接触。
在一些实施例中，其中所述第一存储单元及所述第二存储单元是磁性隧道结存储单元。
在一些实施例中，还包括位于所述第二侧之上的第一介电层，其中所述导通孔设置在所述第一介电层中，且所述导通孔具有第一表面及第二表面，所述第一表面与所述第一介电层的表面实质上共面，所述第二表面与所述第一表面相对且与所述源极区的表面实质上共面。
根据本公开的一些实施例，一种制造半导体器件的方法包括以下步骤。在半导体衬底的第一侧以及所述半导体衬底中的源极区及漏极区之上形成栅极结构。在所述第一侧之上形成第一配线结构，以电连接所述源极区。将所述半导体衬底翻转。从第二侧形成穿透所述半导体衬底的导通孔，以电连接到所述漏极区。在所述半导体衬底的所述第二侧之上形成存储单元，以电连接到所述导通孔。
在一些实施例中，还包括在所述半导体衬底中在所述第二侧与所述漏极区之间形成外延材料，其中所述外延材料与所述漏极区直接接触，且所述导通孔通过移除所述外延材料以形成开口并在所述开口中填充导电材料来形成。
在一些实施例中，还包括：从所述第二侧移除所述半导体衬底的部分，以形成凹槽；形成第一介电层以填充所述凹槽；以及对所述第一介电层的部分进行平坦化，以暴露出所述外延材料。
在一些实施例中，还包括在所述半导体衬底中形成隔离结构，其中从所述第二侧移除所述半导体衬底的部分包括：使用所述隔离结构的表面作为终点通过平坦化工艺移除所述半导体衬底的第一部分；以及移除所述半导体衬底的位于所述隔离结构与所述源极区之上的所述外延材料之间的第二部分。
在一些实施例中，其中将所述半导体衬底翻转包括将所述第一配线结构接合到载体衬底上。
在一些实施例中，还包括在所述第一侧之上形成第二配线结构及在所述第二配线结构中形成第二存储单元，以电连接所述漏极区。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种半导体器件，包括：
半导体衬底，具有第一侧及与所述第一侧相对的第二侧；
栅极结构，位于所述半导体衬底的所述第一侧之上；
源极区及漏极区，在所述半导体衬底中位于所述栅极结构旁边；
内连线结构，设置在所述半导体衬底的所述第一侧之上且电连接到所述源极区；
存储单元，设置在所述半导体衬底的所述第二侧之上且电连接到所述漏极区；以及
导通孔，其中所述导通孔在所述半导体衬底中设置在所述漏极区与所述存储单元之间且将所述漏极区与所述存储单元电连接。
2.根据权利要求1所述的半导体器件，其中所述导通孔的一部分从所述半导体衬底的所述第二侧突出。
3.根据权利要求1所述的半导体器件，还包括位于所述半导体衬底的所述第二侧之上的介电层，其中所述导通孔的一部分设置在所述介电层中，且所述导通孔的表面与所述介电层的表面实质上齐平。
4.根据权利要求1所述的半导体器件，还包括隔离结构，所述隔离结构穿透所述半导体衬底并从所述半导体衬底的所述第二侧突出，其中所述隔离结构的表面与所述导通孔的表面实质上齐平。
5.根据权利要求1所述的半导体器件，还包括介电层及隔离结构，所述介电层位于所述半导体衬底的所述第二侧之上，所述隔离结构穿透所述半导体衬底及所述介电层，其中所述隔离结构的表面与所述导通孔的表面及所述介电层的表面实质上齐平。
6.根据权利要求1所述的半导体器件，还包括垂直堆叠在所述导通孔上且电连接到所述导通孔的多个导电图案，其中所述存储单元垂直***在所述多个导电图案中的相邻两个导电图案之间且与所述多个导电图案中的所述相邻两个导电图案直接接触。
7.一种半导体器件，包括：
半导体衬底，具有第一侧及与所述第一侧相对的第二侧；
源极区及漏极区，位于所述半导体衬底中；
第一配线结构，包括多条第一配线，位于所述半导体衬底的所述第一侧之上且电连接到所述漏极区；
第二配线结构，包括多条第二配线，位于所述半导体衬底的所述第二侧之上且电连接到所述漏极区；
导通孔，在所述半导体衬底中设置在所述漏极区与所述第二配线结构之间；
第一存储单元，设置在所述第一侧之上，其中所述第一存储单元设置在所述多条第一配线之间且电连接到所述多条第一配线；以及
第二存储单元，设置在所述第二侧之上，其中所述第二存储单元设置在所述多条第二配线之间且电连接到所述多条第二配线。
8.根据权利要求7所述的半导体器件，其中所述多条第一配线堆叠在彼此上，且所述第一存储单元***到所述多条第一配线中的相邻两条第一配线中且与所述相邻两条第一配线直接接触。
9.一种形成半导体器件的方法，包括：
在半导体衬底的第一侧之上形成栅极结构以及所述半导体衬底中形成源极区及漏极区；
在所述第一侧之上形成第一配线结构，以电连接所述源极区；
将所述半导体衬底翻转；
形成从所述半导体衬底的第二侧穿透所述半导体衬底的导通孔，以电连接到所述漏极区；以及
在所述半导体衬底的所述第二侧之上形成第一存储单元，以电连接到所述导通孔。
10.根据权利要求9所述的方法，还包括在所述半导体衬底中在所述第二侧与所述漏极区之间形成外延材料，其中所述外延材料与所述漏极区直接接触，且所述导通孔通过移除所述外延材料以形成开口并在所述开口中填充导电材料来形成。
CN202210208773.3A 2021-03-05 2022-03-03 半导体器件及其形成方法 Pending CN114664880A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163156947P 2021-03-05 2021-03-05
US63/156,947 2021-03-05
US17/364,862 US11744084B2 (en) 2021-03-05 2021-06-30 Semiconductor devices and method of forming the same
US17/364,862 2021-06-30

Publications (1)

Publication Number Publication Date
CN114664880A true CN114664880A (zh) 2022-06-24

Family

ID=82027873

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210208773.3A Pending CN114664880A (zh) 2021-03-05 2022-03-03 半导体器件及其形成方法

Country Status (3)

Country Link
US (2) US11744084B2 (zh)
CN (1) CN114664880A (zh)
TW (1) TW202236663A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11659774B2 (en) * 2020-11-25 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for MRAM devices having spacer element
US20230016126A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company Limited Tungsten via for a magnetic tunnel junction interconnect

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015050339A (ja) * 2013-09-02 2015-03-16 ソニー株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US11744084B2 (en) 2023-08-29
US20230354614A1 (en) 2023-11-02
TW202236663A (zh) 2022-09-16
US20220285436A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
TWI711196B (zh) 磁阻隨機存取記憶體元件及其形成方法
CN111316440A (zh) 包含键合的存储器管芯和***逻辑管芯的三维存储器器件及其制作方法
US20230354614A1 (en) Semiconductor devices and method of forming the same
KR20190059214A (ko) 자기 랜덤 액세스 메모리 및 그 제조 방법
US11227892B2 (en) MRAM integration with BEOL interconnect including top via
US11950432B2 (en) Semiconductor packages and method of manufacturing the same
US20230345738A1 (en) Semiconductor device and method for forming the same
US20210408049A1 (en) Semiconductor chip
CN115050774A (zh) 记忆体装置、半导体装置和制造半导体装置的方法
JP2022548849A (ja) カプセル化トポグラフィ支援自己整合型ｍｒａｍトップ・コンタクト
US20220319989A1 (en) Semiconductor device structure and methods of forming the same
CN113517258B (zh) 混合导电结构及其形成方法
US20240057307A1 (en) Semiconductor device and method of forming the same
US20230223344A1 (en) Interconnect structure and methods of forming the same
US11996405B2 (en) Memory device, semiconductor die, and method of fabricating the same
US20240105591A1 (en) Interconnect structure and methods of forming the same
US11127784B2 (en) Integrated circuits with embedded memory structures and methods for fabricating the same
US11683992B2 (en) Magnetic memory device
US20220352256A1 (en) Backside memory integration
US20240079476A1 (en) Backside power deliver network connection through dummy gates
US20230039661A1 (en) Interconnect structure and methods of forming the same
US20230411391A1 (en) Stacked device structures and methods for forming the same
US20230130305A1 (en) High aspect ratio shared contacts
US20230178129A1 (en) Dielectric fill for tight pitch mram pillar array
KR20220141382A (ko) 자기 기억 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication