CN114648959A - 栅极驱动电路和显示装置 - Google Patents

栅极驱动电路和显示装置 Download PDF

Info

Publication number
CN114648959A
CN114648959A CN202111395339.2A CN202111395339A CN114648959A CN 114648959 A CN114648959 A CN 114648959A CN 202111395339 A CN202111395339 A CN 202111395339A CN 114648959 A CN114648959 A CN 114648959A
Authority
CN
China
Prior art keywords
gate
transistor
node
pull
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111395339.2A
Other languages
English (en)
Other versions
CN114648959B (zh
Inventor
洪礼媛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN114648959A publication Critical patent/CN114648959A/zh
Application granted granted Critical
Publication of CN114648959B publication Critical patent/CN114648959B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0224—Details of interlacing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本公开内容的实施方式涉及一种栅极驱动电路和显示装置，其中栅极驱动电路包括用于输出第一栅极信号的第一类型级电路和用于输出第二栅极信号的第二类型级电路，并且还包括用于在接通时向屏蔽金属供应偏置电压的偏置晶体管，该屏蔽金属被定位成与第一类型级电路中包括的多个晶体管之中的特定晶体管的半导体层交叠。本公开内容的实施方式可以防止在栅极驱动电路内部出现漏电流。

Description

栅极驱动电路和显示装置
相关申请的交叉引用
本申请要求于2020年12月18日提交的韩国专利申请第10-2020-0177973号的优先权，该申请出于所有目的通过引用并入于此，如同在本文中完全阐述的一样。
技术领域
本公开内容涉及一种栅极驱动电路和显示装置。
背景技术
信息社会的发展导致对各种类型的显示装置的需求增加，并且近年来，诸如液晶显示装置和有机发光显示装置的各种显示装置被利用。
显示装置可以包括设置多条数据线和多条栅极线的显示面板、用于驱动多条数据线的数据驱动电路、用于驱动多条栅极线的栅极驱动电路等。
同时，栅极驱动电路包括多个晶体管，并且已经存在在多个晶体管中的至少一个中出现不需要的漏电流的现象。栅极驱动电路中的这种漏电流可能导致栅极驱动电路的故障。
发明内容
本公开内容的实施方式可以提供一种能够防止在栅极驱动电路内部出现漏电流的栅极驱动电路和显示装置。
本公开内容的实施方式可以提供被配置成具有包括不同类型的级电路的差分结构的栅极驱动电路和显示装置。
本公开内容的实施方式可以提供一种能够通过使用奇数编号级电路与偶数编号级电路之间的差分结构来防止漏电流的栅极驱动电路和显示装置。
本公开内容的实施方式可以提供一种能够通过使用奇数编号级电路与偶数编号级电路之间的差分结构，在防止漏电流的同时还防止栅极输出偏差的栅极驱动电路和显示装置。
在一个方面中，本公开内容的实施方式可以提供一种栅极驱动电路，其包括：第一类型级电路，其包括第一进位输出电路和第一栅极输出电路，该第一进位输出电路接收第一时钟信号和第一低电平电压(-12V)，并将第一进位信号输出至第一进位输出节点，该第一栅极输出电路接收第一时钟信号和第一低电平电压，并将第一栅极信号输出至第一栅极输出节点；以及第二类型级电路，其包括第二进位输出电路和第二栅极输出电路，该第二进位输出电路接收进位时钟信号和第二低电平电压(-16V)，并将第二进位信号输出至第二进位输出节点，该第二栅极输出电路接收第二时钟信号和第一低电平电压(-12V)，并将第二栅极信号输出至第二栅极输出节点。
根据本公开内容的实施方式的栅极驱动电路可以包括用于在接通时向屏蔽金属供应偏置电压的偏置晶体管，该屏蔽金属被定位成与第一类型级电路中包括的多个晶体管之中的特定晶体管的半导体层交叠。
第一进位输出电路可以包括第一时钟信号被输入至的第一进位上拉晶体管以及第一低电平电压被输入至的第一进位下拉晶体管，并且可以将第一进位信号输出至第一进位输出节点，第一进位上拉晶体管和第一进位下拉晶体管被连接至该第一进位输出节点。
第一栅极输出电路可以包括第一时钟信号被输入至的第一栅极上拉晶体管以及第一低电平电压被输入至的第一栅极下拉晶体管，并且可以将第一栅极信号输出至第一栅极输出节点，第一栅极上拉晶体管和第一栅极下拉晶体管被连接至该第一栅极输出节点。
第二进位输出电路可以包括进位时钟信号被输入至的第二进位上拉晶体管以及第二低电平电压被输入至的第二进位下拉晶体管，并且可以将第二进位信号输出至第二进位输出节点，第二进位上拉晶体管和第二进位下拉晶体管被连接至该第二进位输出节点。
第二栅极输出电路可以包括第二时钟信号被输入至的第二栅极上拉晶体管以及第一低电平电压被输入至的第二栅极下拉晶体管，并且可以将第二栅极信号输出至第二栅极输出节点，第二栅极上拉晶体管和第二栅极下拉晶体管被连接至该第二栅极输出节点。
偏置晶体管可以在接通时向屏蔽金属供应偏置电压，该屏蔽金属被定位成与作为包括在第一类型级电路中的特定晶体管的第一栅极上拉晶体管的半导体层交叠。
偏置晶体管可以在接通时向屏蔽金属供应偏置电压，该屏蔽金属被定位成与作为包括在第一类型级电路中的特定晶体管的第一进位上拉晶体管的半导体层交叠。
第一类型级电路还可以包括用于对第一栅极上拉晶体管的栅极节点进行充电的第一Q节点充电晶体管、用于对第一栅极上拉晶体管的栅极节点进行放电的第一Q节点放电晶体管、用于对第一栅极下拉晶体管的栅极节点进行充电的第一QB节点充电晶体管、以及用于对第一栅极下拉晶体管的栅极节点进行放电的第一QB节点放电晶体管。
第二类型级电路还可以包括用于对第二栅极上拉晶体管的栅极节点进行充电的第二Q节点充电晶体管、用于对第二栅极上拉晶体管的栅极节点进行放电的第二Q节点放电晶体管、用于对第二栅极下拉晶体管的栅极节点进行充电的第二QB节点充电晶体管、以及用于对第二栅极下拉晶体管的栅极节点进行放电的第二QB节点放电晶体管。
偏置晶体管可以在接通时向屏蔽金属供应偏置电压，该屏蔽金属被定位成与作为包括在第一类型级电路中的特定晶体管的第一QB节点放电晶体管的半导体层交叠。
偏置晶体管的栅极节点可以电连接至第二类型级电路中的第二Q节点充电晶体管的栅极节点。
第一类型级电路还可以包括用于对第一栅极上拉晶体管的栅极节点进行充电的第一Q节点充电晶体管以及用于对第一栅极上拉晶体管的栅极节点进行放电的第一Q节点放电晶体管。
第二类型级电路还可以包括用于对第二栅极上拉晶体管的栅极节点进行充电的第二Q节点充电晶体管以及用于对第二栅极上拉晶体管的栅极节点进行放电的第二Q节点放电晶体管。
第三时钟信号可以被输入至第一栅极下拉晶体管的栅极节点。第四时钟信号可以被输入至第二栅极下拉晶体管的栅极节点。
施加至第一栅极上拉晶体管的栅极节点的低电平电压可以高于偏置电压，并且施加至第二栅极上拉晶体管的栅极节点的低电平电压可以等于偏置电压。
输入至第一类型级电路的第一起始信号和输入至第二类型级电路的第二起始信号可以具有彼此不同的幅度。
偏置晶体管可以基于输入至第二类型级电路的第二起始信号或用作第二起始信号的另一进位信号被控制成接通/关断。第二起始信号可以是另一级电路的进位信号。
栅极驱动电路还可以包括连接在屏蔽金属与第一栅极输出节点之间的偏置电容器。
偏置电压可以是低于第一低电平电压且等于第二低电平电压的电压。
栅极驱动电路可以设置在非显示区域中，并且特定晶体管可以是共面型。
当偏置电压被施加至屏蔽金属时，特定晶体管的源极节点与栅极节点之间的电压差可以小于零。
在将偏置电压施加至屏蔽金属之后，屏蔽金属的电压与第一栅极输出节点的电压变化同步增加，并且与第一栅极输出节点的电压变化同步增加的屏蔽金属的电压可以低于第一栅极输出节点的高电平电压。
在另一方面中，本公开内容的实施方式可以提供一种显示装置，其包括：基板；设置在基板上的第一栅极线和第二栅极线；以及栅极驱动电路，其用于向第一栅极线输出第一栅极信号以及向第二栅极线输出第二栅极信号。
栅极驱动电路可以包括：第一类型级电路，其包括第一进位输出电路和第一栅极输出电路，该第一进位输出电路接收第一时钟信号和第一低电平电压(-12V)，并将第一进位信号输出至第一进位输出节点，该第一栅极输出电路接收第一时钟信号和第一低电平电压，并将第一栅极信号通过第一栅极输出节点输出至第一栅极线；以及第二类型级电路，其包括第二进位输出电路和第二栅极输出电路，该第二进位输出电路接收进位时钟信号和第二低电平电压(-16V)，并将第二进位信号输出至第二进位输出节点，该第二栅极输出电路接收第二时钟信号和第一低电平电压(-12V)，并将第二栅极信号通过第二栅极输出节点输出至第二栅极线。
栅极驱动电路还可以包括用于在接通时向屏蔽金属供应偏置电压的偏置晶体管，该屏蔽金属被定位成与第一类型级电路中包括的多个晶体管之中的特定晶体管的半导体层交叠。
在第一栅极线和第二栅极线之中，一个栅极线可以是奇数编号栅极线，并且另一栅极线可以是偶数编号栅极线。
基板可以包括显示区域和在显示区域外部的非显示区域，并且非显示区域可以包括位于显示区域的一侧上的第一非显示区域和位于显示区域的另一侧上的第二非显示区域。
供应栅极信号的方法可以是单馈方法或双馈方法。
在第一类型级电路和第二类型级电路之中，一个级电路可以连接至第一非显示区域或者设置在第一非显示区域中，并且另一级电路可以连接或设置在第二非显示区域中。
第一类型级电路和第二类型级电路可以连接至第一非显示区域或者设置在第一非显示区域中，并且第一类型的另一级电路和第二类型的另一级电路可以连接或设置在第二非显示区域中。
在另一方面中，本公开内容的实施方式可以提供一种包括上述栅极驱动电路的显示装置。
根据本公开内容的实施方式，可以提供一种能够防止在栅极驱动电路内部出现漏电流的栅极驱动电路和显示装置。
根据本公开内容的实施方式，可以提供被配置成具有包括不同类型的级电路的差分结构的栅极驱动电路和显示装置。
根据本公开内容的实施方式，可以提供一种能够通过使用奇数编号级电路与偶数编号级电路之间的差分结构来防止漏电流的栅极驱动电路和显示装置。
根据本公开内容的实施方式，可以提供一种能够通过使用奇数编号级电路与偶数编号级电路之间的差分结构，在防止漏电流的同时还防止栅极输出偏差的栅极驱动电路和显示装置。
附图说明
图1示出了根据本公开内容的实施方式的显示装置的***配置。
图2A和图2B示出了根据示例实施方式的显示装置的等效电路。
图3示出了根据本公开内容的实施方式的显示装置的***实现的示例。
图4示出了根据本公开内容的实施方式的栅极驱动电路。
图5是根据本公开内容的实施方式的栅极驱动电路中的晶体管的截面图。
图6和图7是用于简要说明根据本公开内容的实施方式的用于防止栅极驱动电路中的漏电流的结构和方法的图。
图8是根据本公开内容的实施方式的栅极驱动电路中的晶体管的电压-电流特性图。
图9示意性地示出了根据本公开内容的实施方式的具有差分结构的栅极驱动电路。
图10是根据本公开内容的实施方式的具有差分结构的栅极驱动电路的驱动时序图。
图11是根据本公开内容的实施方式的具有差分结构的栅极驱动电路的示例性图。
图12是根据本公开内容的实施方式的具有差分结构的栅极驱动电路的另一示例性图。
图13和图14示出了根据本公开内容的实施方式的具有差分结构的栅极驱动电路中包括的第一类型级电路和第二类型级电路中的每一个中的主节点的电压状态。
图15示出了根据本公开内容的实施方式的具有差分结构的栅极驱动电路被设计为单馈结构的情况。
图16示出了根据本公开内容的实施方式的具有差分结构的栅极驱动电路被设计为双馈结构的情况。
具体实施方式
在本公开内容的示例或实施方式的以下描述中，将参照附图，在附图中通过说明可以实现的具体示例或实施方式的方式示出其，并且在附图中相同的附图标记和符号可以用来表示相同或相似的部件，即使当其在彼此不同的附图中示出时。此外，在本公开内容的示例或实施方式的以下描述中，当确定描述可能使本公开内容的一些实施方式中的主题变得相当不清楚时，将省略对本文中并入的公知功能和部件的详细描述。本文中使用的诸如“包括”、“具有”、“包含”、“构成”、“由……组成”和“由……形成”的术语通常旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。如本文中所用，单数形式旨在包括复数形式，除非上下文另有明确指示。
诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”的术语可以在本文中用于描述本公开内容的要素。这些术语中的每一个都不用于限定要素的本质、顺序、序列或数目等，而仅用于将相应要素与其他要素区分开。
当提到第一元件“连接或耦接至”、“接触或交叠”等第二元件时，应当理解，不仅第一元件可以“直接连接或耦接至”或“直接接触或交叠”第二元件，而且第三元件可以“***”在第一元件与第二元件之间，或者第一元件和第二元件可以经由第四元件彼此“连接或耦接”、“接触或交叠”等。在此，第二元件可以包括在彼此“连接或耦接”、“接触或交叠”等的两个或更多个元件中的至少一个中。
当诸如“在……之后”、“随后”、“接下来”、“在……之前”等的时间相关术语用于描述元件或配置的处理或操作，或者操作、处理、制造方法中的流程或步骤时，这些术语可以用于描述非连续或非序列的处理或操作，除非术语“直接”或“紧接”一起使用。
另外，当提到任何尺寸、相对大小等时，应当认为元件或特征的数值，或相应信息(例如，水平、范围等)包括可能由各种因素(例如，过程因素、内部或外部影响、噪音等)引起的容差或误差范围，即使当未指定相关描述时。此外，术语“可以(may)”完全包含术语“可以(can)”的所有含义。
图1示出了根据本公开内容的实施方式的显示装置100中包括的***配置。
参照图1，显示装置100可以包括显示面板110和用于驱动显示面板110的驱动电路。
驱动电路可以包括数据驱动电路120和栅极驱动电路130，并且还可以包括用于控制数据驱动电路120和栅极驱动电路130的控制器140。
显示面板110可以包括基板SUB和设置在基板SUB上的诸如多条数据线DL和多条栅极线GL的信号线。显示面板110可以包括连接至多条数据线DL和多条栅极线GL的多个子像素SP。
显示面板110可以包括显示图像的显示区域DA和不显示图像的非显示区域NDA。在显示面板110中，用于显示图像的多个子像素SP可以设置在显示区域DA中。在非显示区域NDA中，驱动电路120、130和140可以电连接或安装，并且可以设置集成电路或印刷电路连接至的焊盘单元。
数据驱动电路120是用于驱动多条数据线DL的电路，并且可以向多条数据线DL输出数据电压。栅极驱动电路130是用于驱动多条栅极线GL的电路，并且可以向多条栅极线GL供应栅极信号。控制器140可以向数据驱动电路120供应数据驱动时序控制信号DCS以控制数据驱动电路120的操作时序。控制器140可以向栅极驱动电路130供应用于控制栅极驱动电路130的操作时序的栅极驱动时序控制信号GCS。
控制器140可以根据在每帧中实现的时序开始扫描，并且可以根据由数据驱动电路120使用的数据电压格式转换从外部输入的输入图像数据，以将经转换的图像数据供应至数据驱动电路120并根据扫描在适当的时间控制数据驱动。
除了输入图像数据之外，控制器140还可以从外部(例如，主机***150)接收各种时序信号，包括垂直同步信号VSYNC、水平同步信号HSYNC、输入数据使能信号DE、时钟信号CLK。
控制器140可以通过使用从外部接收的诸如垂直同步信号VSYNC、水平同步信号HSYNC、输入数据使能信号DE和时钟信号CLK的各种时序信号来生成各种控制信号DCS和GCS，并且可以将控制信号输出至数据驱动电路120和栅极驱动电路130。
例如，为了控制栅极驱动电路130，控制器140可以输出各种栅极控制信号GCS，包括栅极起始脉冲GSP、栅极移位时钟GSC和栅极输出使能信号GOE。
另外，为了控制数据驱动电路120，控制器140可以输出各种数据控制信号DCS，包括源极起始脉冲SSP、源极采样时钟SSC、源极输出使能信号SOE等。
控制器140可以实现为与数据驱动电路120分开的部件，或者可以与数据驱动电路120集成并实现为集成电路。
数据驱动电路120可以通过从控制器140接收图像数据并向多条数据线DL供应数据电压来驱动多条数据线DL。在此，数据驱动电路120也可以被称为源极驱动电路。
数据驱动电路120可以包括一个或更多个源极驱动器集成电路SDIC。
每一个源极驱动器集成电路SDIC可以包括移位寄存器、锁存电路、数字-模拟转换器、输出缓冲器等。在一些情况下，每一个源极驱动器集成电路SDIC还可以包括模拟-数字转换器ADC。
例如，每一个源极驱动器集成电路SDIC可以通过带载自动封装(TAB)方法连接至显示面板110，或者可以以玻璃上芯片(COG)或面板上芯片(COP)的方法连接至显示面板110的接合焊盘，或者可以以膜上芯片(COF)方法实现以连接至显示面板110。
栅极驱动电路130可以根据控制器140的控制输出接通电平电压的栅极信号或关断电平电压的栅极信号。栅极驱动电路130可以通过向多条栅极线GL依次供应具有接通电平电压的栅极信号来依次驱动多条栅极线GL。
栅极驱动电路130可以通过带载自动封装(TAB)方法连接至显示面板110，或者可以通过玻璃上芯片(COG)或面板上芯片(COP)方法连接至显示面板110的接合焊盘，或者可以根据膜上芯片(COF)方法连接至显示面板110。替选地，栅极驱动电路130可以以面板内栅极(GIP)型形成在显示面板110的非显示区域NDA中。栅极驱动电路130可以设置在基板SUB上或连接至基板SUB。也就是说，在GIP型的情况下，栅极驱动电路130可以设置在基板SUB的非显示区域NDA中。在玻璃上芯片(COG)型、膜上芯片(COF)型等的情况下，栅极驱动电路130可以连接至基板SUB。
当特定的栅极线GL被栅极驱动电路130打开时，数据驱动电路120可以将从控制器140接收的图像数据转换成模拟数据电压并将模拟数据电压供应至数据线DL。
数据驱动电路120可以连接至显示面板110的一侧(例如，上侧或下侧)。取决于驱动方法、面板设计方法等，数据驱动电路120可以连接至显示面板110的两侧(例如，上侧和下侧)，或者可以连接至显示面板110的四个侧中的至少两个侧。
栅极驱动电路130可以连接至显示面板110的一侧(例如，左侧或右侧)。取决于驱动方法、面板设计方法等，栅极驱动电路130可以连接至显示面板110的两侧(例如，左侧和右侧)，或者可以连接至显示面板110的四个侧中的至少两个侧。
控制器140可以是在通用显示技术中使用的时序控制器，或者可以是能够进一步执行其他控制功能的包括时序控制器的控制装置。替选地，控制器可以是与时序控制器不同的控制装置，或者可以是控制装置内部的电路。控制器140可以用各种电路或电子部件，例如集成电路(IC)、现场可编程门阵列(FPGA)、专用集成电路(ASIC)或处理器来实现。
控制器140可以安装在印刷电路板或柔性印刷电路等上，并且可以通过印刷电路板或柔性印刷电路等电连接至数据驱动电路120和栅极驱动电路130。
控制器140可以根据一个或更多个预定接口向数据驱动电路120发送信号和从数据驱动电路120接收信号。在此，例如，接口可以包括低压差分信号(LVDS)接口、EPI接口和串行***接口(SPI)。
控制器140可以包括诸如一个或更多个寄存器的存储介质。
根据本公开内容的实施方式的显示装置100可以是自发光显示器，例如有机发光二极管(OLED)显示器、量子点显示器和微型发光二极管显示器等。
在根据本公开内容的实施方式的显示装置100是OLED显示器的情况下，每一个子像素SP可以包括用于发光的有机发光二极管(OLED)作为发光器件。如果根据本公开内容的实施方式的显示装置100是量子点显示器，则每一个子像素SP可以包括由作为自发光半导体晶体的量子点制成的发光器件。如果根据本公开内容的实施方式的显示装置100是微型LED显示器，则每一个子像素SP可以包括由自发光无机材料制成的微型发光器件作为发光器件。
图2A示出了根据本公开内容的实施方式的显示装置100的等效电路。
参照图2A，在显示装置100被实现为液晶显示装置的情况下，每一个子像素SP可以包括驱动晶体管DRT和像素电极PE。
驱动晶体管DRT的源极节点或漏极节点可以电连接至数据线DL，驱动晶体管DRT的栅极节点可以电连接至栅极线GL，并且驱动晶体管DRT的漏极节点或源极节点可以电连接至像素电极PE。
驱动晶体管DRT可以由从电连接至栅极节点的栅极线GL供应的扫描信号SCAN接通，并且将从数据线DL供应的数据电压Vdata传送至像素电极PE。施加至像素电极PE的数据电压Vdata可以与施加至公共电极的公共电压形成存储电容器。
图2B示出了根据本公开内容的实施方式的显示装置100的等效电路。
参照图2B，在根据本公开内容的实施方式的显示装置100是诸如有机发光显示装置的自发光显示器的情况下，设置在显示装置100的显示面板110上的多个子像素SP中的每一个可以包括发光器件ED、驱动晶体管DRT、扫描晶体管SCT和存储电容器Cst。
参照图2B，发光器件ED可以包括像素电极PE和公共电极CE，并且可以包括位于像素电极PE与公共电极CE之间的发光层EL。
发光器件ED的像素电极PE可以是设置在每一个子像素SP中的电极，并且公共电极CE可以是共同设置在所有子像素SP中的电极。在此，像素电极PE可以是阳极电极，并且公共电极CE可以是阴极电极。相反，像素电极PE可以是阴极电极，并且公共电极CE可以是阳极电极。
例如，发光器件ED可以是有机发光二极管(OLED)、发光二极管(LED)或量子点发光器件。
驱动晶体管DRT是用于驱动发光器件ED的晶体管，并且可以包括第一节点N1、第二节点N2和第三节点N3。发光器件ED可以电连接在第二节点N2与供应驱动电压EVSS的线之间。驱动电压EVSS可以是低电位驱动电压。
驱动晶体管DRT的第一节点N1可以是驱动晶体管DRT的栅极节点，并且可以电连接至扫描晶体管SCT的源极节点或漏极节点。驱动晶体管DRT的第二节点N2可以是驱动晶体管DRT的源极节点或漏极节点，并且可以电连接至感测晶体管的源极节点或漏极节点，并且还可以电连接至发光器件ED的像素电极PE。驱动晶体管DRT的第三节点N3可以电连接至供应驱动电压EVDD的驱动电压线DVL。
扫描晶体管SCT可以由作为一种栅极信号的扫描脉冲SCAN控制，并且可以连接在驱动晶体管DRT的第一节点N1与数据线DL之间。换句话说，扫描晶体管SCT可以根据从作为一种栅极线GL的扫描线SCL供应的扫描脉冲SCAN而接通或关断，以便控制数据线DL与驱动晶体管DRT的第一节点N1之间的连接。
扫描晶体管SCT可以由具有接通电平电压的扫描脉冲SCAN接通，并且可以将从数据线DL供应的数据信号Vdata传送至驱动晶体管DRT的第一节点N1。
在此，如果扫描晶体管SCT是n型晶体管，则扫描脉冲SCAN的接通电平电压可以是高电平电压。如果扫描晶体管SCT是p型晶体管，则扫描脉冲SCAN的接通电平电压可以是低电平电压。
存储电容器Cst可以连接在驱动晶体管DRT的第一节点N1与第二节点N2之间。存储电容器Cst可以充电有与两端之间的电压差相对应的电荷量，并且可以用于在预定的帧时间内保持两端之间的电压差。因此，在预定的帧时间期间，相应的子像素SP可以发光。
图3示出了根据本公开内容的实施方式的显示装置100的***实现的示例。
参照图3，显示面板110可以包括显示图像的显示区域DA和不显示图像的非显示区域NDA。
参照图3，在数据驱动电路120包括一个或更多个源极驱动器集成电路SDIC并以膜上芯片(COF)方法实现的情况下，每一个源极驱动器集成电路SDIC可以安装在连接至面板110的非显示区域NDA的电路膜SF上。
参照图3，栅极驱动电路130可以实现为面板内栅极(GIP)型。在这种情况下，栅极驱动电路130可以形成在显示面板110的非显示区域NDA中。与图3不同，栅极驱动电路130可以实现为膜上芯片(COF)型。
在栅极驱动电路130被实现为面板内栅极(GIP)型的情况下，可能减小显示面板110的边框的尺寸(即，非显示区域NDA的尺寸)。
显示装置100可以包括用于一个或更多个源极驱动器集成电路SDIC与其他器件之间的电路连接的至少一个源极印刷电路板SPCB和用于安装控制部件和各种电器件(electrical device)的控制印刷电路板CPCB。
在其上安装有源极驱动器集成电路SDIC的电路膜SF可以连接至至少一个源极印刷电路板SPCB。也就是说，安装有源极驱动器集成电路SDIC的电路膜SF的一侧可以电连接至显示面板110，而该电路膜SF的另一侧可以电连接至源极印刷电路板SPCB。
控制器140和电源管理集成电路(PMIC)300可以安装在控制印刷电路板CPCB上。控制器140可以执行与显示面板110的驱动相关的全部控制功能，并且可以控制数据驱动电路120和栅极驱动电路130的操作。电源管理集成电路300可以向数据驱动电路120和栅极驱动电路130供应各种电压或电流，或者可以控制要供应的电压或电流。
至少一个源极印刷电路板SPCB和控制印刷电路板CPCB可以通过至少一个连接线缆CBL电路连接。在此，连接线缆CBL可以是，例如柔性印刷电路(FPC)、柔性扁平线缆(FFC)等。
至少一个源极印刷电路板SPCB和控制印刷电路板CPCB可以通过集成到一个印刷电路板中来实现。
根据本公开内容的实施方式的显示装置100还可以包括用于调整电压电平的电平移位器。例如，电平移位器可以设置在控制印刷电路板CPCB或源极印刷电路板SPCB上。在根据本公开内容的实施方式的显示装置100中，电平移位器可以向栅极驱动电路130供应栅极驱动所需的信号。例如，电平移位器可以向栅极驱动电路130供应多个时钟信号。因此，栅极驱动电路130可以基于从电平移位器输入的多个时钟信号将多个栅极信号输出至多条栅极线GL。在此，多条栅极线GL可以将多个栅极信号传送至设置在基板SUB的显示区域DA中的子像素SP。
图4示出了根据本公开内容的实施方式的栅极驱动电路130。
参照图4，根据本公开内容的实施方式的栅极驱动电路130可以包括进位输出电路C-BUF、栅极输出电路G-BUF和控制电路400。
进位输出电路C-BUF可以接收时钟信号CLK(n)和第二低电平电压VSS，并将进位信号CRY(n)输出至进位输出节点Ncry。
栅极输出电路G-BUF可以接收时钟信号CLK(n)和第一低电平电压VGL，并将栅极信号Gout(n)输出至栅极输出节点Ngout。
控制电路400可以控制进位输出电路C-BUF和栅极输出电路G-BUF。
进位输出电路C-BUF可以包括时钟信号CLK(n)输入至的进位上拉晶体管Tuc和第二低电平电压VSS输入至的进位下拉晶体管Tdc，并且可以将进位信号CRY(n)输出至进位上拉晶体管Tuc和进位下拉晶体管Tdc连接至的进位输出节点Ncry1。
在进位输出电路C-BUF中，进位上拉晶体管Tuc可以控制输入时钟信号CLK(n)的公共时钟节点Nclk与进位输出节点Ncry之间的连接。进位下拉晶体管Tdc可以控制施加有第二低电平电压VSS的第二低电平节点Nvl2与进位输出节点Ncry之间的连接。
栅极输出电路G-BUF可以包括时钟信号CLK(n)输入至的栅极上拉晶体管Tu和第一低电平电压VGL输入至的栅极下拉晶体管Td，并且可以将栅极信号Gout(n)输出至栅极上拉晶体管Tu和栅极下拉晶体管Td连接至的栅极输出节点Ngout。
在栅极输出电路G-BUF中，栅极上拉晶体管Tu可以控制公共时钟节点Nclk与栅极输出节点Ngout之间的连接，并且栅极下拉晶体管Td可以控制第一低电平节点Nvl1与栅极输出节点Ngout之间的连接。
在栅极上拉晶体管Tu中，电容器Cb可以电连接在作为栅极节点的Q节点与栅极输出节点Ngout之间。电容器Cb可以用于根据栅极输出节点Ngout的电压变化来提升Q节点的电压。
控制电路400可以控制进位上拉晶体管Tuc和栅极上拉晶体管Tu的每一个栅极节点的电压，并控制进位下拉晶体管Tdc和栅极下拉晶体管Td的每一个栅极节点的电压。
进位上拉晶体管Tuc和栅极上拉晶体管Tu中的每一个的栅极节点电连接并被称为Q节点。进位下拉晶体管Tdc和栅极下拉晶体管Td中的每一个的栅极节点电连接并且被称为QB节点。在此，QB节点可以通过晶体管接收DC电压或AC信号。控制电路400可以包括多个晶体管以控制Q节点的电压。此外，控制电路400还可以包括多个晶体管以控制QB节点的电压。
例如，控制电路400可以包括一个或更多个用于对Q节点进行充电的晶体管、一个或更多个用于对Q节点进行放电的晶体管、一个或更多个用于对QB节点进行充电的晶体管以及一个或更多个用于对QB节点进行放电的晶体管。
包括在上述栅极驱动电路130中的每一个晶体管可以是以下中之一：1)交错型，其中栅极电极和源极-漏极电极被定位成在其之间***有半导体层，源极-漏极电极位于半导体层与基板之间，并且具有顶栅极电极结构；2)反向交错(inverted staggered)型，其中栅极电极和源极-漏极电极被定位成在其之间***有半导体层，并且栅极电极位于半导体层与基板之间，并且具有底栅极电极结构；3)共面型，其中栅极电极和源极-漏极电极一起位于半导体层的一侧上，并且在形成半导体层之后形成栅极电极和源极-漏极电极；以及4)反向共面型，其中栅极电极和源极-漏极电极一起位于半导体层的一侧上，但是在形成栅极电极和源极-漏极电极之后形成半导体层。
图5是根据本公开内容的实施方式的栅极驱动电路130中的特定晶体管TR的截面图。
参照图5，包括在栅极驱动电路130中的多个晶体管中的全部或部分可以是共面型。在这种情况下，在共面型晶体管TR中，源极电极S和510、漏极电极D和520、栅极电极G和530都可以设置在基板SUB上的半导体层540上。在下文中，源极电极510、漏极电极520和栅极电极530也分别被称为源极节点、漏极节点和栅极节点。
半导体层540可以包括第一导电部分541、第二导电部分542和沟道部分543。第一导电部分541和第二导电部分542可以位于相对于沟道部分543的两侧上。沟道部分543是不导电的部分，并且原样具有半导体特性，并且第一导电部分541和第二导电部分542是导电(conductorized)部分。
在半导体层540上设置有栅极绝缘膜GI，并且栅极电极530设置在栅极绝缘膜GI上。也就是说，栅极绝缘膜GI可以设置在半导体层540的沟道部分543与栅极电极530之间。
可以设置层间绝缘膜ILD同时覆盖栅极电极530。
源极电极510和漏极电极520可以设置在层间绝缘膜ILD上。
源极电极510可以通过层间绝缘膜ILD的接触孔与半导体层540的第一导电部分541电接触。
漏极电极520可以通过层间绝缘膜ILD的接触孔与半导体层540的第二导电部分542电接触。
共面型晶体管的栅极绝缘膜GI的厚度小于其他类型晶体管的栅极绝缘膜GI的厚度。为此，共面型晶体管TR的导通电流大。另外，共面型晶体管TR具有漏极电流可以根据栅极电压的变化而大大改变的特性。
也就是说，共面型晶体管TR可以具有小的S因子。当流过晶体管的漏极电流随着施加至晶体管的栅极电极530的栅极电压改变而改变时，小的S因子可以是漏极电流的变化量相对于栅极电压的变化量的倒数。漏极电流的变化量相对于栅极电压的变化量对应于漏极电流变化曲线图随着栅极电压的变化的斜率，并且S因子是斜率的倒数。在此，S因子也被称为亚阈值摆动值SS。
在共面型晶体管TR的情况下，初始阈值电压通常小于零，因此可能存在漏电流的可能性很高。也就是说，由于共面型晶体管TR的初始阈值电压通常小于零，即使栅极电极530与源极电极510之间的电压差Vgs变为零，也可能出现漏电流。
如果在栅极驱动电路130中的共面型晶体管TR要被关断的情况下出现漏电流，则可能会增加功耗。
在栅极驱动电路130中的多个晶体管之中，进位上拉晶体管Tuc和栅极上拉晶体管Tu可能具有高的生成漏电流的可能性。另外，在栅极驱动电路130中的多个晶体管之中，用于对QB节点进行放电的晶体管也可能具有高的生成漏电流的可能性。
在下文中，将描述能够防止漏电流的栅极驱动电路130。
图6和图7是用于简要说明根据本公开内容的实施方式的用于防止栅极驱动电路130中的漏电流的结构和方法的图。图8是根据本公开内容的实施方式的栅极驱动电路130中的晶体管的电压-电流特性图。
参照图6和图7，包括在栅极驱动电路130中的特定晶体管TR中的源极电极S和510、漏极电极D和520以及栅极电极G和530中的全部都位于半导体层540上。
参照图6和图7，栅极驱动电路130还可以包括被定位成与特定晶体管TR的半导体层540交叠的屏蔽金属SM。在此，屏蔽金属SM可以用作用于防止半导体层540暴露于光的遮光金属。
参照图6，栅极驱动电路130还可以包括偏置晶体管TBB，该偏置晶体管TBB用于在接通时向屏蔽金属SM供应偏置电压VBB。
参照图7，在偏置晶体管TBB由与特定晶体管TR相同的共面型晶体管形成的情况下，偏置晶体管TBB可以包括第一电极710、第二电极720以及栅极电极G和730。第一电极710、第二电极720和栅极电极730位于半导体层740上。第一电极710和第二电极720可以互换。
半导体层740可以包括第一导电部分741、第二导电部分742和沟道部分743。第一导电部分741和第二导电部分742可以位于相对于沟道部分743的两侧上。沟道部分743是不导电的部分，并且原样具有半导体特性，并且第一导电部分741和第二导电部分742是导电部分。
在半导体层740上设置有栅极绝缘膜GI，并且栅极电极730设置在栅极绝缘膜GI上。也就是说，栅极绝缘膜GI可以设置在半导体层740的沟道部分743与栅极电极730之间。
可以设置层间绝缘膜ILD同时覆盖栅极电极730。第一电极710和第二电极720可以设置在层间绝缘膜ILD上。第一电极710可以通过层间绝缘膜ILD的接触孔与半导体层740的第二导电部分742电接触。第二电极720可以通过层间绝缘膜ILD的接触孔与半导体层740的第一导电部分741电接触。
参照图7，偏置晶体管TBB可以通过在栅极电极730处接收控制信号来进行导通-截止控制。
偏置晶体管TBB的第一电极710电连接至屏蔽金属SM，并且具有与屏蔽金属SM相同的电状态。偏置晶体管TBB的第一电极710也被称为偏置节点NBB。此外，电连接至偏置晶体管TBB的第一电极710的屏蔽金属SM也被称为偏置节点NBB。
参照图6和图7，当偏置晶体管TBB接通时，偏置电压VBB可以通过接通的偏置晶体管TBB施加至位于特定晶体管TR的半导体层540下方的屏蔽金属SM。屏蔽金属SM可以位于基板SUB上，以及缓冲层BUF可以在覆盖屏蔽金属SM的同时被设置。半导体层540和740可以位于缓冲层BUF上。偏置晶体管TBB的第一电极710可以通过缓冲层BUF和层间绝缘层ILD的通孔电连接至屏蔽金属SM。
屏蔽金属SM可以对应于栅极驱动电路130中的特定晶体管TR的背栅极电极。在这个意义上，偏置电压VBB可以被称为背栅极电压。另外，特定晶体管TR可以具有双栅极电极结构，该双栅极电极结构包括位于半导体层540上方的栅极电极530和位于半导体层540下方的用作背栅极电极的屏蔽金属SM。
参照图6和图7，当偏置电压VBB通过接通的偏置晶体管TBB施加至位于特定晶体管TR的半导体层540下方的屏蔽金属SM时，特定晶体管TR的源极电极510与栅极电极530之间的电压差Vgs可以小于0(Vgs<0)。
为了实现这种情况，栅极驱动电路130可以使用栅极驱动电路130中使用的低电平电压VGL和VSS之中的最低电压作为偏置电压VBB。
如上所述，偏置电压VBB被设置为低电平电压，使得特定晶体管TR的Vgs小于零。另外，偏置电压VBB被设置为低于特定晶体管TR的源极电压Vs的电压。
如上所述，当偏置电压VBB被供应至屏蔽金属SM时，特定晶体管TR的Vgs变为小于零，使得可以防止在需要关断特定晶体管TR的情况下的漏电流。
同时，参照图8，在特定晶体管TR的栅极电极530与源极电极510之间的电压差Vgs是零的情况下，如果特定晶体管TR的阈值电压Vth在负方向上偏移(这被称为‘Vth负偏移’)，则可能在特定晶体管TR中生成漏电流。
然而，如图6和图7中所示，通过偏置晶体管TBB，足够低的偏置电压VBB被供应至作为位于特定晶体管TR的半导体层540下方的背栅极电极的屏蔽金属SM，使得特定晶体管TR的源极电极510与栅极电极530之间的电压差Vgs可以小于零(Vgs<0)。
因此，即使出现特定晶体管TR的阈值电压在小于零的方向上负偏移的现象，特定晶体管TR的Vgs也由施加至屏蔽金属SM的偏置电压VBB而充分降低，使得可以防止在特定晶体管TR中出现不需要的漏电流。
图9示意性地示出了根据本公开内容的实施方式的具有差分结构的栅极驱动电路130。图10是根据本公开内容的实施方式的具有差分结构的栅极驱动电路130的驱动时序图。
参照图9，栅极驱动电路130可以包括第一类型级电路STG-TYPE1和第二类型级电路STG-TYPE2，并且还可以包括偏置晶体管TBB，该偏置晶体管TBB在接通时向屏蔽金属SM供应偏置电压VBB，该屏蔽金属SM被定位成与包括在第一类型级电路STG-TYPE1中的多个晶体管之中的特定晶体管TR的半导体层交叠。
第一类型级电路STG-TYPE1是接收第一起始信号VST1并通过使用一个低电平电压VGL和一个时钟信号CLK(n)将第一栅极信号Gout1输出至第一栅极输出节点Ngout1的电路。在此，第一起始信号VST1可以是从另一级电路输出的进位信号。
第二类型级电路STG-TYPE2是接收第二起始信号VST2并通过使用两个独立的时钟信号CLK(m)和CCLK(m)以及两个低电平电压VGL和VSS将第二栅极信号Gout2输出至第二栅极输出节点Ngout2的电路。在此，第二起始信号VST2可以是从另一级电路输出的进位信号。
第一类型级电路STG-TYPE1可以是奇数编号级电路，并且第二类型级电路STG-TYPE2可以是偶数编号级电路。替选地，第一类型级电路STG-TYPE1可以是偶数编号级电路，并且第二类型级电路STG-TYPE2可以是奇数编号级电路。因此，例如，m可以是(n+1)或(n-1)。
因此，在电连接至第一栅极输出节点Ngout1的第一栅极线GL1和电连接至第二栅极输出节点Ngout2的第二栅极线GL2之中，一条栅极线可以是奇数编号栅极线，并且另一条栅极线可以是偶数编号栅极线。也就是说，第一栅极线GL1可以是奇数编号栅极线，并且第二栅极线GL2可以是偶数编号栅极线。相反，第一栅极线GL1可以是偶数编号栅极线，并且第二栅极线GL2可以是奇数编号栅极线。
偏置晶体管TBB可以在接通时向屏蔽金属SM供应偏置电压VBB，该屏蔽金属SM被定位成与包括在第一类型级电路STG-TYPE1中的多个晶体管之中的特定晶体管TR的半导体层540交叠。
在偏置晶体管TBB的源极电极和漏极电极之中的电连接至屏蔽金属SM的电极710是偏置节点NBB。偏置节点NBB可以是屏蔽金属SM。
当偏置电压VBB被供应至屏蔽金属SM时，包括在第一类型级电路STG-TYPE1中的多个晶体管之中的特定晶体管TR的源极节点与栅极节点之间的电压差Vgs可以小于零。
施加至偏置晶体管TBB的栅极电极730的控制信号可以是施加至第二类型级电路STG-TYPE2的第二起始信号VST2。
栅极驱动电路130还可以包括连接在用作偏置节点NBB的屏蔽金属SM与第一栅极输出节点Ngout1之间的偏置电容器CBB。
参照图10，偏置晶体管TBB的驱动周期可以包括初始化时段Ta、耦合时段Tb和保持时段Tc。
参照图10，在初始化时段Ta中，将第二起始信号VST2从第二类型级电路STG-TYPE2中使用的第二低电平电压(例如，-16V)改变为高电平电压(例如，16V)。因此，偏置晶体管TBB由施加至偏置晶体管TBB的栅极电极730的第二起始信号VST2接通。因此，偏置电压VBB通过接通的偏置晶体管TBB被施加至偏置节点NBB。偏置节点NBB是与屏蔽金属SM相同的电节点。
偏置电压VBB可以是输入至第二类型级电路STG-TYPE2的两个低电平电压VGL和VSS之中的第二低电平电压VSS。例如，偏置电压VBB可以是-16V。
在初始化时段Ta期间，第一类型级电路STG-TYPE1中的Q节点的电压可以对应于第一类型级电路STG-TYPE1中的第一低电平电压VGL。此外，从第一类型级电路STG-TYPE1输出的第一栅极信号Gout1在第一类型级电路STG-TYPE1中可以具有第一低电平电压VGL。例如，第一类型级电路STG-TYPE1中的第一低电平电压VGL可以是-12V。
参照图10，在初始化时段Ta期间或在初始化时段Ta之后，第二起始信号VST2变回第二低电平电压(例如，-16V)。因此，偏置晶体管TBB关断。因此，偏置节点NB和屏蔽金属SM电性处于浮置状态。
参照图10，在耦合时段Tb期间，第一类型级电路STG-TYPE1中的Q节点的电压首先从第一低电平电压(例如，-12V)上升并且二次上升，并且然后，首先下降并且二次下降为第一低电平电压(例如，-12V)。
参照图10，在耦合时段Tb中，直到Q节点的电压在二次上升之后首次下降(firstfalling)为止，可以输出高电平电压(例如，16V)的第一栅极信号Gout1。
因此，电容性耦合至第一栅极输出节点Ngout1和偏置电容器CBB的偏置节点NBB可以具有从第二低电平电压(例如，-16V)上升了第一栅极输出节点Ngout1的电压变化量(28V从-12V增加到16V)的电压值(12V＝-16V+28V)。
也就是说，当偏置节点NBB处于浮置状态时，偏置节点NBB的电压变化可以通过偏置电容器CBB与第一栅极输出节点Ngout1的电压变化同步。
参照图10，在偏置电压VBB被施加至屏蔽金属SM之后，屏蔽金属SM的电压可以与第一栅极输出节点Ngout1的电压变化同步地增加。在此，与第一栅极输出节点Ngout1的电压变化同步增加的屏蔽金属SM的电压(例如，12V)可以低于第一栅极输出节点Ngout1的高电平电压(例如，16V)。
参照图10，在保持时段Tc期间，第一类型级电路STG-TYPE1中的Q节点的电压完全下降到第一低电平电压(例如，-12V)，具有第一低电平电压(例如，-12V)的第一栅极信号Gout1从第一类型级电路STG-TYPE1输出。
因此，通过偏置电容器CBB与第一栅极输出节点Ngout1电容性耦合的偏置节点NBB可以具有降低了第一栅极输出节点Ngout1的电压变化量(从16V下降到-12V的-28V的变化量)的电压值(-16V＝12V-28V)。
如上所述，根据本公开内容的实施方式的栅极驱动电路130中的奇数编号级电路和偶数编号级电路可以具有不同的类型(第一类型和第二类型)。在此，第一类型级电路STG-TYPE1使用一个低电平电压VGL和一个时钟信号CLK(n)输出第一栅极信号Gout1。第二类型级电路STG-TYPE2通过使用两个独立的时钟信号CLK(m)和CCLK(m)以及两个低电平电压VGL和VSS输出第二栅极信号Gout2。
在本公开内容的实施方式中，第一类型是使用一个低电平电压VGL的级电路的类型，并且第二类型是使用两个彼此分开的时钟信号CLK(m)和CCLK(m)的级电路的类型。
参照图11和图12，将详细描述其中奇数编号级电路和偶数编号级电路具有差分结构使得奇数编号级电路和偶数编号级电路具有不同的类型(第一类型、第二类型)的栅极驱动电路130的示例。
图11是根据本公开内容的实施方式的具有差分结构的栅极驱动电路130的示例性图。
参照图11，根据本公开内容的实施方式的具有差分结构的栅极驱动电路130可以包括第一类型和第二类型之中的第一类型级电路STG-TYPE1，以及第一类型和第二类型之中的第二类型级电路STG-TYPE2。
第一类型级电路STG-TYPE1可以包括：第一进位输出电路C-BUF1，其接收第一时钟信号CLK(n)和第一低电平电压VGL，并将第一进位信号CRY(n)输出至第一进位输出节点Ncry1；以及第一栅极输出电路G-BUF1，其接收第一时钟信号CLK(n)和第一低电平电压VGL，并将第一栅极信号Gout(n)输出至第一栅极输出节点Ngout1。
第二类型级电路STG-TYPE2可以包括：第二进位输出电路C-BUF2，其接收进位时钟信号CCLK(m)和第二低电平电压VSS，并将第二进位信号CRY(m)输出至第二进位输出节点Ncry2；以及第二栅极输出电路G-BUF2，其接收第二时钟信号CLK(m)和第一低电平电压VGL，并将第二栅极信号Gout(m)输出至第二栅极输出节点Ngout2。
偏置晶体管TBB可以在接通时向屏蔽金属SM供应偏置电压VBB，该屏蔽金属SM被定位成与第一类型级电路STG-TYPE1中包括的多个晶体管之中的特定晶体管TR的半导体层交叠。屏蔽金属SM对应于偏置节点NBB。
在下文中，将更详细地描述第一类型级电路STG-TYPE1和第二类型级电路STG-TYPE2的结构。
在第一类型级电路STG-TYPE1中，第一进位输出电路C-BUF1可以包括第一时钟信号CLK(n)被输入至的第一进位上拉晶体管Tuc，以及第一低电平电压VGL被输入至的第一进位下拉晶体管Tdc，并且可以将第一进位信号CRY(n)输出至第一进位输出节点Ncry1，该第一进位输出节点Ncry1连接至第一进位上拉晶体管Tuc和第一进位下拉晶体管Tdc。
在第一类型级电路STG-TYPE1中，第一栅极输出电路G-BUF1可以包括第一时钟信号CLK(n)被输入至的第一栅极上拉晶体管Tu，以及第一低电平电压VGL被输入至的第一栅极下拉晶体管Td，并且可以将第一栅极信号Gout(n)输出至第一栅极输出节点Ngout1，第一栅极上拉晶体管Tu和第一栅极下拉晶体管Td连接至该第一栅极输出节点Ngout1。
在第一类型级电路STG-TYPE1的第一进位输出电路C-BUF1中，第一进位上拉晶体管Tuc可以控制第一时钟信号CLK(n)被输入至公共时钟节点Nclk1与第一进位输出节点Ncry1之间的连接。第一进位下拉晶体管Tdc可以控制第一低电平电压VGL被施加至的第一低电平节点Nvl1与第一进位输出节点Ncry1之间的连接。
在第一类型级电路STG-TYPE1的第一栅极输出电路G-BUF1中，第一栅极上拉晶体管Tu可以控制公共时钟节点Nclk1与第一栅极输出节点Ngout1之间的连接，并且第一栅极下拉晶体管Td可以控制第一低电平节点Nvl1与第一栅极输出节点Ngout1之间的连接。
在第二类型级电路STG-TYPE2中，第二进位输出电路C-BUF2可以包括进位时钟信号CCLK(m)被输入至的第二进位上拉晶体管Tuc，以及第二低电平电压VSS被输入至的第二进位下拉晶体管Tdc，并且可以将第二进位信号CRY(m)输出至第二进位输出节点Ncry2，第二进位上拉晶体管Tuc和第二进位下拉晶体管Tdc连接至该第二进位输出节点Ncry2。
在第二类型级电路STG-TYPE2中，第二栅极输出电路G-BUF2可以包括第二时钟信号CLK(m)被输入至的第二栅极上拉晶体管Tu，以及第一低电平电压VGL被输入至的第二栅极下拉晶体管Td，并且可以将第二栅极信号Gout(m)输出至第二栅极输出节点Ngout2，第二栅极上拉晶体管Tu和第二栅极下拉晶体管Td连接至该第二栅极输出节点Ngout2。
在第二类型级电路STG-TYPE2的第二进位输出电路C-BUF2中，第二进位上拉晶体管Tuc可以控制进位时钟信号CCLK(m)被输入至的进位时钟节点Ncclk与第二进位输出节点Ncry2之间的连接，并且第二进位下拉晶体管Tdc可以控制第二低电平电压VSS被施加至的第二低电平节点Nvl2与第二进位输出节点Ncry2之间的连接。
在第二类型级电路STG-TYPE2的第二栅极输出电路G-BUF2中，第二栅极上拉晶体管Tu可以控制第二时钟信号CLK(m)被输入至的栅极时钟节点Nclk2与第二栅极输出节点Ngout2之间的连接。第二栅极下拉晶体管Td可以控制第一低电平电压VGL被施加至的第一低电平节点Nvl1与第二栅极输出节点Ngout2之间的连接。
参照图11，偏置晶体管TBB可以在接通时向屏蔽金属SM供应偏置电压VBB，该屏蔽金属SM被定位成与包括在第一类型级电路STG-TYPE1中的第一栅极上拉晶体管Tu的半导体层540交叠。
参照图11，偏置晶体管TBB可以在接通时向屏蔽金属SM供应偏置电压VBB，该屏蔽金属SM被定位成与作为包括在第一类型级电路STG-TYPE1中的特定晶体管TR的第一进位上拉晶体管Tuc的半导体层交叠。
参照图11，第一类型级电路STG-TYPE1可以包括用于对第一栅极上拉晶体管Tu的栅极节点进行充电的第一Q节点充电晶体管TQC、用于对第一栅极上拉晶体管Tu的栅极节点进行放电的第一Q节点放电晶体管TQD、用于对第一栅极下拉晶体管Td的栅极节点进行充电的第一QB节点充电晶体管TQBC、以及用于对第一栅极下拉晶体管Td的栅极节点进行放电的第一QB节点放电晶体管TQBDq。
第一Q节点充电晶体管TQC由第一起始信号VST1的高电平电压(例如，16V)接通，以将第一起始信号VST1的高电平电压(例如，16V)施加至Q节点。因此，Q节点可以被充电，并且第一进位上拉晶体管Tuc和第一栅极上拉晶体管Tu可以接通。
第一起始信号VST1是具有预定幅度(例如，28V＝16V-(-12V))的信号，并且取决于第一类型级电路STG-TYPE1的位置，可以是从另一级电路输出的进位信号CRY(n-a)。
第一Q节点放电晶体管TQD可以在接通时向Q节点施加第一低电平电压VGL，例如-12V。因此，Q节点可以放电，并且第一进位上拉晶体管Tuc和第一栅极上拉晶体管Tu可以关断。
通过接通的第一QB节点充电晶体管TQBC将驱动电压Vdd施加至QB节点，从而可以接通第一Q节点放电晶体管TQD。驱动电压Vdd被施加至QB节点，并且第一Q节点放电晶体管TQD接通，使得第一低电平电压VGL(例如，-12V)可以被施加至Q节点。因此，Q节点可以放电，并且第一进位上拉晶体管Tuc和第一栅极上拉晶体管Tu可以关断。在此，例如，驱动电压Vdd可以具有16V。
第一QB节点充电晶体管TQBC可以由驱动电压Vdd接通以将驱动电压Vdd施加至QB节点。因此，QB节点可以被充电，并且第一进位下拉晶体管Tdc和第一栅极下拉晶体管Td可以接通。
第一QB节点放电晶体管TQBDq可以由Q节点的电压接通以将第一低电平电压VGL(例如，-12V)施加至QB节点。因此，QB节点可以放电，并且第一进位下拉晶体管Tdc和第一栅极下拉晶体管Td可以关断。
参照图11，第二类型级电路STG-TYPE2还可以包括用于对第二栅极上拉晶体管Tu的栅极节点进行充电的第二Q节点充电晶体管TQC、用于对第二栅极上拉晶体管Tu的栅极节点进行放电的第二Q节点放电晶体管TQD、用于对第二栅极下拉晶体管Td的栅极节点进行充电的第二QB节点充电晶体管TQBC、以及用于对第二栅极下拉晶体管Td的栅极节点进行放电的第二QB节点放电晶体管TQBDq。
第二Q节点充电晶体管TQC由第二起始信号VST2的高电平电压(例如，16V)接通，以将第二起始信号VST2的高电平电压(例如，16V)施加至Q节点。因此，Q节点可以被充电，并且第二进位上拉晶体管Tuc和第二栅极上拉晶体管Tu可以接通。
第二起始信号VST2是具有预定幅度(例如，32V＝16V-(-16V))的信号，并且取决于第二类型级电路STG-TYPE2的位置，可以是从另一级电路输出的进位信号CRY(m-a)。
第二Q节点放电晶体管TQD可以在接通时向Q节点施加第二低电平电压(VSS，例如，-16V)。因此，Q节点可以放电，并且第二进位上拉晶体管Tuc和第二栅极上拉晶体管Tu可以关断。
通过接通的第二QB节点充电晶体管TQBC将驱动电压Vdd施加至QB节点，使得可以接通第二Q节点放电晶体管TQD。驱动电压Vdd被施加至QB节点，并且第二Q节点放电晶体管TQD接通，使得第二低电平电压VSS(例如，-16V)可以被施加至Q节点。因此，Q节点可以放电，并且第二进位上拉晶体管Tuc和第二栅极上拉晶体管Tu可以关断。在此，例如，驱动电压Vdd可以具有16V。
第二QB节点充电晶体管TQBC可以由驱动电压Vdd接通以将驱动电压Vdd施加至QB节点。因此，QB节点可以被充电，并且第二进位下拉晶体管Tdc和第二栅极下拉晶体管Td可以接通。
第二QB节点放电晶体管TQBDq可以由Q节点的电压接通以将第二低电平电压VSS(例如，-16V)施加至QB节点。因此，QB节点可以放电，并且第二进位下拉晶体管Tdc和第二栅极下拉晶体管Td可以关断。
参照图11，偏置晶体管TBB可以在接通时将偏置电压VBB供应至屏蔽金属SM，该屏蔽金属SM被定位成与作为包括在第一类型级电路STG-TYPE1中的特定晶体管TR的第一QB节点放电晶体管TQBDq的半导体层540交叠。
参照图11，偏置晶体管TBB的栅极节点可以电连接至包括在第二类型级电路STG-TYPE2中的第二Q节点充电晶体管TQC的栅极节点。
图12是根据本公开内容的实施方式的具有差分结构的栅极驱动电路130的另一示例性图。
与图11中所示的具有差分结构的栅极驱动电路130相比，图12中所示的根据本公开内容的实施方式的具有差分结构的栅极驱动电路130的不同之处仅在于，其不包括用于对第一类型级电路STG-TYPE1的QB节点进行充电和放电的晶体管TQBC和TQBDq以及用于对第二类型级电路STG-TYPE2的QB节点进行充电和放电的晶体管TQBC和TQBDq，其通过使用AC信号CLK(n+4)和CLK(m+4)形式的另一进位信号(时钟信号)来控制第一类型级电路STG-TYPE1的QB节点和第二类型级电路STG-TYPE2的QB节点。
根据这种不同，另一时钟信号CLK(n+4)可以输入至第一类型级电路STG-TYPE1的第一栅极下拉晶体管Td的栅极节点，并且另一时钟信号CLK(m+4)可以输入至第二类型级电路STG-TYPE2的第二栅极下拉晶体管Td的栅极节点。
在此，第一类型级电路STG-TYPE1的QB节点为第一进位下拉晶体管Tdc和第一栅极下拉晶体管Td的栅极节点。第二类型级电路STG-TYPE2的QB节点为第二进位下拉晶体管Tdc和第二栅极下拉晶体管Td的栅极节点。
参照图12，第一类型级电路STG-TYPE1还可以包括用于对第一栅极上拉晶体管Tu的栅极节点进行充电的第一Q节点充电晶体管TQC，以及用于对第一栅极上拉晶体管Tu的栅极节点进行放电的第一Q节点放电晶体管TQD和TQDn。
第一Q节点充电晶体管TQC由第一起始信号VST1的高电平电压(例如，16V)接通，以便将的第一起始信号VST1的高电平电压(例如，16V)施加至Q节点。因此，Q节点可以被充电，并且第一进位上拉晶体管Tuc和第一栅极上拉晶体管Tu可以接通。
第一起始信号VST1是具有预定幅度(例如，28V＝16V-(-12V))的信号，并且取决于第一类型级电路STG-TYPE1的位置，可以是从另一级电路输出的进位信号CRY(n-a)。
第一Q节点放电晶体管TQD可以由另一进位信号CLK(n-2)控制成接通/关断，并且当接通时，可以向Q节点施加另一栅极信号Gout(n-2)。在这种情况下，另一栅极信号Gout(n-2)的电压可以是低电平电压。
另一第一Q节点放电晶体管TQDn可以由另一栅极信号Gout(n+4)控制成接通/关断，并且当接通时，可以将第一低电平电压VGL(例如，-12V)施加至Q节点。
Q节点通过第一Q节点放电晶体管TQD和另一第一Q节点放电晶体管TQDn放电，使得Q节点的电压可以降低到第一低电平电压VGL(例如，-12V)。因此，第一进位上拉晶体管Tuc和第一栅极上拉晶体管Tu可以关断。
在这种情况下，当Q节点放电时，施加至第一进位下拉晶体管Tdc和第一栅极下拉晶体管Td的栅极节点的另一进位信号CLK(n+4)可以具有高电平电压。因此，当Q节点放电时，第一进位下拉晶体管Tdc和第一栅极下拉晶体管Td接通。
此后，施加至第一进位下拉晶体管Tdc和第一栅极下拉晶体管Td的栅极节点的另一进位信号CLK(n+4)可以改变为第一低电平电压VGL(例如，-12V)。因此，第一进位下拉晶体管Tdc和第一栅极下拉晶体管Td可以关断。
参照图12，第二类型级电路STG-TYPE2还可以包括用于对第二栅极上拉晶体管Tu的栅极节点进行充电的第二Q节点充电晶体管TQC、用于对第二栅极上拉晶体管Tu的栅极节点进行放电的第二Q节点放电晶体管TQD和TQDn。
第二Q节点充电晶体管TQC由第二起始信号VST2的高电平电压(例如，16V)接通，并且可以将第二起始信号VST2的高电平电压(例如，16V)施加至Q节点。因此，Q节点可以被充电，并且第二进位上拉晶体管Tuc和第二栅极上拉晶体管Tu可以接通。
第二起始信号VST2是具有预定幅度(例如，28V＝16V-(-12V))的信号，并且根据第二类型级电路STG-TYPE2的位置，可以是从另一级电路输出的进位信号CRY(m-a)。在此，m可以是(n+1)或(n-1)。
第二Q节点放电晶体管TQD可以由另一进位信号CLK(m-2)控制成接通/关断，并且可以在导通时将另一栅极信号Gout(m-2)施加至Q节点。在这种情况下，另一栅极信号Gout(m-2)的电压可以是低电平电压。
另一第二Q节点放电晶体管TQDn可以由另一栅极信号Gout(m+4)控制成接通/关断，并且当导通时，可以将第二低电平电压VSS(例如，-16V)施加至Q节点。
Q节点通过第二Q节点放电晶体管TQD和另一第二Q节点放电晶体管TQDn放电，使得Q节点的电压可以降低到第二低电平电压VSS(例如，-16V)。因此，第二进位上拉晶体管Tuc和第二栅极上拉晶体管Tu可以关断。
在这种情况下，当Q节点放电时，施加至第二进位下拉晶体管Tdc和第二栅极下拉晶体管Td的栅极节点的另一进位信号CLK(m+4)的电压可以具有高电平电压。因此，当Q节点放电时，第二进位下拉晶体管Tdc和第二栅极下拉晶体管Td接通。
此后，施加至第二进位下拉晶体管Tdc和第二栅极下拉晶体管Td的栅极节点的另一进位信号CLK(m+4)可以改变为第二低电平电压VSS(例如，-16V)。因此，第二进位下拉晶体管Tdc和第二栅极下拉晶体管Td可以关断。
参照图11和图12，第一类型级电路STG-TYPE1的第一Q节点充电晶体管TQC可以通过使用第一起始信号VST1控制成接通或关断。
参照图11和图12，第二类型级电路STG-TYPE2的第二Q节点充电晶体管TQC和偏置晶体管TBB可以根据第二起始信号VST2控制成接通/关断。
参照图11和图12，输入至第一类型级电路STG-TYPE1的第一起始信号VST1的幅度可以不同于输入至第二类型级电路STG-TYPE2的第二起始信号VST2的幅度。例如，第一起始信号VST1的幅度可以是28V，并且第二起始信号VST2的幅度可以是32V。
例如，第一起始信号VST1的高电平电压和第二起始信号VST2的高电平电压等于16V，然而，第一起始信号VST1的低电平电压可以是-12V并且第二起始信号VST2的低电平电压可以是-16V，第一起始信号VST1的低电平电压和第二起始信号VST2的低电平电压可以彼此不同。在此，第一起始信号VST1的低电平电压可以是第一低电平电压VGL，并且第二起始信号VST2的低电平电压可以是第二低电平电压VSS。
参照图11和图12，可以根据第二起始信号VST2来控制偏置晶体管的导通-截止。
图13和图14示出了根据本公开内容的实施方式的具有差分结构的栅极驱动电路130中包括的第一类型级电路STG-TYPE1和第二类型级电路STG-TYPE2中的每一个中的主节点(Q节点、NBB、栅极输出节点)的电压状态。
参照图13，在第一类型级电路STG-TYPE1中，第一栅极上拉晶体管Tu的栅极节点(Q节点)的低电平电压可以高于偏置电压VBB。也就是说，在第一类型级电路STG-TYPE1中，第一栅极上拉晶体管Tu的栅极节点(Q节点)的低电平电压(例如，-12V)可以高于偏置节点NBB的低电平电压(例如，-16V)。
参照图13，在第一类型级电路STG-TYPE1中，第一栅极上拉晶体管Tu的栅极节点(Q节点)可以具有由偏置节点NBB的电压增加了偏移电压Voffset(例如，4V)的电压。偏移电压Voffset可以对应于第二低电平电压VSS(例如，-16V)与第一低电平电压VGL(例如，-12V)之间的电压差。
在此，偏置电压VBB可以是低于第一低电平电压VGL(例如，-12V)的电压，并且可以是与第二低电平电压VSS(例如，-16V)相同的电压。
参照图13，从第一类型级电路STG-TYPE1输出的第一栅极信号Gout(n)的电压是从偏置节点NBB的电压增加了偏移电压4V的电压。这是由于偏置电容器CBB连接在偏置节点NBB与第一栅极输出节点Ngout1之间。
参照图14，在第二类型级电路STG-TYPE2中，第二栅极上拉晶体管Tu的栅极节点(Q节点)的低电平电压可以与偏置电压VBB相同。也就是说，在第二类型级电路STG-TYPE2中，第二栅极上拉晶体管Tu的栅极节点(Q节点)的低电平电压(例如，-16V)可以等于偏置节点NBB的低电平电压(例如，-16V)。
参照图14，从第二类型级电路STG-TYPE2输出的第二栅极信号Gout(m)(m＝n-1或m＝n+1)的低电平电压VGL(例如，-12V)可以高于第二栅极上拉晶体管Tu的栅极节点(Q节点)的低电平电压(例如，-16V)。
图15示出了根据本公开内容的实施方式的具有差分结构的栅极驱动电路130被设计为单馈(single feeding)结构的情况。
参照图15，设置在显示面板110的显示区域DA中的多条栅极线GL可以包括第一栅极线GL1至第四栅极线GL4。
参照图15，在栅极驱动电路130中，第一类型级电路STG-TYPE1可以向相应的栅极线GL1和GL3输出栅极信号。第二类型级电路STG-TYPE2可以向相应的栅极线GL2和GL4输出栅极信号。
参照图15，在第一栅极线GL1和第二栅极线GL2之中，一个栅极线可以是奇数编号栅极线，并且另一个栅极线可以是偶数编号栅极线。例如，第一栅极线GL1可以是奇数编号栅极线，并且第二栅极线GL2可以是偶数编号栅极线。相反，第一栅极线GL1可以是偶数编号栅极线，并且第二栅极线GL2可以是奇数编号栅极线。在图15中，为了便于描述，假设第一栅极线GL1是奇数编号栅极线并且第二栅极线GL2是偶数编号栅极线。
因此，奇数编号级(例如，级1、级3)的第一类型级电路STG-TYPE1可以向相应的栅极线GL1和GL3输出栅极信号。偶数编号级(例如，第二级和第四级)的第二类型级电路STG-TYPE2可以向相应的栅极线GL2和GL4输出栅极信号。
在第一类型的奇数编号级(例如，级1、级3)的级电路STG-TYPE1的情况下，可以从偏置晶体管TBB供应偏置电压VBB。
在栅极信号供应结构是单馈结构的情况下，奇数编号级(例如，级1、级3)的第一类型级电路STG-TYPE1和偶数编号级(例如，第二级和第四级)的第二类型级电路STG-TYPE2可以将栅极信号输出至不同的栅极线。
也就是说，第一类型的第一级级电路向第一栅极线GL1输出栅极信号，并且第二类型的第二级级电路向第二栅极线GL2输出栅极信号。第一类型的第三级级电路向第三栅极线GL3输出栅极信号，并且第二类型的第四级级电路向第四栅极线GL4输出栅极信号。
参照图15，显示区域DA外的非显示区域NDA可以包括位于显示区域DA的一侧上的第一非显示区域NDA1和位于显示区域DA的另一侧上的第二非显示区域NDA2。
第一类型级电路STG-TYPE1和第二类型级电路STG-TYPE2中之一连接或设置在第一非显示区域NDA1中，并且另一个可以连接至第二非显示区域NDA2或者设置在第二非显示区域NDA2中。
例如，第一类型级电路STG-TYPE1可以连接或设置在第一非显示区域NDA1中，而第二类型级电路STG-TYPE2可以连接或设置在第二非显示区域NDA2中。相反，第一类型级电路STG-TYPE1可以连接至第二非显示区域NDA2或者设置在第二非显示区域NDA2中，而第二类型级电路STG-TYPE2可以连接或设置在第一非显示区域NDA1中。
替选地，第一类型级电路STG-TYPE1和第二类型级电路STG-TYPE2两者都可以设置在第一非显示区域NDA1中。替选地，第一类型级电路STG-TYPE1和第二类型级电路STG-TYPE2两者都可以设置在第二非显示区域NDA2中。
图16示出了根据本公开内容的实施方式的具有差分结构的栅极驱动电路130被设计为双馈结构(double feeding)的情况。
参照图16，在栅极信号供应结构是双馈结构的情况下，第一类型级电路STG-TYPE1和第二类型级电路STG-TYPE2可以连接或设置在第一非显示区域NDA1中，并且第一类型的另一级电路STG-TYPE1和第二类型的另一级电路STG-TYPE2可以连接或设置在第二非显示区域NDA2中。
例如，根据双馈结构，奇数编号级(例如，第一级、第三级)中的第一类型的级电路STG-TYPE1以及偶数编号级(例如，第二级、第四级)中的第二类型的级电路STG-TYPE2可以连接至第一非显示区域NDA1或者设置在第一非显示区域NDA1中。
偶数编号级(例如，第二级、第四级)中的第一类型的级电路STG-TYPE1以及奇数编号级(例如，第一级、第三级)中的第二类型的级电路STG-TYPE2可以连接至第二非显示区域NDA2或者设置在第二非显示区域NDA2中。
奇数编号级(例如，第一级、第三级)中的第一类型的级电路STG-TYPE1可以从偏置晶体管TBB接收偏置电压VBB。偶数编号级(例如，第二级、第四级)中的第一类型的级电路STG-TYPE1可以从偏置晶体管TBB接收偏置电压VBB。
根据上述双馈结构，由于第一类型级电路STG-TYPE1交替连接或设置在第一非显示区域NDA1和第二非显示区域NDA2中，因此可以防止由于差分结构导致的未预期信号输出偏差。
根据上述本公开内容的实施方式，可以提供能够防止在栅极驱动电路内部出现漏电流的栅极驱动电路130和显示装置100。
根据本公开内容的实施方式，可以提供被设计成具有包括不同类型(第一类型和第二类型)的级电路的差分结构的栅极驱动电路130和显示装置100。
根据本公开内容的实施方式，可以提供能够通过使用包括奇数编号级电路(第一类型或第二类型级电路)和偶数编号级电路(第二类型或第一类型级电路)的差分结构来防止漏电流的栅极驱动电路130和显示装置100。
根据本公开内容的实施方式，可以提供能够通过在面板的两侧上交替设置不同类型(第一类型和第二类型)的级电路来防止栅极输出偏差，同时通过具有奇数编号级电路和偶数编号级电路的差分结构防止漏电流的栅极驱动电路130和显示装置100。
以上描述已经被呈现以使得本领域技术人员能够做出和使用本发明的技术构思，并且已经在特定应用及其要求的上下文中提供。对所描述的实施方式的各种修改、添加和替换对于本领域技术人员来说将是显而易见的，并且在不脱离本发明的精神和范围的情况下，本文中定义的一般原理可以应用于其他实施方式和应用。以上描述和附图仅出于说明性目的提供了本发明的技术构思的示例。也就是说，所公开的实施方式旨在说明本发明的技术构思的范围。因此，本发明的范围不限于所示的实施方式，而是应和与权利要求一致的最宽范围相一致。本发明的保护范围应基于所附权利要求来理解，并且在其等同物的范围内的所有技术思想均应被理解为包括在本发明的范围内。

Claims (21)

1.一种栅极驱动电路，包括：
第一类型级电路，其包括第一进位输出电路和第一栅极输出电路，所述第一进位输出电路接收第一时钟信号和第一低电平电压，并将第一进位信号输出至第一进位输出节点，所述第一栅极输出电路接收所述第一时钟信号和所述第一低电平电压，并将第一栅极信号输出至第一栅极输出节点；
第二类型级电路，其包括第二进位输出电路和第二栅极输出电路，所述第二进位输出电路接收进位时钟信号和第二低电平电压，并将第二进位信号输出至第二进位输出节点，所述第二栅极输出电路接收第二时钟信号和所述第一低电平电压，并将第二栅极信号输出至第二栅极输出节点；以及
偏置晶体管，其用于在接通时向屏蔽金属供应偏置电压，所述屏蔽金属被定位成与所述第一类型级电路中包括的多个晶体管之中的特定晶体管的半导体层交叠。
2.根据权利要求1所述的栅极驱动电路，其中，所述第一进位输出电路包括所述第一时钟信号被输入至的第一进位上拉晶体管以及所述第一低电平电压被输入至的第一进位下拉晶体管，并且所述第一进位输出电路将所述第一进位信号输出至以下所述第一进位输出节点，所述第一进位上拉晶体管和所述第一进位下拉晶体管被连接至所述第一进位输出节点，
其中，所述第一栅极输出电路包括所述第一时钟信号被输入至的第一栅极上拉晶体管以及所述第一低电平电压被输入至的第一栅极下拉晶体管，并且所述第一栅极输出电路将所述第一栅极信号输出至以下所述第一栅极输出节点，所述第一栅极上拉晶体管和所述第一栅极下拉晶体管被连接至所述第一栅极输出节点，
其中，所述第二进位输出电路包括所述进位时钟信号被输入至的第二进位上拉晶体管以及所述第二低电平电压被输入至的第二进位下拉晶体管，并且所述第二进位输出电路将所述第二进位信号输出至以下所述第二进位输出节点，所述第二进位上拉晶体管和所述第二进位下拉晶体管被连接至所述第二进位输出节点，以及
其中，所述第二栅极输出电路包括所述第二时钟信号被输入至的第二栅极上拉晶体管以及所述第一低电平电压被输入至的第二栅极下拉晶体管，并且所述第二栅极输出电路将所述第二栅极信号输出至以下所述第二栅极输出节点，所述第二栅极上拉晶体管和所述第二栅极下拉晶体管被连接至所述第二栅极输出节点。
3.根据权利要求2所述的栅极驱动电路，其中，所述偏置晶体管在接通时向屏蔽金属供应所述偏置电压，所述屏蔽金属被定位成与作为包括在所述第一类型级电路中的所述特定晶体管的所述第一栅极上拉晶体管的半导体层交叠。
4.根据权利要求2所述的栅极驱动电路，其中，所述偏置晶体管在接通时向屏蔽金属供应所述偏置电压，所述屏蔽金属被定位成与作为包括在所述第一类型级电路中的所述特定晶体管的所述第一进位上拉晶体管的半导体层交叠。
5.根据权利要求2所述的栅极驱动电路，其中，所述第一类型级电路还包括用于对所述第一栅极上拉晶体管的栅极节点进行充电的第一Q节点充电晶体管、用于对所述第一栅极上拉晶体管的栅极节点进行放电的第一Q节点放电晶体管、用于对所述第一栅极下拉晶体管的栅极节点进行充电的第一QB节点充电晶体管、以及用于对所述第一栅极下拉晶体管的栅极节点进行放电的第一QB节点放电晶体管，以及
其中，所述第二类型级电路还包括用于对所述第二栅极上拉晶体管的栅极节点进行充电的第二Q节点充电晶体管、用于对所述第二栅极上拉晶体管的栅极节点进行放电的第二Q节点放电晶体管、用于对所述第二栅极下拉晶体管的栅极节点进行充电的第二QB节点充电晶体管、以及用于对所述第二栅极下拉晶体管的栅极节点进行放电的第二QB节点放电晶体管。
6.根据权利要求5所述的栅极驱动电路，其中，所述偏置晶体管在接通时向屏蔽金属供应所述偏置电压，所述屏蔽金属被定位成与作为包括在所述第一类型级电路中的所述特定晶体管的所述第一QB节点放电晶体管的半导体层交叠。
7.根据权利要求5所述的栅极驱动电路，其中，所述偏置晶体管的栅极节点电连接至所述第二类型级电路中的所述第二Q节点充电晶体管的栅极节点。
8.根据权利要求2所述的栅极驱动电路，其中，所述第一类型级电路还包括用于对所述第一栅极上拉晶体管的栅极节点进行充电的第一Q节点充电晶体管以及用于对所述第一栅极上拉晶体管的栅极节点进行放电的第一Q节点放电晶体管，
其中，所述第二类型级电路还包括用于对所述第二栅极上拉晶体管的栅极节点进行充电的第二Q节点充电晶体管以及用于对所述第二栅极上拉晶体管的栅极节点进行放电的第二Q节点放电晶体管，以及
其中，第三时钟信号被输入至所述第一栅极下拉晶体管的栅极节点，并且第四时钟信号被输入至所述第二栅极下拉晶体管的栅极节点。
9.根据权利要求2所述的栅极驱动电路，其中，施加至所述第一栅极上拉晶体管的栅极节点的低电平电压高于所述偏置电压，并且施加至所述第二栅极上拉晶体管的栅极节点的低电平电压等于所述偏置电压。
10.根据权利要求1所述的栅极驱动电路，其中，输入至所述第一类型级电路的第一起始信号和输入至所述第二类型级电路的第二起始信号具有彼此不同的幅度。
11.根据权利要求1所述的栅极驱动电路，其中，所述偏置晶体管基于输入至所述第二类型级电路的起始信号或其他进位信号被控制成接通/关断。
12.根据权利要求1所述的栅极驱动电路，还包括连接在所述屏蔽金属与所述第一栅极输出节点之间的偏置电容器。
13.根据权利要求1所述的栅极驱动电路，其中，所述偏置电压低于所述第一低电平电压且等于所述第二低电平电压。
14.根据权利要求1所述的栅极驱动电路，其中，所述特定晶体管是共面型。
15.根据权利要求1所述的栅极驱动电路，其中，当所述偏置电压被施加至所述屏蔽金属时，所述特定晶体管的源极节点与栅极节点之间的电压差小于零。
16.根据权利要求1所述的栅极驱动电路，其中，在将所述偏置电压施加至所述屏蔽金属之后，所述屏蔽金属的电压与所述第一栅极输出节点的电压变化同步地增加，并且与所述第一栅极输出节点的电压变化同步地增加的所述屏蔽金属的电压低于所述第一栅极输出节点的高电平电压。
17.一种显示装置，包括：
基板；
设置在所述基板上的第一栅极线和第二栅极线；以及
栅极驱动电路，其用于向所述第一栅极线输出第一栅极信号以及向所述第二栅极线输出第二栅极信号，
其中，所述栅极驱动电路包括：
第一类型级电路，其包括第一进位输出电路和第一栅极输出电路，所述第一进位输出电路接收第一时钟信号和第一低电平电压，并将第一进位信号输出至第一进位输出节点，所述第一栅极输出电路接收所述第一时钟信号和所述第一低电平电压，并将所述第一栅极信号通过第一栅极输出节点输出至所述第一栅极线；
第二类型级电路，其包括第二进位输出电路和第二栅极输出电路，所述第二进位输出电路接收进位时钟信号和第二低电平电压，并将第二进位信号输出至第二进位输出节点，所述第二栅极输出电路接收第二时钟信号和所述第一低电平电压，并将所述第二栅极信号通过第二栅极输出节点输出至所述第二栅极线；以及
偏置晶体管，其用于在接通时向屏蔽金属供应偏置电压，所述屏蔽金属被定位成与所述第一类型级电路中包括的多个晶体管之中的特定晶体管的半导体层交叠。
18.根据权利要求17所述的显示装置，其中，在所述第一栅极线和所述第二栅极线之中，一个栅极线是奇数编号栅极线，并且另一栅极线是偶数编号栅极线。
19.根据权利要求17所述的显示装置，其中，所述基板包括显示区域和在所述显示区域外部的非显示区域，
其中，所述非显示区域包括位于所述显示区域的一侧上的第一非显示区域和位于所述显示区域的另一侧上的第二非显示区域，以及
其中，所述第一类型级电路和所述第二类型级电路之中的一者连接至所述第一非显示区域或者设置在所述第一非显示区域中，并且另一者连接或设置在所述第二非显示区域中。
20.根据权利要求17所述的显示装置，其中，所述基板包括显示区域和在所述显示区域外部的非显示区域，
其中，所述非显示区域包括位于所述显示区域的一侧上的第一非显示区域和位于所述显示区域的另一侧上的第二非显示区域，
其中，所述第一类型级电路和所述第二类型级电路连接至所述第一非显示区域或者设置在所述第一非显示区域中，并且第一类型的其他级电路和第二类型的其他级电路连接或设置在所述第二非显示区域中。
21.一种显示装置，其包括根据权利要求1至16中任一项所述的栅极驱动电路。
CN202111395339.2A 2020-12-18 2021-11-23 栅极驱动电路和显示装置 Active CN114648959B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0177973 2020-12-18
KR1020200177973A KR20220087685A (ko) 2020-12-18 2020-12-18 게이트 구동 회로 및 표시 장치

Publications (2)

Publication Number Publication Date
CN114648959A true CN114648959A (zh) 2022-06-21
CN114648959B CN114648959B (zh) 2024-07-16

Family

ID=81992208

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111395339.2A Active CN114648959B (zh) 2020-12-18 2021-11-23 栅极驱动电路和显示装置

Country Status (3)

Country Link
US (1) US11670239B2 (zh)
KR (1) KR20220087685A (zh)
CN (1) CN114648959B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230221605A1 (en) * 2022-01-13 2023-07-13 Sharp Display Technology Corporation Semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770247A (zh) * 2004-09-21 2006-05-10 卡西欧计算机株式会社 驱动电路及显示装置
CN106847227A (zh) * 2017-04-17 2017-06-13 深圳市华星光电技术有限公司 Goa电路驱动架构
US20180130435A1 (en) * 2016-11-02 2018-05-10 Samsung Display Co., Ltd. Gate driving circuit and display apparatus including the same
CN108713225A (zh) * 2016-03-02 2018-10-26 夏普株式会社 有源矩阵基板以及具备有源矩阵基板的液晶显示装置
CN109478415A (zh) * 2016-07-20 2019-03-15 三菱电机株式会社 移位寄存器电路及显示面板
CN109767734A (zh) * 2017-11-10 2019-05-17 三星显示有限公司 栅极驱动电路
CN109935269A (zh) * 2018-05-31 2019-06-25 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770247A (zh) * 2004-09-21 2006-05-10 卡西欧计算机株式会社 驱动电路及显示装置
CN108713225A (zh) * 2016-03-02 2018-10-26 夏普株式会社 有源矩阵基板以及具备有源矩阵基板的液晶显示装置
CN109478415A (zh) * 2016-07-20 2019-03-15 三菱电机株式会社 移位寄存器电路及显示面板
US20180130435A1 (en) * 2016-11-02 2018-05-10 Samsung Display Co., Ltd. Gate driving circuit and display apparatus including the same
CN106847227A (zh) * 2017-04-17 2017-06-13 深圳市华星光电技术有限公司 Goa电路驱动架构
CN109767734A (zh) * 2017-11-10 2019-05-17 三星显示有限公司 栅极驱动电路
CN109935269A (zh) * 2018-05-31 2019-06-25 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

Also Published As

Publication number Publication date
CN114648959B (zh) 2024-07-16
KR20220087685A (ko) 2022-06-27
US20220199032A1 (en) 2022-06-23
US11670239B2 (en) 2023-06-06

Similar Documents

Publication Publication Date Title
US9153192B2 (en) Display device
CN111341279B (zh) 显示面板和显示装置
US11888065B2 (en) Thin film transistor array substrate and electronic device including the same
CN114765005A (zh) 栅极驱动电路，显示装置和栅极驱动方法
CN114648959B (zh) 栅极驱动电路和显示装置
US20230351972A1 (en) Scan driver
US11887532B2 (en) Gate driving circuit and display device
US11600232B2 (en) Display device and gate driving circuit having a synchronization transistor
US11488543B2 (en) Gate driving circuit and display device
US11386827B1 (en) Level shifter and display device
KR102551989B1 (ko) 트랜지스터 및 전자장치
US20240169896A1 (en) Gate driving circuit and display panel
US11348506B1 (en) Gate circuit and display device
KR102674856B1 (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
US20240203375A1 (en) Gate driving circuit and display device
US20240206258A1 (en) Display panel
US12051371B2 (en) Gate driving circuit having a common sensing circuit for controlling scan driving circuits and display device thereof
KR102486147B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
US20240256061A1 (en) Touch display device
US20240071314A1 (en) Gate driver and display apparatus including same
KR102637600B1 (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
CN117519502A (zh) 触摸驱动电路以及触摸显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant