CN114639401A - 确定电压分布度量的阈值 - Google Patents

确定电压分布度量的阈值 Download PDF

Info

Publication number
CN114639401A
CN114639401A CN202111541407.1A CN202111541407A CN114639401A CN 114639401 A CN114639401 A CN 114639401A CN 202111541407 A CN202111541407 A CN 202111541407A CN 114639401 A CN114639401 A CN 114639401A
Authority
CN
China
Prior art keywords
valley
voltage distribution
metric
memory
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111541407.1A
Other languages
English (en)
Inventor
V·P·拉亚普鲁
C·M·斯米奇赫盖尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114639401A publication Critical patent/CN114639401A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/08Address circuits; Decoders; Word-line control circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • G11C16/107Programming all cells in an array, sector or block to the same state prior to flash erasing
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/24Bit-line control circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/26Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436Arrangements for verifying correct programming or erasure
    • G11C16/3454Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459Circuits or methods to verify correct programming of nonvolatile memory cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/08Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Neurology (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

本申请涉及确定电压分布度量的阈值。公开包括存储器装置和可操作地耦合到所述存储器装置的处理装置的***和方法。所述处理装置可进行包括以下各项的操作:确定与所述存储器装置的块的至少一部分相关联的电压分布度量;确定与相所述块关联的所述电压分布度量的阈值;以及响应于确定所述电压分布度量超过所述阈值,相对于所述块进行媒体管理操作。

Description

确定电压分布度量的阈值
技术领域
本公开的实施例大体上涉及存储器子***,且更确切地说涉及确定电压分布度量的阈值。
背景技术
存储器子***可包括存储数据的一个或多个存储器装置。存储器装置可例如为非易失性存储器装置和易失性存储器装置。一般来说,主机***可利用存储器子***以在存储器装置处存储数据且从存储器装置检索数据。
发明内容
在一个方面中,本申请提供一种***,其包含:存储器装置;以及处理装置,其可操作地耦合到存储器装置,以进行包含以下各项的操作:确定与存储器装置的块的至少一部分相关联的电压分布度量;确定与块相关联的电压分布度量的阈值;以及响应于确定电压分布度量超过阈值,相对于块进行媒体管理操作。
在另一方面中,本申请提供一种方法,其包含:通过处理装置确定与存储器装置的块的至少一部分相关联的电压分布度量;确定与块相关联的电压分布度量的阈值;以及响应于确定电压分布度量超过阈值,相对于块进行媒体管理操作。
在另一方面中,本申请提供一种包含指令的非暂时性计算机可读存储媒体,所述指令在由可操作地耦合到存储器的处理装置执行时进行包含以下各项的操作:确定与存储器装置的块的至少一部分相关联的电压分布度量;确定与块相关联的电压分布度量的阈值;以及响应于确定电压分布度量超过阈值,相对于块进行媒体管理操作。
附图说明
根据下文给出的详细描述且根据本公开的各种实施例的附图将更加充分地理解本公开。
图1说明根据本公开的一些实施例的包括存储器子***的实例计算***。
图2示意性地说明根据本公开的一些实施例的由三层级存储器单元展现的缓慢电荷损失导致的数据降级。
图3描绘说明根据本公开的一些实施例的编程分布谷线降级的实例曲线图。
图4示意性地说明根据本公开的一些实施例确定编程分布谷线度量。
图5示意性地说明根据本公开的一些实施例确定裸片的劣化斜率。
图6示意性地说明根据本公开的一些实施例的由存储器子***控制器维持的用于使裸片和/或WLG与谷线度量阈值相关联的实例元数据。
图7为根据本公开的一些实施例的用于基于编程分布谷线度量进行数据完整性检查的实例方法的流程图。
图8为其中可操作本公开的实施例的实例计算机***的框图。
具体实施方式
本公开的各方面涉及确定电压分布度量的阈值。存储器子***可为存储装置、存储器模块或存储装置与存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说,主机***可利用包括例如存储数据的存储器装置的一或多个组件的存储器子***。主机***可提供将存储在存储器子***处的数据,且可请求将从存储器子***检索的数据。
存储器子***可包括高密度非易失性存储器装置,其中当没有电力供应到存储器装置时需要数据的保持。举例来说,例如3D快闪NAND存储器等NAND存储器以紧凑的高密度配置的形式提供存储。非易失性存储器装置为一或多个小片的封装,每一小片包括一或多个平面。对于一些类型的非易失性存储器装置(例如,NAND存储器),每一平面包括物理块集。每一块包括页集。“块”在本文中将指代连续或不连续的存储器页的集合。“块”的实例为“可擦除块”,其为存储器的最小可擦除单元,而“页”为存储器的最小可写入单元。每一页包括存储器单元集合。存储器单元为存储信息的电子电路。取决于单元类型,单元可存储二进制信息的一或多个位,且具有与正存储的位数相关的各种逻辑状态。逻辑状态可由如“0”和“1”的二进制值或此类值的组合表示。举例来说,单层级单元(SLC)可每存储器元件仅存储一个位,而多层级单元(MLC)为能够存储多于单个信息位的存储器元件。
可通过将某一电压施加到存储器单元来编程(写入到)存储器单元,这导致电荷由存储器单元保持,从而确定电压信号VCG,所述电压信号VCG必须施加到单元的控制电极以使单元在源极电极与漏极电极之间对跨单元的电流开放。更确切地说,对于每一个别存储器单元(具有存储于其上的电荷Q),可存在阈值控制栅极电压VT(在本文中也称为“临限电压”或简单地为“阈值”),以使得对于VCG<VT,源极-漏极电流较低。一旦控制栅电压超过阈值电压,VCG>VT,电流大体上增大。因为电极和栅极的实际几何形状在存储器单元与存储器单元之间变化,所以阈值电压VT甚至对于实施于同一裸片上的单元也可不同。因此,存储器单元可表征为阈值电压的分布P,P(Q,VT)=dW/dVT,其中dW表示当电荷Q置于存储器单元上时,任何给定单元的阈值电压在区间[VT,VT+dVT]内的概率。
存储器装置可具有与装置的单元所容许的控制电压的工作范围相比较窄的分布P(Q,VT)。因此,多个不重叠分布P(Qk,VT)(“谷线”或“编程分布谷线”)可放入工作范围中,从而允许存储和可靠地检测电荷的多个值Qk,k=1、2、3…。术语“谷线”可涉及由多个不重叠分布产生的曲线图的形状,其可表示为当其自变量低于全局最小值的点时单调递减,当其自变量超过全局最小值的点时单调递增的函数,且描绘所述函数的曲线图相对于横坐标等于全局最小值的自变量的纵轴对称。分布(谷线)穿插有电压间隔(谷线容限),其中装置的存储器单元没有(或极少)具有其阈值电压。因此,此类谷线容限可用于分离各种电荷状态Qk--可通过在读取操作期间检测单元的相应阈值电压VT存在于哪两个谷线容限之间来确定单元的逻辑状态。此有效地允许单个存储器单元存储多个位的信息:以2N-1个定义明确的谷线容限和2N个谷线操作的存储器单元能够可靠地存储N个位的信息。具体来说,可通过比较由存储器单元展现的所测量的阈值电压VT与对应于存储器装置的已知谷线容限(例如,容限的中心)的一或多个参考电压电平(读取电平)来进行读取操作。
较高数目的可能状态减少分离所述状态的容限(例如,谷线容限)的量。存储器装置可包括三层级单元(TLC)存储器。在TLC存储器中,存储器单元以八个总电压状态每单元存储三个信息位。存储器装置可包括四层级单元(QLC)存储器。在QLC存储器中,每一存储器单元可存储具有十六个电压状态的四个信息位。举例来说,在QLC存储器中,存储器单元可存储对应于使用十六个电压状态从主机***接收的数据的四个数据位(例如,1111、0000、1101等)。可注意到,本文中的操作可应用于任何多位存储器单元。
取决于其配置的方式,每一物理页可包括多个逻辑页类型(在本文中也称为“页类型”),且各种读取电平阈值可用于各种页类型:举例来说,由单电平单元(SLC)形成的物理页具有称为下部逻辑页(LP)的单个页类型。多层级单元(MLC)物理页类型可包括LP和上部逻辑页(UP),TLC物理页类型为LP、UP和额外逻辑页(XP),且QLC物理页类型为LP、UP、XP和顶部逻辑页(TP)。举例来说,由QLC存储器类型的存储器单元形成的物理页可具有总共四个逻辑页,包括下部逻辑页(LP)、上部逻辑页(UP)、额外逻辑页(XP)和顶部逻辑页(TP),其中每一逻辑页存储不同于存储在与物理页相关联的其它逻辑页中的数据的数据位。位可为存储器单元的四个逻辑页中的每一个表示。在用于QLC存储器的存储器单元中,四个位的每一组合可对应于不同电压电平(下文也称为“电平”)。举例来说,存储器单元的第一层级可对应于1111,第二层级可对应于0111,等等。因为QLC存储器的存储器单元包括4个数据位,所以存在四个数据位的总共16个可能的组合。因此,QLC存储器的存储器单元可编程为16个不同层级中的一个。
当数据写入到存储器子***的存储器单元以供存储时,存储器单元可劣化。因此,存储器子***的每一存储器单元可具有在存储器单元不再能够可靠地存储数据之前对存储器单元进行的有限数目个写入操作。此外,可从存储器装置读取存储在存储器单元处的数据且将其传输到主机***。在读取操作期间,将读取参考电压施加到含有待读取的数据的字线,而将穿过电压施加到未读存储器单元的字线。穿过电压为高于所存储阈值电压中的任一个的读取参考电压。然而,当从存储器子***的存储器单元读取数据时,邻近或相邻字线可经由例如读取干扰、缓慢电荷损失等经历劣化。读取干扰为NAND存储器中的现象,其中从存储器单元读取数据可致使同一块中的未读存储器单元的阈值电压移位到不同值。缓慢电荷损失为其中存储器单元的阈值电压随着存储器单元的电荷正在降级而在时间上改变的现象,其称为“时间电压移位”(由于降级电荷致使电压分布沿着电压轴朝向较低电压电平移位)。阈值电压首先快速改变(紧接在存储器单元经编程之后),且接着相对于从单元编程事件开始经过的时间以大致对数线性方式减慢。因此,未能减轻缓慢电荷损失所致使的时间电压移位可导致读取操作中的位错误率增大。
制造参数也可影响存储器单元劣化的速率。具体来说,存储器装置的每一裸片可归因于在制造期间的例如温度、电源电压等的过程变化而具有不同电气和物理特性。对于经受相同操作条件的不同裸片,此“裸片对裸片变化性”导致不同错误率。举例来说,存储器装置的一个裸片上的最差页(例如,裸片上的具有最高错误率的页)的错误率可为存储器装置的另一裸片的最差页的错误率的两倍,其中两个裸片同时经编程。类似地,裸片中的每一字线群组(WLG)也可具有不同电气和物理特性,这导致同一裸片中的不同WLG的不同错误率。WLG可包括在块的同一物理位置中形成页或页的集群的多个字线。字线群组中的每一字线可展现类似性质。
存储器子***可进行数据完整性检查(在本文中也称为“扫描”或“扫描操作”)以验证可可靠地读取存储在块处的数据。在实例中,存储器子***控制器可选择块且对块的一些到所有页进行数据完整性检查。在可测量和收集关于与数据相关联的错误率的信息的数据完整性检查期间,针对存储在块处的数据确定数据状态度量的值。本文中的“数据状态度量”将指从存储在存储器装置上的数据的状态测量或推断的量。具体来说,数据状态度量可反映时间电压移位的状态、读取干扰的程度和/或数据状态的其它可测量功能。复合数据状态度量为组件状态度量的集合的函数(例如,加权和)。数据状态度量的一个实例为位错误计数(BEC)。数据状态度量的另一实例为残余位错误率(RBER)。RBER对应于存储在数据块处的数据经历的每单位时间的位错误数目(例如,BEC/总位读取)。
如果数据状态度量超过阈值准则(例如,BEC或RBER高于阈值),指示与存储在到期块处的数据相关联的高错误率,那么可通过进行媒体管理操作(例如,折叠操作)来“刷新”所述块,以将存储在字线或整个块处的数据重定位到存储器子***的新块。将存储在字线或块处的数据折叠到另一块可涉及将存储在字线或所述块处的数据写入到另一块以刷新由存储器子***存储的数据。
然而,基于单个数据状态度量(例如,RBER或BEC)确定块的数据完整性可不总是块的“健康”的准确指示。这可引起存储器子***过度刷新或不充分刷新块。过度刷新块可增加编程/擦除循环(PEC),从而致使使用存储器子***的较多资源,因此导致归因于较少资源可用于进行其它读取操作或写入操作而导致存储器子***控制器的性能的降低。归因于较高错误率,不充分刷新块可导致可靠性问题,从而导致有缺陷的和损坏的数据。此外,常规存储器子***针对存储器装置的每一裸片的所有块使用单一阈值准则(例如,单一阈值)。由于存储器装置的每一裸片(和每一块的每一WLG)可归因于过程变化而具有不同降级速率,因此对于所有裸片使用同一阈值可致使过早地刷新一些块或WLG,这引起与过度刷新块相关联的问题。
本公开的各方面通过实施能够基于编程分布谷线度量进行数据完整性检查且基于WLG和/或裸片变化调整与触发折叠操作相关联的阈值的存储器子***控制器来解决以上和其它缺陷。在说明性实例中,存储器子***控制器可起始块的数据完整性检查且从块选择页以进行扫描。扫描可估计与存储在页处的数据相关联的所选择的数据状态度量(例如,错误计数)。如果在扫描期间获得的数据状态度量(例如,BEC值、RBER值等)的值低于阈值,那么存储器子***控制器可对页进行读取操作以获得可用以产生错误计数分布的数据。存储器子***控制器可接着基于读取操作所产生的错误计数分布来确定一或多个编程分布谷线度量(例如,谷线度量)。在实施例中,谷线度量包括谷线容限、谷线底限和谷线中心。接着,存储器子***控制器可使用与每一裸片或每一WLG相关联的错误率数据,通过从基线值调整而确定谷线容限、谷线底限和谷线中心中的每一个的谷线度量阈值。谷线度量阈值可与存储器装置的每一裸片或存储器装置的每一块的每一WLG相关联。如果一或多个谷线度量超过与谷线度量阈值相关联的刷新阈值准则,那么存储器子***控制器可对所述块进行媒体管理操作,例如折叠操作。举例来说,如果满足以下条件中的至少一个,那么存储器子***控制器可进行折叠操作:谷线宽度的崩溃满足阈值准则,谷线中心中的移位满足阈值准则,和/或谷线底限中的上升满足阈值准则。
本公开的优点包括但不限于通过减少或消除存储器子***控制器过度刷新或不充分刷新块而改进存储器子***的性能。由于不必要刷新操作的数目减少,因此还减少存储器子***的致力于进行数据完整性扫描的资源的量。这可导致存储器子***的性能的改良和存储器子***的功耗的减少。此外,归因于较高错误率的可靠性问题减少。尽管使用NAND快闪存储器的存储器单元描述实施例,但本公开的各方面可应用于其它类型的存储器子***。
图1说明根据本公开的一些实施例的包括存储器子***110的实例计算***100。存储器子***110可包括媒体,例如一或多个易失性存储器装置(例如,存储器装置140)、一或多个非易失性存储器装置(例如,存储器装置130)或这些的组合。
存储器子***110可为存储装置、存储器模块,或存储装置与存储器模块的混合。存储装置的实例包括固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储器(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包括双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)和各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算***100可为计算装置,例如台式计算机、膝上型计算机、网络服务器、移动装置、交通工具(例如,飞机、无人机、火车、汽车或其它运输工具)、具有物联网(IoT)功能的装置、嵌入式计算机(例如,交通工具、工业设备或联网商业装置中包括的嵌入式计算机),或包括存储器和处理装置的此类计算装置。
计算***100可包括耦合到一或多个存储器子***110的主机***120。在一些实施例中,主机***120耦合到不同类型的存储器子***110。图1说明耦合到一个存储器子***110的主机***120的一个实例。如本文中所使用,“耦合到”或“与…耦合”通常是指组件之间的连接,其可为间接通信连接或直接通信连接(例如,无需介入组件),无论有线或无线,包括例如电连接、光学连接、磁性连接等连接。
主机***120可包括处理器芯片组和由处理器芯片组执行的软件栈。处理器芯片组可包括一或多个核心、一或多个高速缓存器、存储器控制器(例如,NVDIMM控制器)和存储协议控制器(例如,PCIe控制器、SATA控制器)。主机***120使用存储器子***110,例如以将数据写入存储器子***110和从存储器子***110读取数据。
主机***120可经由物理主机接口耦合到存储器子***110。物理主机接口的实例包括但不限于串行高级技术附件(SATA)接口、***组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤信道、串行附接SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机***接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如,支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机***120与存储器子***110之间传输数据。当存储器子***110通过物理主机接口(例如,PCIe总线)与主机***120耦合时,主机***120可进一步利用NVM高速(NVMe)接口来存取存取组件(例如,存储器装置130)。物理主机接口可提供用于在存储器子***110与主机***120之间传递控制、地址、数据和其它信号的接口。图1说明作为实例的存储器子***110。一般来说,主机***120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子***。
存储器装置130、140可包括不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如,存储器装置140)可为但不限于随机存取存储器(RAM),如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如,存储器装置130)的一些实例包括与非(NAND)型快闪存储器和就地写入存储器,如三维交叉点(“3D交叉点”)存储器装置,其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变进行位存储。另外,与许多基于闪存的存储器相比,交叉点非易失性存储器可进行就地写入操作,其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包括例如二维NAND(2D NAND)和三维NAND(3DNAND)。
存储器装置130中的每一个可包括一或多个存储器单元阵列。一种类型的存储器单元,例如单层级单元(SLC)每单元可存储一个位。其它类型的存储器单元,例如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC)每单元可存储多个位。在一些实施例中,存储器装置130中的每一个可包括一或多个存储器单元阵列,如SLC、MLC、TLC、QLC、PLC或这些的任何组合。在一些实施例中,特定存储器装置可包括存储器单元的SLC部分,和MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可分组为可指代用于存储数据的存储器装置的逻辑单元的页。在一些类型的存储器(例如,NAND)的情况下,页可分组以形成块。
尽管描述了例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如2DNAND、3D NAND)的非易失性存储器组件,但存储器装置130可基于任何其它类型的非易失性存储器,例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻式随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器和电可擦除可编程只读存储器(EEPROM)。
存储器子***控制器115(或简称为控制器115)可与存储器装置130通信以进行操作,例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子***控制器115可包括硬件,例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包括具有进行本文中所描述的操作的专用(即,硬译码)逻辑的数字电路***。存储器子***控制器115可为微控制器、专用逻辑电路***(例如,现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。
存储器子***控制器115可为处理装置,其包括配置成执行存储在本地存储器119中的指令的一或多个处理器(例如,处理器117)。在所说明的实例中,存储器子***控制器115的本地存储器119包括配置成存储指令的嵌入式存储器,所述指令用于进行控制存储器子***110的操作的各种过程、操作、逻辑流程和例程,包括处置存储器子***110与主机***120之间的通信。
在所说明的实例中,存储器子***控制器115的本地存储器119包括配置成存储指令的嵌入式存储器,所述指令用于进行控制存储器子***110的操作的各种过程、操作、逻辑流程和例程,包括处置存储器子***110与主机***120之间的通信。
在一些实施例中,本地存储器119可包括存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包括用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子***110已说明为包括存储器子***控制器115,但在本公开的另一实施例中,存储器子***110不包括存储器子***控制器115,且可替代地依赖于外部控制(例如,由外部主机或由与存储器子***分离的处理器或控制器提供)。
一般来说,存储器子***控制器115可从主机***120接收命令或操作,且可将命令或操作转换成指令或适当命令以实现对存储器装置130的所要存取。存储器子***控制器115可负责其它操作,例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如,逻辑块地址(LBA)、名称空间)与物理地址(例如,物理MU地址、物理块地址)之间的地址转译。存储器子***控制器115还可包括主机接口电路***以经由物理主机接口与主机***120通信。主机接口电路***可将从主机***接收到的命令转换成命令指令以存取存储器装置130,以及将与存储器装置130相关联的响应转换成用于主机***120的信息。
存储器子***110还可包括未说明的额外电路***或组件。在一些实施例中,存储器子***110可包括高速缓存器或缓冲器(例如,DRAM)和地址电路***(例如,行解码器和列解码器),所述地址电路***可从存储器子***控制器115接收地址且解码所述地址以存取存储器装置130。
在一些实施例中,存储器装置130包括本地媒体控制器135,其结合存储器子***控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如,存储器子***控制器115)可在外部管理存储器装置130(例如,对存储器装置130进行媒体管理操作)。在一些实施例中,存储器子***110为包括原始存储器装置130的受管理存储器装置,所述原始存储器装置130具有在裸片上的控制逻辑(例如,本地控制器132)和用于同一存储器装置封装内的媒体管理的控制器(例如,存储器子***控制器115)。受管理存储器装置的实例是受管理NAND(MNAND)装置。
在一个实施例中,存储器子***110包括媒体管理器组件113,所述媒体管理器组件113可用以实施根据本公开的实施例的块扫描操作策略。在一些实施例中,存储器子***控制器115包括媒体管理器组件113的至少一部分。在一些实施例中,媒体管理器组件113为主机***120、应用程序或操作***的一部分。在其它实施例中,本地媒体控制器135包括媒体管理器组件113的至少一部分,且配置成进行本文中所描述的功能性。媒体管理器组件113可经由同步接口与存储器装置130和140直接通信。此外,可在不存取主机***120的情况下在存储器子***110内完成存储器装置130与存储器装置140之间的数据的传送。媒体管理器组件113可确定与编程分布谷线相关联的度量且基于裸片和/或WLG参数调整与触发媒体管理操作相关联的对应谷线度量阈值,如在下文中更详细描述。
图2示意性地说明由三层级存储器单元展现的缓慢电荷损失所导致的数据降级(例如,时间电压移位)。虽然图2的说明性实例利用三层级单元,但可得到相同观察结果,且因此相同的补救措施适用于单层级单元和多层级单元,以便补偿缓慢电荷损失。
可通过将某一电压(例如,编程电压)施加到存储器单元来编程(写入到)存储器单元,从而产生由存储器单元存储的电荷。精确控制存储器单元所存储的电荷的量允许存储器单元具有对应于不同逻辑电平的多个阈值电压电平,因此有效地允许单个存储器单元存储多个信息位。以2n个不同阈值电压电平操作的存储器单元能够存储n个信息位。
图表210和230中的每一个说明通过相应写入电平(其可假设位于编程分布的中点处)编程以编码对应逻辑电平(在TLC的情况下为“000”至“111”)的存储器单元的编程分布220A至220N(在本文中也称为“电压分布”或“分布”或“编程分布谷线”或“谷线”)。编程分布220A到220N可说明用于以相应写入电平(例如,编程电压)编程的存储器单元的阈值电压的范围(例如,阈值电压的正态分布)。如所展示,三层级存储器单元可具有七个编程分布谷线(例如,谷线1(220A)、谷线2(220B)…谷线7(220N))。为了区别相邻分布(对应于两个不同逻辑电平),定义读取阈值电压电平(由竖直虚线展示),使得低于读取阈值电平的任何测得电压与一对相邻编程分布中的一个分布相关联,而大于或等于读取阈值电平的任何测得电压与一对邻近分布的另一分布相关联。
在图表210中,在对应编程分布下方展示存储器单元的八个状态(除了经标记为ER的状态以外,所述经标记为ER的状态为经擦除状态,不展示所述状态的分布)。每一状态对应于逻辑电平。阈值电压电平标记为Va至Vh。如所展示,低于Va的任何测得电压与ER状态相关联。标记为P1、P2、P3、P4、P5、P6和P7的状态分别对应于分布220A至220N。
编程后时间(TAP)在本文中将指代从单元已经写入以来的时间且为时间性电压移位(TVS)的主要驱动因素。可估计(例如,根据数据状态度量推断)或(例如,根据控制器时钟)直接测量TAP。单元、块、页、块族等在其具有(相对)小的TAP的情况下为新的(或相对较新),且在其具有(相对)大的TAP的情况下为旧的(或相对较旧)。时间片是两个TAP点之间的持续时间,在此持续时间期间,可进行测量(例如在编程之后的8到12分钟进行参考校准)。时间片可由其中心点(例如,10分钟)参考。在本公开的各种实施例中,与编程分布谷线中的每一个相关联的度量可经测量且用于确定是否通过进行媒体管理操作(例如,折叠操作)来刷新块。
如根据比较分别反映编程后时间(TAP)0(紧接在编程之后)和T小时TAP(其中T为小时数)的实例图表210和230而看出,编程分布主要由于缓慢的电荷损失而随时间推移改变。为了降低读取位错误率,调整对应的读取阈值电压以补偿由竖直虚线展示的编程分布的移位。在本公开的各种实施例中,基于在裸片群组的一或多个代表性小片处进行的测量针对裸片群组选择性地跟踪时间电压移位。基于在裸片群组的代表性小片上进行的表征裸片群组的小片的时间电压移位和操作温度的测量,用于读取裸片群组的小片的存储器单元的读取阈值电压偏移经更新且施加到基础读取阈值电平以进行读取操作。
图3描绘说明编程分布谷线降级的类型的实例曲线图300。如通过图3示意性地说明,谷线310展示新近编程数据(例如,TAP=0)的实例编程分布。x轴表示来自理想读取位置(或电平)的电压偏移(以10毫伏(mV)步长为单位),且y轴表示2kb页的RBER(作为实例使用),其中y轴的范围从0位错误到100位错误。
在数据降级的第一实例中,如在350处所展示,谷线310经历谷线底限的增大和谷线容限的减小,这产生由谷线320所展示的分布。此谷线容限可指相邻编程分布对之间的相对宽度或相对容限。举例来说,与特定逻辑页类型相关联的谷线容限可指示与特定逻辑页类型相关联的编程分布对之间的相对宽度。谷线底限指示谷线中心距x轴(例如,RBER或BEC=0)的距离。如所展示,谷线底限从10位RBER增大约32位。在数据降级的第二实例中,如在360处所展示,谷线310经历从理想读取位置中心(下文“谷线中心”)的两个步长(例如,20mV)的移位,这产生由谷线330所展示的分布。谷线中心中的移位(下文“谷线移位”)可增加位错误率。在数据降级的第三实例中,如在370处所展示,谷线310经历谷线容限的崩溃,而谷线底限和谷线中心不经历改变,这产生由谷线340所展示的分布。
在本公开的各种实施例中,媒体管理器组件113可确定存储器子***110的每一块中的页的编程分布谷线度量(例如,谷线容限、谷线底限和谷线移位)。应注意,谷线1和谷线7可比谷线2至6更容易降级。举例来说,谷线1(210A)可具有比谷线2至7更高的崩溃速率,因为谷线1具有比谷线2至7更少的电荷,且因此谷线1更易受读取干扰和编程干扰影响。谷线7(210N)可比谷线1至6经历更大的电压移位,因为谷线7具有比谷线2至7更多的电荷,且因此谷线7更易受数据保持和电荷损失影响。因此,在一些实施例中,媒体管理器组件113可仅扫描谷线1和/或谷线7或与谷线1和/或谷线7相关联的页类型(例如,谷线1可与LP页相关联,且谷线7可与XP页相关联)。
图4示意性地更详细地说明确定编程分布谷线度量。具体来说,图4描绘说明编程分布谷线430A至B的实例曲线图410和420,所述编程分布谷线430A至B使存储器页的错误计数(沿着Y轴展示)与存储器子***110的存储器单元群组上的存储器操作中使用的读取位置(层级)(沿着X轴展示)相关。编程分布谷线430A至B(例如,谷线)可基于对应于存储器单元群组上的多个读取操作的错误计数数据。举例来说,可选择且取样页,且使用对应于存储器页的编程分布电平的读取电平来确定错误计数。在多个读取存储器操作之后,媒体管理器组件113可产生编程分布谷线430A至B。编程分布谷线430A至B可基于页类型(例如,用于TLC类型存储器单元的LP、UP和/或XP)、字线群组(WLG)、谷线层级(例如,用于TLC类型存储器单元的谷线1到谷线7)或其任何组合。
在一些实施例中,媒体管理器组件113使用向量化读取电平校准(vRLC)程序来确定编程分布谷线的谷线容限、谷线底限和谷线移位。借助于实例,媒体管理器组件113可首先取样读取集合,以基于确定对应于针对存储器页的个例的特定页类型使用读取电平432A读取的数据的错误计数来确定中心结果440,基于确定使用左偏移434A的错误计数来确定左结果442,及基于确定使用右偏移436A的错误计数来确定右结果444。举例来说,在负电压方向上从读取电平432A偏移预定电压量值的阈值电压下取样左结果442。在正电压方向上从中心结果440的读取电平432A偏移预定电压量值的临限电压下取样右结果444,如由右偏移436A所展示。左偏移434A和右偏移436A可具有以刻度测量的预定量值。刻度可为存储器子***110的最小阈值电压调整(例如,10mV、20mV等)。在一些实施例中,左偏移434A的量值与右偏移436A相等,使得偏移对称。在其它实施例中,第一和第二偏移量值可不同(例如,偏移不对称)。
媒体管理器组件113可接着从中心结果440和左结果442产生左向量(向量A),且从中心结果440和右结果444产生右向量(向量B)。向量可提供读取离开432A是否需要校准的状态。在一些实施例中,向量A和B中的每一个的第一分量(在本文中分别称为“Ay”和“By”)是基于与谷线相关联的错误分布的谷线特性(例如,宽度、深度、斜率、对称性等),且每一向量A和B的第二分量(在本文中分别称为“Ax”和“Bx”)是基于样品偏移。举例来说,媒体管理器组件113可基于中心结果440的横坐标与左结果之间的差而计算向量A的Ax分量,且基于左偏移434A的值而计算向量A的Ay分量。类似地,媒体管理器组件113可基于中心结果440的值与右结果444的值之间的差而计算向量B的Bx分量,且基于右偏移436A的值而计算向量B的By分量。因此,可通过等式Am=(Ax2+Ay2)1/2确定向量A的量值,且可通过等式Bm=(Bx2+By2)1/2确定向量B的量值。
媒体管理器组件113可基于向量A与向量B的比较而确定谷线的当前读取水平是否经优化(例如,在经校准状态中)。举例来说,如果向量A和B满足彼此的预定关系,那么媒体管理器组件113可确定当前读取电平处于最优阈值电平(例如,在谷线中心处)。在一些实施例中,预定关系可为向量A和B的量值在预定极限内相等。在一些实施例中,当向量A和B的相位角必须满足阈值准则(例如,预定关系)时,优化当前读取电平。举例来说,预定关系可为向量A和B相对于中心轴的相位角在预定极限内相等且相反,如曲线图420中所见。
如果向量A和B未能满足彼此的预定关系(例如,不处于经校准状态),那么媒体管理器组件113可校准读取电平。在实施例中,媒体管理器组件可估计待施加到读取电平以产生更新的读取电平的读取电平微调或偏移(在下文“经估计偏移”)。所估计的偏移可提供用于将读取电平从其当前电压值移位到更新的读取电平值的量值和方向,所述更新的读取电平值最小化对应于错误分布的存储器单元集合上的读取操作的错误计数。为了计算所估计的偏移,媒体管理器组件113可接收且使用与向量A和B相关联的信息,包括组件信息。举例来说,媒体管理器组件113可比较向量A和B的量值和/或向量A和B(和/或其分量)的相位角且估计读取电平应移位的偏移(量值和方向)。在另一实施例中,媒体管理器组件113可将读取电平移位预定电压偏移。一旦确定新的读取电平(例如,新中心结果450),媒体管理器组件113可确定新的左结果452和新的右结果454。媒体管理器组件113可接着基于新的中心结果450、新的左结果452、新的右结果454和右偏移436B确定新的向量A和向量B,且确定新的向量A和B是否满足彼此的预定关系。媒体管理器组件113可保持进行此校准程序直到向量满足彼此的预定关系为止。
一旦经校准,媒体管理器组件113可进行三个额外读取操作(例如,最终中心读取、最终左读取和最终右读取)。基于这些值,媒体管理器组件113可确定编程分布谷线的谷线容限、谷线底限和谷线移位。举例来说,媒体管理器组件113可确定最终左读取和最终右读取的高度以通过确定两个点之间的距离来确定谷线容限。媒体管理器组件113可使用最终中心读取作为谷线底限。媒体管理器组件113通过确定初始谷线中心位置与最终中心读取之间的偏移值来确定谷线移位。
在一些实施例中,媒体管理器组件113可使用曲线拟合模型来确定谷线度量。具体来说,媒体管理器组件113可对页进行多个读取操作。媒体管理器组件113可接着将从读取操作获得的电压值(例如,与x轴相关联的电压偏移值)和错误计数值(例如,与y轴相关联的RBER值)应用到以下等式:RBER=谷线宽度*(X-谷线中心)2+谷线底限。在实例中,三个读取操作可足以解决谷线中心、谷线底限和谷线容限的值。可通过偏移确定初始谷线中心位置与针对谷线中心的求解之间的值而获得谷线移位。在其它实施例中,可使用其它数学方法,例如不对称指数模型(y=谷线底限+2-L(x-谷线中心)+2-R(x-谷线中心))、不对称抛物线模型(例如,***抛物线等式)等。如下文将更详细地解释,每一存储器页的编程分布谷线度量可用于确定是否触发对与存储器页相关联的块、字线或WLG的媒体管理操作(例如,折叠操作)。具体来说,媒体管理器组件113可将每一编程分布谷线度量与对应谷线度量阈值进行比较,且在一或多个编程分布谷线度量满足其相关联阈值准则(例如,阈值)时触发媒体管理操作。媒体管理器组件113可基于裸片和/或WLG参数调整每一谷线度量阈值。
图5示意性地更详细地说明确定裸片的劣化斜率。劣化斜率指示在编程之后随时间的数据劣化的速率(位错误率的增长)。劣化斜率可用作用于调整谷线度量阈值的参数。具体来说,图5描绘说明存储器子***110的多个裸片的劣化斜率的实例曲线图510,所述劣化斜率中的每一个与随时间(沿着X轴展示)的位错误计数的增长(沿着Y轴展示)相关。存储器装置的每一裸片可归因于过程变化而具有不同电气和物理特性。这可致使每一裸片的存储器单元以不同速率降级,这导致每一裸片在不同持续时间处达到失效阈值540。举例来说,在编程数据之后,裸片530可花费时间t4以达到失效阈值,而裸片520可花费时间t10以达到失效阈值。时间可用小时、天、周、月等测量。
在一些实施例中,可在制造期间确定每一裸片的劣化斜率。举例来说,存储器装置上的每一裸片的一或多个块可用数据编程,且接着暴露于预定温度一段持续时间(下文“烘烤”)。如所展示,借助于实例,在图5中,将裸片烘烤时间t6.5。因为数据劣化为对数线性的,所以可使用例如外推公式或对数线性外推公式在较长持续时间内外推每一裸片的劣化斜率。每一裸片的劣化斜率数据可接着存储在存储器子***上。
在一些实施例中,可在存储器子***的寿命期间由存储器子***控制器确定和监测每一裸片的劣化斜率。举例来说,可在编程之后以各种间隔获取裸片的位错误测量值,且可经由曲线拟合模型处理数据以确定劣化斜率。可实时地连续地更新斜率数据。媒体管理器组件113可使用劣化斜率来调整每一编程分布谷线度量的谷线度量阈值。举例来说,如果劣化斜率指示裸片劣化快于基线劣化速率,那么媒体管理器组件113可将谷线度量阈值调整到更保守值,这将比在基线值下触发媒体管理操作更早地触发媒体管理操作。相比之下,如果劣化斜率指示裸片劣化慢于基线劣化速率,那么媒体管理器组件113可将谷线度量阈值调整到更自由的值,这将触发媒体管理操作,这将比在基线值下触发媒体管理操作更晚地触发媒体管理操作。
图6示意性地说明根据本公开的实施例的由存储器子***控制器115维持的用于使裸片和/或WLG与谷线度量阈值相关联的实例元数据。如通过图6示意性地说明,存储器子***控制器115可维持裸片阈值表610和WLG阈值表620。
裸片阈值表610的每一记录将存储器装置的裸片与待同与裸片的存储器页相关联的谷线容限、谷线底限和谷线移位一起使用的谷线度量阈值相关联。在一些实施例中,可针对存储器装置设定裸片基线阈值。裸片基线阈值可对应于基线劣化斜率。举例来说,裸片基线谷线容限阈值可设定为50mV(例如,谷线的左读取值与右读取值之间的可接受宽度)、裸片基线谷线底限阈值可设定为30RBER(例如,谷线的最高可接受谷线底限值),且裸片基线谷线移位阈值可设定为20mV(例如,谷线的最大可接受谷线移位值)。借助于实例,裸片1具有更陡的劣化斜率(指示其将比与基线劣化斜率相关联的裸片更快速地达到失效阈值)。因此,对于裸片1,存储器子***控制器115可将谷线度量阈值设定到更保守的值。举例来说,裸片谷线容限阈值可设定为55mV,裸片谷线底限阈值可设定为25RBER,且裸片谷线移位阈值可设定为15mV。另一方面,裸片2具有更渐进的劣化斜率(指示其将比与基线劣化斜率相关联的裸片更慢速地达到失效阈值)。因此,对于裸片2,存储器子***控制器115可将谷线度量阈值设定到更自由的值。举例来说,裸片谷线容限阈值可设定为45mV,裸片谷线底限阈值可设定为35RBER,且裸片谷线移位阈值可设定为25mV。应注意,在一些实施例中,可基于劣化斜率而非所有三个谷线度量阈值来调整谷线度量阈值中的一个或两个。
类似地,WLG阈值表620的每一记录与存储器装置的裸片的WLG和待同与WLG的存储器页相关联的谷线容限、谷线底限和谷线移位一起使用的WLG谷线度量阈值相关联。可针对每一裸片设定WLG基线阈值,而可基于WLG的不同相应错误率针对裸片的每一WLG调整WLG谷线度量阈值。在一些实施例中,对于存储器装置的每一裸片,WLG基线阈值可类似或相同。在其它实施例中,WLG基线阈值可基于劣化斜率,如关于图610所解释。举例来说,可基于与裸片1相关联的劣化斜率设定裸片1的WLG基线阈值,而媒体管理器组件113可归因于每一相应WLG的错误率而从基线阈值调整WLG谷线度量阈值。应注意,在一些实施例中,可针对每一WLG调整一个、两个或所有三个谷线度量阈值。
图7为根据本公开的一些实施例的用于基于编程分布谷线度量进行数据完整性检查的实例方法700的流程图。方法700可由处理逻辑进行,所述处理逻辑可包括硬件(例如,处理装置、电路***、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如,在处理装置上运行或执行的指令),或其组合。在一些实施例中,方法700由图1的媒体管理器组件113进行。尽管以特定序列或次序展示,但除非另外指定,否则可修改过程的次序。因此,所说明的实施例应仅作为实例理解,且所说明的过程可以不同次序进行,且一些过程可并行进行。另外,在各种实施例中可省略一或多个过程。因此,并非每一实施例中都需要全部过程。其它过程流程是可能的。
在操作710处,存储器子***控制器115的处理逻辑起始块的数据完整性检查(例如,扫描操作)且选择与块相关联的页进行扫描。可随机地选择页。扫描操作或其它数据完整性检查可验证存储在页处的数据不包括任何错误,或错误的数目适当较低。在扫描操作期间,处理逻辑识别一或多个数据状态度量,例如表示存储在数据块处的数据每单位时间经历的位错误数目的位错误计数(BEC)或原始位错误率(RBER)。在一些实施例中,在扫描操作期间,处理逻辑从页读取原始码字(即,一系列固定数目的位)。处理逻辑可将码字应用于错误校正码(ECC)解码器以产生解码的码字,且将解码的码字与原始码字进行比较。处理逻辑可对解码的码字与原始码字之间的翻转位的数目进行计数,其中翻转位的数目与码字中的位的总数的比率表示RBER。
在操作720处,处理逻辑确定数据状态度量的值(例如,BEC值、RBER值等)是否满足阈值准则(例如,符合或超过阈值)。举例来说,处理逻辑可确定RBER值或BEC值是否超过阈值。响应于数据状态度量值满足所述准则,处理逻辑在操作730处继续且对页进行一或多个读取操作。从读取操作获得的数据可用于产生错误计数分布(例如,谷线)。否则,处理逻辑在操作780处继续且选择与块相关联的新页进行扫描。
在一些实施例中,可使用多个阈值准则。举例来说,响应于RBER值或BEC值低于第一阈值,处理逻辑可在操作780处继续,选择待扫描的新页,且前进到操作720。响应于RBER值或BEC值在第一阈值与第二阈值之间,处理逻辑可在操作730处继续且对页进行多个读取操作。响应于RBER值或BEC值超过第二阈值,处理逻辑可在操作770处继续且进行媒体管理操作,例如折叠操作。在一些实施例中,可基于一或多个参数调整阈值准则。举例来说,可针对每一块确定RBER与谷线容限之间的相关性。基于相关数据,每一RBER值可与谷线容限相关联。因此,基于最低可接受的谷线容限,相关联的RBER值可用作阈值准则。
在操作740处,处理逻辑基于由一或多个读取操作产生的错误计数分布而确定一或多个编程分布谷线度量(例如,谷线度量)。举例来说,处理逻辑可确定与页相关联的谷线容限、与页相关联的谷线底限和与页相关联的谷线中心中的一或多个。上文在图4中详细地描述关于确定谷线容限、谷线底限和谷线中心的细节。
在操作750处,处理逻辑可确定谷线容限、谷线底限和谷线中心中的一或多个中的每一个的谷线度量阈值。在一些实施例中,处理逻辑可从裸片阈值表610和/或WLG阈值表620检索谷线度量阈值。在一些实施例中,处理逻辑可在检索所述值之前更新谷线度量阈值。举例来说,处理逻辑可以新间隔处理裸片的位错误测量值,且通过曲线拟合模型处理数据以更新劣化斜率。处理逻辑可接着基于经更新的劣化斜率来更新裸片阈值表610和/或WLG阈值表620。
在操作760处,处理逻辑可确定谷线度量中的一或多个是否满足刷新的阈值准则。响应于谷线度量中的一或多个满足刷新的阈值准则,处理逻辑可在操作770处继续,且触发媒体管理操作(例如,折叠操作)。举例来说,媒体管理操作可将存储在与页相关联的字线处的数据写入到另一块以刷新由存储器子***110存储的数据。在另一实例中,媒体管理操作可将存储在整个块处的数据写入到另一块以刷新由存储器子***110存储的数据。一旦数据已经写入到另一块,便擦除存储在初始字线或块中的数据,且可用新数据来编程初始块。取决于实施例,将数据重定位到同一存储器装置的同一平面的另一块,重定位到同一存储器装置上的另一平面,或重定位到存储器子***110的不同存储器装置。响应于谷线度量中的一或多个未能满足刷新的阈值准则,处理逻辑可在操作780处继续且选择与所述块相关联的新页进行扫描。
返回到操作760,在一些实施例中,处理逻辑可首先确定第一谷线度量(例如,谷线容限)是否满足第一谷线度量阈值准则(例如,具有低于阈值的左读取值与右读取值之间的宽度)。响应于第一谷线度量满足第一谷线度量阈值准则,处理逻辑可在操作770处继续且触发媒体管理操作。响应于第一谷线度量未能满足第一谷线度量阈值准则,处理逻辑可确定第二谷线度量(例如,谷线移位)是否满足第二谷线度量阈值准则(例如,读取电平已偏移阈值电压值)。响应于第二谷线度量满足第一谷线度量阈值准则,处理逻辑可在操作770处继续且触发媒体管理操作。响应于第二谷线度量未能满足第二谷线度量阈值准则,处理逻辑可确定第三谷线度量(例如,谷线底限)是否满足第三谷线度量阈值准则(例如,谷线底限高于阈值)。如果第三谷线度量满足阈值准则,那么处理逻辑可在操作770处继续且触发媒体管理操作;否则,处理逻辑可在操作780处继续且选择新页。
在一些实施例中,可组合第一谷线度量、第二谷线度量和第三谷线度量的任何组合以满足刷新的阈值准则。举例来说,响应于第一谷线度量未能满足第一谷线度量阈值准则,处理逻辑可接着确定第二谷线度量(例如,谷线移位)及第三谷线度量(例如,谷线底限)是否满足第二谷线度量阈值准则及第三谷线度量阈值准则。如果第二谷线度量和第三谷线度量两者满足其相应阈值准则,那么处理逻辑可触发媒体管理操作。否则,如果第二谷线度量和第三谷线度量中的仅一个(或无一个)满足其相应阈值准则,那么处理逻辑可在操作780处选择新页。
在另一实施例中,处理逻辑可使用神经网络确定谷线度量中的一或多个是否满足刷新的阈值准则。在一些实施例中,神经网络可为二进制分类神经网络或前馈神经网络。神经网络可接收两个或大于两个输入值(例如,谷线容限、谷线中心或谷线移位、谷线底限、劣化斜率和/或WLG的错误率性质)且产生二进制输出值。输出值可指示是否触发媒体管理操作或选择新页。神经网络可进一步包括一或多个隐藏层。隐藏层可处理输入值以产生输出值。在一些实施例中,可使用监督学习机构训练神经网络,其中将输入值集合提供到神经网络,且将其输出值与所要输出值进行比较。所产生的输出值与所要输出值之间的差可用以调整神经网络的权重。神经网络可在训练期间使用曲线拟合模型、不对称指数模型、不对称抛物线模型或任何其它模型。在一些实施例中,可使用未经监督学习机构训练神经网络。在一些实施例中,可使用其它机器学习模型。
图8说明计算机***800的实例机器,在所述实例机器内可执行用于致使所述机器进行本文中所论述的方法中的任何一或多个的指令集。在一些实施例中,计算机***800可对应于主机***(例如,图1的主机***120),其包括或利用存储器子***(例如,图1的存储器子***110)或可用以进行控制器的操作(例如,执行操作***以进行对应于图1的媒体管理器组件113的操作)。在替代实施例中,机器可连接(例如,联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。
机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器,或能够(依序或以其它方式)执行指定将由所述机器采取的动作的指令集的任何机器。另外,尽管说明单个机器,但还应认为术语“机器”包括机器的任何集合,所述集合单独地或共同地执行一个(或多个)指令集以进行本文中所论述的方法中的任何一或多个。
实例计算机***800包括处理装置802、主存储器804(例如,只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM),例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器806(例如,快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储***818,它们经由总线830彼此通信。处理装置802表示一或多个通用处理装置,例如微处理器、中央处理单元等等。更具体地说,处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器,或实施其它指令集的处理器,或实施指令集的组合的处理器。处理装置802还可为一或多个专用处理装置,例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等等。处理装置802配置成执行指令826,以用于进行本文中所论述的操作和步骤。计算机***800可进一步包括网络接口装置808以经由网络820通信。
数据存储***818可包括机器可读存储媒体824(也称为计算机可读媒体),其上存储有体现本文所描述的任何一或多个方法或功能的一或多个指令集826或软件。指令826还可在其由计算机***800执行期间全部或至少部分地存在于主存储器804内和/或处理装置802内,主存储器804和处理装置802也构成机器可读存储媒体。机器可读存储媒体824、数据存储***818和/或主存储器804可对应于图1的存储器子***110。
在一个实施例中,指令826包括实施对应于图1的块管理器组件113的功能性的指令。虽然在实例实施例中将机器可读存储媒体824展示为单个媒体,但术语“机器可读存储媒体”应被认为包括存储一或多个指令集的单个媒体或多个媒体。还应认为术语“机器可读存储媒体”包括能够存储或编码供机器执行的指令集且致使机器进行本公开的方法中的任何一或多个的任何媒体。因此,应认为术语“机器可读存储媒体”包括但不限于固态存储器、光学媒体和磁性媒体。
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了前述详细描述的一些部分。这些算法描述和表示为数据处理领域的技术人员用以将其工作的主旨最有效地传达给本领域的其它技术人员的方式。算法在这里且通常被认为是引起所要结果的操作的自洽序列。操作为要求对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时,主要出于通用的原因,已证明将这些信号称为位、值、元件、符号、字符、术语、数字等是方便的。
然而,应牢记,所有这些和类似术语应与适当物理量相关联,且仅为应用于这些量的方便标记。本公开可指操控计算机***的寄存器和存储器内的表示为物理(电子)量的数据且将所述数据变换成计算机***存储器或寄存器或其它这类信息存储***内的类似地表示为物理量的其它数据的计算机***或类似电子计算装置的动作和过程。
本公开还涉及用于进行本文中的操作的设备。此设备可出于所希望目的而专门构造,或其可包括通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。这种计算机程序可存储在计算机可读存储媒体中,例如但不限于任何类型的盘,包括软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡,或适合于存储电子指令的任何类型的媒体,其各自耦合到计算机***总线。
本文中所呈现的算法和显示本质上并不与任何特定计算机或其它设备相关。各种通用***可与根据本文中的教示的程序一起使用,或其可证明构造用以进行所述方法的更专用设备是方便的。将如下文描述中所阐述的那样来呈现多种这些***的结构。另外,不参考任何特定编程语言来描述本公开。应了解,可使用各种编程语言来实施本文中所描述的本公开的教示。
本公开可提供为计算机程序产品或软件,其可包括在其上存储有可用于编程计算机***(或其它电子装置)以进行根据本公开的过程的指令的机器可读媒体。机器可读媒体包括用于以机器(例如,计算机)可读的形式存储信息的任何机构。举例来说,机器可读(例如,计算机可读)媒体包括机器(例如,计算机)可读存储媒体,例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
在前述说明书中,已参考其特定实例实施例描述本公开的实施例。将显而易见的是,可在不脱离如所附权利要求书中所阐述的本公开的实施例的更广精神和范围的情况下对其进行各种修改。因此,应以说明性意义而非限制性意义看待本说明书和图式。

Claims (20)

1.一种***,其包含:
存储器装置;以及
处理装置,其可操作地耦合到所述存储器装置,以进行包含以下各项的操作:
确定与所述存储器装置的块的至少一部分相关联的电压分布度量;
确定与所述块相关联的所述电压分布度量的阈值;以及
响应于确定所述电压分布度量超过所述阈值,相对于所述块进行媒体管理操作。
2.根据权利要求1所述的***,其中所述电压分布度量的所述阈值是基于与裸片相关联的劣化斜率。
3.根据权利要求1所述的***,其中所述电压分布度量的所述阈值是基于与字线群组WLG相关联的错误率性质。
4.根据权利要求1所述的***,其中所述电压分布度量包含电压分布容限、电压分布底限或电压分布中心中的一或多个。
5.根据权利要求1所述的***,其中使用向量化读取电平校准vRLC程序来确定编程分布谷线度量。
6.根据权利要求1所述的***,其中所述处理装置用以进行包含以下各项的进一步操作:
基于来自神经网络的输出相对于所述块进行媒体管理操作,其中所述神经网络的输入值包含所述电压谷线度量和与裸片相关联的劣化斜率或与字线群组WLG相关联的错误率性质中的至少一个。
7.根据权利要求1所述的***,其中所述媒体管理操作包含将存储在所述块处的数据写入到新块。
8.一种方法,其包含:
通过处理装置确定与存储器装置的块的至少一部分相关联的电压分布度量;
确定与所述块相关联的所述电压分布度量的阈值;以及
响应于确定所述电压分布度量超过所述阈值,相对于所述块进行媒体管理操作。
9.根据权利要求8所述的方法,其中所述电压分布度量的所述阈值是基于与裸片相关联的劣化斜率。
10.根据权利要求8所述的方法,其中所述电压分布度量的所述阈值是基于与字线群组WLG相关联的错误率性质。
11.根据权利要求8所述的方法,其中所述电压分布度量包含电压分布容限、电压分布底限或电压分布中心中的一或多个。
12.根据权利要求8所述的方法,其中使用向量化读取电平校准vRLC程序来确定编程分布谷线度量。
13.根据权利要求8所述的方法,其进一步包含:
基于来自神经网络的输出相对于所述块进行媒体管理操作,其中所述神经网络的输入值包含所述电压谷线度量和与裸片相关联的劣化斜率或与字线群组WLG相关联的错误率性质中的至少一个。
14.根据权利要求8所述的方法,其中所述媒体管理操作包含将存储在所述块处的数据写入到新块。
15.一种包含指令的非暂时性计算机可读存储媒体,所述指令在由可操作地耦合到存储器的处理装置执行时进行包含以下各项的操作:
确定与所述存储器装置的块的至少一部分相关联的电压分布度量;
确定与所述块相关联的所述电压分布度量的阈值;以及
响应于确定所述电压分布度量超过所述阈值,相对于所述块进行媒体管理操作。
16.根据权利要求15所述的非暂时性计算机可读存储媒体,其中所述电压分布度量的所述阈值是基于与裸片相关联的劣化斜率。
17.根据权利要求15所述的非暂时性计算机可读存储媒体,其中所述电压分布度量的所述阈值是基于与字线群组WLG相关联的错误率性质。
18.根据权利要求15所述的非暂时性计算机可读存储媒体,其中所述电压分布度量包含电压分布容限、电压分布底限或电压分布中心中的一或多个。
19.根据权利要求15所述的非暂时性计算机可读存储媒体,其中使用向量化读取电平校准vRLC程序来确定编程分布谷线度量。
20.根据权利要求15所述的非暂时性计算机可读存储媒体,其中所述处理装置用以进行包含以下各项的进一步操作:
基于来自神经网络的输出相对于所述块进行媒体管理操作,其中所述神经网络的输入值包含所述电压谷线度量和与裸片相关联的劣化斜率或与字线群组WLG相关联的错误率性质中的至少一个。
CN202111541407.1A 2020-12-16 2021-12-16 确定电压分布度量的阈值 Pending CN114639401A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/123,997 US11495309B2 (en) 2020-12-16 2020-12-16 Initiating media management operation using voltage distribution metrics in memory system
US17/123,997 2020-12-16

Publications (1)

Publication Number Publication Date
CN114639401A true CN114639401A (zh) 2022-06-17

Family

ID=81941605

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111541407.1A Pending CN114639401A (zh) 2020-12-16 2021-12-16 确定电压分布度量的阈值

Country Status (2)

Country Link
US (2) US11495309B2 (zh)
CN (1) CN114639401A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230020109A (ko) * 2021-08-03 2023-02-10 에스케이하이닉스 주식회사 리드 동작을 수행하는 메모리 장치 및 그것의 동작 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010062302A1 (en) * 2008-10-28 2010-06-03 Micron Technology, Inc. Logical unit operation
US9767886B2 (en) * 2004-01-29 2017-09-19 Micron Technology, Inc. Memory command received within two clock cycles
US20200019459A1 (en) * 2018-07-12 2020-01-16 Micron Technology, Inc. Enhanced block management for a memory sub-system
US20200142590A1 (en) * 2018-11-06 2020-05-07 Micron Technology, Inc. Memory element profiling and operational adjustments
US20200210259A1 (en) * 2018-12-27 2020-07-02 Micron Technology, Inc. Read window size
US10748625B1 (en) * 2019-03-07 2020-08-18 Micron Technology, Inc. Dynamic programing of valley margins of a memory cell
US10790036B1 (en) * 2019-08-28 2020-09-29 Micron Technology, Inc. Adjustment of read and write voltages using a space between threshold voltage distributions
US20200364103A1 (en) * 2019-05-14 2020-11-19 Micron Technology, Inc. Estimating a bit error rate of data stored by a memory subsystem using machine learning

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10078546B2 (en) * 2014-10-24 2018-09-18 Micron Technology, Inc. Temperature related error management
US9558847B2 (en) * 2014-11-21 2017-01-31 Sandisk Technologies Llc Defect logging in nonvolatile memory
US10140040B1 (en) * 2017-05-25 2018-11-27 Micron Technology, Inc. Memory device with dynamic program-verify voltage calibration
US20190354312A1 (en) * 2018-05-16 2019-11-21 Micron Technology, Inc. Memory system with a variable sampling rate mechanism
US10770168B2 (en) * 2018-07-12 2020-09-08 Micron Technology, Inc. Memory sub-system with background scan and histogram statistics
US10761749B2 (en) * 2018-10-31 2020-09-01 Micron Technology, Inc. Vectorized processing level calibration in a memory component
US10699776B1 (en) * 2018-12-18 2020-06-30 Western Digital Technologies, Inc. Apparatus and methods for merging post-write read and select gate maintenance operations
US11189352B2 (en) * 2019-03-07 2021-11-30 Micron Technology, Inc. Adjustment of program verify targets corresponding to a last programming distribution and a programming distribution adjacent to an initial programming distribution
US11120879B2 (en) * 2019-08-07 2021-09-14 Micron Technology, Inc. Adjustment of a voltage corresponding to an erase distribution of a memory sub-system in accordance with a selected rule
US11726869B2 (en) * 2019-08-20 2023-08-15 Micron Technology, Inc. Performing error control operation on memory component for garbage collection
US11450392B2 (en) * 2019-12-17 2022-09-20 Micron Technology, Inc. Selective read disturb sampling
US11361825B2 (en) * 2019-12-18 2022-06-14 Micron Technology, Inc. Dynamic program erase targeting with bit error rate
US11231863B2 (en) * 2019-12-19 2022-01-25 Micron Technology, Inc. Block family-based error avoidance for memory devices

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9767886B2 (en) * 2004-01-29 2017-09-19 Micron Technology, Inc. Memory command received within two clock cycles
WO2010062302A1 (en) * 2008-10-28 2010-06-03 Micron Technology, Inc. Logical unit operation
US20200019459A1 (en) * 2018-07-12 2020-01-16 Micron Technology, Inc. Enhanced block management for a memory sub-system
US20200142590A1 (en) * 2018-11-06 2020-05-07 Micron Technology, Inc. Memory element profiling and operational adjustments
US20200210259A1 (en) * 2018-12-27 2020-07-02 Micron Technology, Inc. Read window size
CN111538617A (zh) * 2018-12-27 2020-08-14 美光科技公司 用于存储器装置的***和方法
US10748625B1 (en) * 2019-03-07 2020-08-18 Micron Technology, Inc. Dynamic programing of valley margins of a memory cell
US20200364103A1 (en) * 2019-05-14 2020-11-19 Micron Technology, Inc. Estimating a bit error rate of data stored by a memory subsystem using machine learning
US10790036B1 (en) * 2019-08-28 2020-09-29 Micron Technology, Inc. Adjustment of read and write voltages using a space between threshold voltage distributions

Also Published As

Publication number Publication date
US20220189564A1 (en) 2022-06-16
US11756636B2 (en) 2023-09-12
US11495309B2 (en) 2022-11-08
US20220415412A1 (en) 2022-12-29

Similar Documents

Publication Publication Date Title
US11955194B2 (en) Tracking and refreshing state metrics in memory sub-systems
US11704179B2 (en) Regression-based calibration and scanning of data units
US11756636B2 (en) Determining threshold values for voltage distribution metrics
US20220392561A1 (en) Optimized storage charge loss management
US11354043B1 (en) Temperature-based block family combinations in a memory device
CN114639413A (zh) 错误恢复操作
US11810631B2 (en) Data integrity checks based on voltage distribution metrics
US11881284B2 (en) Open translation unit management using an adaptive read threshold
US20240177781A1 (en) Read operation with capacity usage detection scheme
US11599300B2 (en) Voltage threshold prediction-based memory management
US12026394B2 (en) Adaptive time sense parameters and overdrive voltage parameters for wordlines at corner temperatures in a memory sub-system
US12046298B2 (en) Managing compensation for charge coupling and lateral migration in memory devices
US12007838B2 (en) Accessing data using error correction operation(s) to reduce latency at a memory sub-system
US11947831B2 (en) Adaptive enhanced corrective read based on write and read temperature
US11837307B2 (en) Managing error-handling flows in memory devices
US20240153570A1 (en) Select gate maintenance with adaptive scan frequency in a memory sub-system
US20240161836A1 (en) Memory read voltage threshold tracking based on memory device-originated metrics characterizing voltage distributions
US20230395161A1 (en) Managing compensation for charge coupling and lateral migration in memory devices
US20240071435A1 (en) Generating semi-soft bit data during corrective read operations in memory devices
US20240241664A1 (en) Adaptive enhanced corrective read based on write and read temperature
US20240185924A1 (en) Pass voltage adjustment for program operation in a memory device with a defective deck
US20240170057A1 (en) Managing the programming of an open translation unit
US20240203504A1 (en) Sensing time adjustment for program operation in a memory device
US20240202071A1 (en) Cross-temperature compensation in non-volatile memory devices
CN115729453A (zh) 基于有效存取计数的媒体管理

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20240209

AD01 Patent right deemed abandoned