CN114627950A - 存储器测试方法、***、设备及存储介质 - Google Patents

存储器测试方法、***、设备及存储介质 Download PDF

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CN114627950A CN202210157495.3A CN202210157495A CN114627950A CN 114627950 A CN114627950 A CN 114627950A CN 202210157495 A CN202210157495 A CN 202210157495A CN 114627950 A CN114627950 A CN 114627950A
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    • G11C—STATIC STORES
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明提出一种存储器测试方法、***、设备及存储介质，该方法包括：根据待测存储器的位宽，获取测试输入数据；根据测试输入数据，按照预设时序规则，构造测试元素；对待测存储器依次执行各个测试元素；预设时序规则满足如下条件：读完上一地址后，写当前地址，上一地址对应的单元存储值与当前地址对应的单元存储值不等，上一地址和当前地址在逻辑地址顺序上、在物理地址顺序上均相邻。本发明通过增加时序余量不足的测试元素，可以防止待测存储器发生漏检的情况，提高了该存储器测试方法的测试覆盖率，提高了出产存储器的合格率，降低了使用者的因芯片不合格而带来的损失。

Description

存储器测试方法、***、设备及存储介质
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种存储器测试方法、***、设备及存储介质。
背景技术
现场可编程逻辑阵列(Filed Programmable Gate Array，简称FPGA)是一种半定制化的集成电路，包括可编程输入输出单元、可编程逻辑块、布线资源、可编程专用存储器模块等资源组成。其中可编程专用存储器模块在芯片中用于实现存储功能，实际应用过程中程序代码及相关数据均存在于存储器中，存储器包含只读存储器(Read-Only Memory，简称ROM)和随机存取存储器随机存取存储器(Random Access Memory，简称RAM)等，是芯片在实际应用中不可或缺的部分，因此，存储器检测技术是保证其安全性、可靠性最基本的安全技术之一。
目前存储器最常用的测试方法是存储器内建自测试方法，存储器内建自测试方法以存储器为目标，自动生成存储器的测试电路，通过执行特定的测试算法，来检测存储器中存在的某些缺陷，不同的测试算法可以得到不同的存储器测试覆盖率。现有技术中进行存储器内建自测试方法时，通常需要在存储器内建自测试电路中预先编写测试算法模块，一个算法模块对应一个测试算法，存储器测试电路在接收到测试指令时，可以根据测试指令中指定的背景数据和预存的算法模块生成对应的测试算法，以对存储器执行该测试算法，检测存储器中存在的缺陷。
图1为现有技术中RAM存储器测试算法普通读写模式下的电路示意图，如图1所示，图中ADDR[13:4]为地址的高八位，ADDR[3:0]表示地址的低四位，Ckha/b、Cka/b、Pcka/b表示不同的时钟信号，WEA/B表示写使能信号，在该存储电路测试算法设计中，虽然涉及对存储单元、地址译码、读写驱动电路等的测试，但是其中却很少考虑设计中的控制信号时序余量问题，因此该存储电路测试算法对电路的覆盖实际上并不完全。
依据专用RAM模块设计，在普通读写模式下，写入时端口的输出数据为单元的存储值，但是当控制信号通路上的时序余量不足时，地址递增，写使能信号由0到1跳变时，写入时端口的输出数据发生错误，变成当前地址的单元存储值。
因此时序余量不足会导致写入数据错误，但是现有的针对RAM模块的存储器测试算法无法检测到该时序余量不足的问题，从而会导致RAM模块漏检，而当这些有问题的芯片被使用后，常常会给使用者带来巨大的损失。
发明内容
本发明提供一种存储器测试方法、***、设备及存储介质，其主要目的在于增加对存储器时序余量不足的检测，有效提高存储器产品的合格率。
第一方面，本发明实施例提供一种存储器测试方法，包括：
根据待测存储器的位宽，获取测试输入数据；
根据所述测试输入数据，按照预设时序规则，构造测试元素；
对所述待测存储器依次执行各个测试元素，根据测试结果判断所述待测存储器是否合格；
所述预设时序规则满足如下条件：
(一)读完上一地址后，写当前地址，(二)所述上一地址对应的单元存储值与所述当前地址对应的单元存储值不等，(三)所述上一地址和所述当前地址在逻辑地址顺序上、在物理地址顺序上均相邻。
优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，包括：
对所述上一地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述当前地址进行读操作，所述相反测试数据为所述测试输入数据取反；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，包括：
对所述上一地址进行写入所述相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述测试输入数据操作；
对所述当前地址进行写入所述相反测试数据操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
以所述测试输入数据为背景数据对所述上一地址进行读取操作；
以所述相反测试数据为背景数据对所述当前地址进行读取操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
第二方面，本发明实施例提供一种存储器测试***，包括：
计算模块，用于根据待测存储器的位宽，获取测试输入数据；
构造模块，用于根据所述测试输入数据，按照预设时序规则，构造测试元素；
测试模块，用于对所述待测存储器依次执行各个测试元素，根据测试结果判断所述待测存储器是否合格；
所述预设时序规则满足如下条件：
(一)读完上一地址后，写当前地址，(二)所述上一地址对应的单元存储值与所述当前地址对应的单元存储值不等，(三)所述上一地址和所述当前地址在逻辑地址顺序上、在物理地址顺序上均相邻。
第三方面，本发明实施例提供一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如第一方面提供的一种存储器测试方法的步骤。
第四方面，本发明实施例提供一种计算机存储介质，所述计算机存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如第一方面提供的一种存储器测试方法的步骤。
本发明提出的一种存储器测试方法、***、设备及存储介质，通过按照预设时序规则构造出的测试元素，而预设时序规则可以激发时序余量不足时的测试情况，从而实现对待测存储器时序余量不足的测试，通过增加时序余量不足的测试元素，可以防止待测存储器发生漏检的情况，提高了该存储器测试方法的测试覆盖率，提高了出产存储器的合格率，降低了使用者的因芯片不合格而带来的损失。
附图说明
图1为现有技术中RAM存储器测试算法普通读写模式下的电路示意图；
图2为现有技术中普通读写模式下的时序图；
图3为本发明实施例提供的一种存储器测试方法的流程图；
图4为本发明实施例提供的一种存储器测试***的结构示意图；
图5为本发明实施例中提供的一种计算机设备的结构示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图2为现有技术中普通读写模式下的时序图，如图2所示，图中Pckb、ckb均表示使能信号，ADDR[3:0]表示写地址的低四位，WEB表示写使能信号，Reb_n表示读使能信号，adrb[3:0]表示读地址的低四位，图2为针对图1所示的电路图所加载的时序图，通过对图1所示的电路图进行电路仿真，经过测试和仿真分析，图中标记为①的地方表示正确情况下的时序，在WEB被拉高后，写使能模式下，输出灵敏放大器始终关断，而Reb_n控制adrb保持前一周期地址，故输出数据保持不变；图中标记为②的地方为错误时序，此时由于Reb_n信号建立时间不够，导致新地址被采用输出到地址先上，因此在WEB为高时，译码电路输出新地址对应的数据，而正常情况下应该输出的是前一周期地址对应的数据。
可以发现出现时序余量不足的原因是，Reb_n信号到ckb信号的建立时间不够。
在该理论的支持下，图3为本发明实施例提供的一种存储器测试方法的流程图，如图3所示，该方法包括：
S310，根据待测存储器的位宽，获取测试输入数据；
S320，根据所述测试输入数据，按照预设时序规则，构造测试元素；
S330，对所述待测存储器依次执行各个测试元素，根据测试结果判断所述待测存储器是否合格；
所述预设时序规则满足如下条件：
(一)读完上一地址后，写当前地址，(二)所述上一地址对应的单元存储值与所述当前地址对应的单元存储值不等，(三)所述上一地址和所述当前地址在逻辑地址顺序上、在物理地址顺序上均相邻。
首先获取待测存储器的位宽，存储器的位宽是指地址的表示位数，不同的位宽，对应的测试输入数据不同，在具体实施过程中，该存储器内建自测算法可以预先指定背景数据，本发明实施例中的测试输入数据也可以看做是背景数据，该背景数据的取值与待测存储器的位宽有关。
接着根据该测试输入数据，再根据前面得到的“出现时序余量不足的原因是Reb_n信号到ckb信号的建立时间不够”，得到激发时序余量不足的条件是：
(一)访问上一地址到当前地址时，如果写使能信号高有效，那么写使能信号由0到1跳变，先读上一地址后，再写当前地址；如果写使能信号低有效，那么写使能信号由1跳变到0，先读上一地址后，再写当前地址；
(二)上一地址的单元存储值与当前地址的单元存储值不等；
(三)上一地址和当前地址在逻辑地址顺序、物理地址顺序上均相邻。
以从上一个地址访问到当前地址的过程为例，在具体实施过程中，正常情况下，先访问上一地址，此时写使能信号处于有效状态，那么读取上一地址对应的输出值，读取的输出值被存储在上一地址对应的单元存储器中，该输出值即为上一地址对应的单元存储值，将上一地址的读取值与上一地址对应的单元存储值相比较，两者是相等的。
如果发生了时序余量不足的问题，地址由上一地址递增到当前地址，写使能信号有效，那么就是当前地址的输出值被存储在了上一地址对应的单元存储器中，这个时候将上一地址的读取值与上一地址对应的单元存储值进行比较，由于上一地址的读取值为当前地址对应的单元存储值，只要当前地址对应的单元存储值与上一地址对应的单元存储值不等，就能发现时序余量不足的问题。
再者，由上一地址访问到当前地址的过程中，上一地址和当前地址在逻辑地址顺序上是相邻的，这样在编程实现时上一地址加1或者减1就可得到当前地址；另外，在物理地址顺序上上一地址和当前地址也是相邻的，因为需要访问对应地址的数值。
因此，只要满足以上三个条件，就可以激发时序余量不足的触发条件，并根据这三个条件设计出预设时序规则，构造出各种测试元素，以对待测存储器进行检测，从而判断该待测存储器是否存在缺陷。
本发明提出的一种存储器测试方法，通过按照预设时序规则构造出的测试元素，而预设时序规则可以激发时序余量不足时的测试情况，从而实现对待测存储器时序余量不足的测试，通过增加时序余量不足的测试元素，可以防止待测存储器发生漏检的情况，提高了该存储器测试方法的测试覆盖率，提高了出产存储器的合格率，降低了使用者的因芯片不合格而带来的损失。
在上述实施例的基础上，优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，包括：
对所述上一地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述当前地址进行读操作，所述相反测试数据为所述测试输入数据取反；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
具体地，本发明实施例中根据存储器模式数据位宽的不同，测试输入数据取值不同，用D表示测试输入数据，D’表示相反测试数据，当待测存储器的位宽为1bit时，D的取值为0，D’的对应取值为1；当待测存储器的位宽为16bit时，D的取值为0000，D’的对应取值为FFFF，D的取值为5555，D’的对应取值为AAAA，D的取值为3333，D’的对应取值为CCCC，D的取值为0F0F，D’的对应取值为F0F0，D的取值为00FF，D’的对应取值为FF00。
以A0为上一地址，A1为当前地址为例进行说明，先对A0进行写入D操作，写入操作完成后，再以D为背景数据对上一地址进行读操作。
接着对A1地址进行写入D’操作，写入完成后，再以D’为背景数据对A1地址进行读取操作，这样就满足了先读上一地址再写当前地址的条件(一)，由于上一地址的单元存储值是D，而当前地址的单元存储值是D’，因此满足条件(二)，而且条件(三)也满足，这样就激发了时序余量不足的条件，并根据上一地址的读取值和当前地址对应的单元存储值是否相等，从而判断该待测存储器是否有缺陷，这样就完成了对A0地址和A1地址时序余量不足的检测，然后按照地址升序的顺序，改变上一地址和当前地址的值，按照相同的方法继续对其它的地址进行继续检测。
此测试元素为对地址进行第一个测试的检测，测试元素为：
对于上一地址
Figure BDA0003512790400000091
对于当前地址
Figure BDA0003512790400000092
Figure BDA0003512790400000093
表示升序，w表示写操作，r表示读操作。
在上述实施例的基础上，优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，包括：
对所述上一地址进行写入所述相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
先对A0进行写入D’操作，写入操作完成后，再以D’为背景数据对上一地址进行读操作。
接着对A1地址进行写入D操作，写入完成后，再以D为背景数据对A1地址进行读取操作，由于是接在上面实施过程的实施方案，因此满足上述条件，这样就激发了时序余量不足的条件，并根据上一地址的读取值和当前地址对应的单元存储值是否相等，从而判断该待测存储器是否有缺陷，这样就完成了对A0地址和A1地址时序余量不足的检测，然后按照地址升序的顺序，改变上一地址和当前地址的值，按照相同的方法继续对其它的地址进行继续进行检测。
此测试元素为对地址进行第二个测试的检测，测试元素为：
对于上一地址
Figure BDA0003512790400000101
对于当前地址
Figure BDA0003512790400000102
在上述实施例的基础上，优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述测试输入数据操作；
对所述当前地址进行写入所述相反测试数据操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
先对A0进行写入D操作，接着对A1地址进行写入D’操作，由于是连接在上面实施例的基础上，因此满足上述条件，这样就激发了时序余量不足的条件，并根据上一地址的读取值和当前地址对应的单元存储值是否相等，从而判断该待测存储器是否有缺陷，这样就完成了对A0地址和A1地址时序余量不足的检测，然后按照地址升序的顺序，改变上一地址和当前地址的值，按照相同的方法继续对其它的地址进行继续进行检测。
此测试元素为对地址进行第三个测试的检测，测试元素为：
对于上一地址
Figure BDA0003512790400000111
对于当前地址
Figure BDA0003512790400000112
在上述实施例的基础下，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
以所述测试输入数据为背景数据对所述上一地址进行读取操作；
以所述相反测试数据为背景数据对所述当前地址进行读取操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
具体地，本发明实施例以A1为上一地址，A2为当前地址进行说明，先对A1进行以D为背景数据的读取操作，接着对A2地址进行写入D’操作，由于是连接在上面实施例的基础上，因此满足上述条件，这样就激发了时序余量不足的条件，并根据上一地址的读取值和当前地址对应的单元存储值是否相等，从而判断该待测存储器是否有缺陷，这样就完成了对A1地址和A2地址时序余量不足的检测，然后按照地址降序的顺序，改变上一地址和当前地址的值，对A0地址和A1地址，按照相同的方法继续对其它的地址进行继续进行检测。
此测试元素为对地址进行第四个测试的检测，测试元素为：
对于上一地址
Figure BDA0003512790400000113
对于当前地址
Figure BDA0003512790400000114
Figure BDA0003512790400000115
表示降序顺序。
在上述实施例的基础上，优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
具体地，先对A1进行写入D’操作，写入操作完成后，以D’为背景数据进行读操作，接着对A2地址进行写入D操作，写入操作完成后，以D为背景数据进行读操作，由于是连接在上面实施例的基础上，因此满足上述条件，这样就激发了时序余量不足的条件，并根据上一地址的读取值和当前地址对应的单元存储值是否相等，从而判断该待测存储器是否有缺陷，这样就完成了对A1地址和A2地址时序余量不足的检测，然后按照地址降序的顺序，改变上一地址和当前地址的值，对A0地址和A1地址，按照相同的方法继续对其它的地址进行继续进行检测。
此测试元素为对地址进行第五个测试的检测，测试元素为：
对于上一地址
Figure BDA0003512790400000121
对于当前地址
Figure BDA0003512790400000122
在上述实施例的基础上，优选地，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
具体地，先对A1进行写入D操作，写入操作完成后，以D为背景数据进行读操作，接着对A2地址进行写入D’操作，写入操作完成后，以D’为背景数据进行读操作，由于是连接在上面实施例的基础上，因此满足上述条件，这样就激发了时序余量不足的条件，并根据上一地址的读取值和当前地址对应的单元存储值是否相等，从而判断该待测存储器是否有缺陷，这样就完成了对A1地址和A2地址时序余量不足的检测，然后按照地址降序的顺序，改变上一地址和当前地址的值，对A0地址和A1地址，按照相同的方法继续对其它的地址进行继续进行检测。
此测试元素为对地址进行第六个测试的检测，测试元素为：
对于上一地址
Figure BDA0003512790400000131
对于当前地址
Figure BDA0003512790400000132
综上，本发明实施例提供一种存储器测试方法，该方法具体实施如下：
当L为偶数时：
{
Figure BDA0003512790400000133
Figure BDA0003512790400000134
Figure BDA0003512790400000135
Figure BDA0003512790400000136
Figure BDA0003512790400000137
Figure BDA0003512790400000138
}
当L为奇数，
{
Figure BDA0003512790400000139
Figure BDA00035127904000001310
Figure BDA00035127904000001311
Figure BDA00035127904000001312
Figure BDA0003512790400000141
Figure BDA0003512790400000142
}
其中，L表示地址。
举例地，当L为0时，对于地址A0进行测试，以D等于0为例进行说明：
{
Figure BDA0003512790400000143
Figure BDA0003512790400000144
Figure BDA0003512790400000145
Figure BDA0003512790400000146
Figure BDA0003512790400000147
Figure BDA0003512790400000148
}
然后L递增，即L为1，进入L为1的程序
{
Figure BDA0003512790400000149
Figure BDA00035127904000001410
Figure BDA00035127904000001411
Figure BDA00035127904000001412
Figure BDA00035127904000001413
Figure BDA00035127904000001414
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对于第1行代码，按照升序的顺序，对地址A0写入0并且读取0，对于L等于1时候的第1行代码，对A1地址先写1再读1，这就是访问A0到A1地址，写使能信号由0到1跳变，并且满足读取上一地址，写当前地址，满足激发条件(一)；A0地址的单元存储值和A1地址的单元存储值不同，也就是A0地址的读取值和A1地址的读取值不同，满足激发条件(二)；A0地址和A1地址在逻辑、物理上都是连续的，A0地址和A1地址的低四位不同，满足激发条件(三)；通过这三个条件就可以进行“时序余量不足”问题的测试。
本发明实施例能够测试出电路设计或制造中存在的时序余量不足问题，弥补现有的存储电路测试算法的不足。
图4为本发明实施例提供的一种存储器测试***的结构示意图，如图4所示，该***包括计算模块410、构造模块420和测试模块430，其中：
计算模块410用于根据待测存储器的位宽，获取测试输入数据；
构造模块420用于根据所述测试输入数据，按照预设时序规则，构造测试元素；
测试模块430用于对所述待测存储器依次执行各个测试元素，根据测试结果判断所述待测存储器是否合格；
所述预设时序规则满足如下条件：
(一)读完上一地址后，写当前地址，(二)所述上一地址对应的单元存储值与所述当前地址对应的单元存储值不等，(三)所述上一地址和所述当前地址在逻辑地址顺序上、在物理地址顺序上均相邻。
本实施例为与上述方法实施例相对应的***实施例，其具体实施过程与上述方法实施例相同，详情请参考上述方法实施例，本***实施例在此不再赘述。
上述存储器测试***中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
图5为本发明实施例中提供的一种计算机设备的结构示意图，该计算机设备可以是服务器，其内部结构图可以如图5所示。该计算机设备包括通过***总线连接的处理器、存储器、网络接口和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括计算机存储介质、内存储器。该计算机存储介质存储有操作***、计算机程序和数据库。该内存储器为计算机存储介质中的操作***和计算机程序的运行提供环境。该计算机设备的数据库用于存储执行存储器测试方法过程中生成或获取的数据，如测试输入数据、测试元素。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种存储器测试方法。
在一个实施例中，提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现上述实施例中的存储器测试方法的步骤。或者，处理器执行计算机程序时实现存储器测试***这一实施例中的各模块/单元的功能。
在一实施例中，提供一计算机存储介质，该计算机存储介质上存储有计算机程序，该计算机程序被处理器执行时实现上述实施例中存储器测试方法的步骤。或者，该计算机程序被处理器执行时实现上述存储器测试***这一实施例中的各模块/单元的功能。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器测试方法，其特征在于，包括：
根据待测存储器的位宽，获取测试输入数据；
根据所述测试输入数据，按照预设时序规则，构造测试元素；
对所述待测存储器依次执行各个测试元素，根据测试结果判断所述待测存储器是否合格；
所述预设时序规则满足如下条件：
(一)读完上一地址后，写当前地址，(二)所述上一地址对应的单元存储值与所述当前地址对应的单元存储值不等，(三)所述上一地址和所述当前地址在逻辑地址顺序上、在物理地址顺序上均相邻。
2.根据权利要求1所述的存储器测试方法，其特征在于，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，包括：
对所述上一地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述当前地址进行读操作，所述相反测试数据为所述测试输入数据取反；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
3.根据权利要求2所述的存储器测试方法，其特征在于，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，包括：
对所述上一地址进行写入所述相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
4.根据权利要求2所述的存储器测试方法，其特征在于，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述测试输入数据操作；
对所述当前地址进行写入所述相反测试数据操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列升序的顺序，将所述当前地址重新作为所述上一地址，将所述当前地址的下一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
5.根据权利要求2所述的存储器测试方法，其特征在于，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
以所述测试输入数据为背景数据对所述上一地址进行读取操作；
以所述相反测试数据为背景数据对所述当前地址进行读取操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
6.根据权利要求2所述的存储器测试方法，其特征在于，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
7.根据权利要求2所述的存储器测试方法，其特征在于，所述根据所述测试输入数据，按照预设时序规则，构造测试元素，还包括：
对所述上一地址进行写入所述测试输入数据操作，写入完成后，再以所述测试输入数据为背景数据对所述上一地址进行读操作；
对所述当前地址进行写入相反测试数据操作，写入完成后，再以所述相反测试数据为背景数据对所述当前地址进行读操作；
若所述上一地址的读取值与所述当前地址对应的单元存储值相等，则判断所述待测存储器存在时序余量不足的缺陷，否则，判断所述待测存储器合格；
按照地址序列降序的顺序，将所述上一地址重新作为所述当前地址，将所述上一地址的上一地址重新作为所述当前地址，重复上述过程，对所有的地址检测完。
8.一种存储器测试***，其特征在于，包括：
计算模块，用于根据待测存储器的位宽，获取测试输入数据；
构造模块，用于根据所述测试输入数据，按照预设时序规则，构造测试元素；
测试模块，用于对所述待测存储器依次执行各个测试元素，根据测试结果判断所述待测存储器是否合格；
所述预设时序规则满足如下条件：
(一)读完上一地址后，写当前地址，(二)所述上一地址对应的单元存储值与所述当前地址对应的单元存储值不等，(三)所述上一地址和所述当前地址在逻辑地址顺序上、在物理地址顺序上均相邻。
9.一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至7中任一项所述存储器测试方法的步骤。
10.一种计算机存储介质，所述计算机存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至7中任一项所述存储器测试方法的步骤。
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