CN114627941A - 存储器管理方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种用于可复写式非易失性存储器模块的存储器管理方法、存储器存储装置及存储器控制电路单元。可复写式非易失性存储器模块包括多个晶粒，每一晶粒包括多个平面，每一平面包括多个实体抹除单元，且可复写式非易失性存储器模块包括的平面的数目总合为第一数目。所述方法包括：将多个实体抹除单元组合成多个管理单元。每一管理单元包括的多个实体抹除单元中的每一个分别属于不同的平面，并且每一管理单元具有第二数目的实体抹除单元，其中第二数目小于第一数目。

Description

存储器管理方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理技术，尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。

背景技术

一般来说，存储器存储装置可将属于不同操作单元(例如，平面、通道或晶粒)的多个区块组成区块群组进行操作。存储器存储装置会事先预留备用区块，以便在坏块(BadBlock)管理侦测及标记出区块群组中的故障区块时加以替换。如此可防止数据再度被写入故障区块中。然而，遇到用于替换的区块是属于另一个操作单元时，会造成数据存取的速度严重掉速。若是在侦测到故障区块时不替换区块，而采用跳过该故障区块的方式存取区块群组中的数据，则会因每个区块群组包括的区块数量不同而在搬移数据时需要额外的处理。此些坏块管理方法将造成存储器存储装置运行速度飘忽不定。

发明内容

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可提升存储器存储装置的速度稳定性。

本发明一范例实施例提出一种存储器管理方法，用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个晶粒，每一所述多个晶粒包括多个平面，每一所述多个平面包括多个实体抹除单元，且所述可复写式非易失性存储器模块包括的所述多个平面的数目总合为第一数目。所述存储器管理方法包括：将所述多个实体抹除单元组合成多个管理单元。每一所述多个管理单元包括的所述多个实体抹除单元中的每一个分别属于不同的所述多个平面，并且每一所述多个管理单元具有第二数目的所述多个实体抹除单元。所述第二数目小于所述第一数目。

在本发明的一范例实施例中，上述管理单元包括第一管理单元。所述方法还包括：响应于侦测到所述第一管理单元包括第一坏实体抹除单元，提取第一替换实体抹除单元来替换所述第一坏实体抹除单元。所述第一替换实体抹除单元与所述第一坏实体抹除单元属于相同平面。

在本发明的一范例实施例中，上述方法还包括：将所述第一坏实体抹除单元与所述第一替换实体抹除单元的替换信息记录在第一管理表。

在本发明的一范例实施例中，上述方法还包括：根据所述第一管理表，在存取所述第一管理单元时存取所述第一替换实体抹除单元。

在本发明的一范例实施例中，上述第一管理表记录所述多个实体抹除单元中所有的坏实体抹除单元与替换实体抹除单元的替换信息。

在本发明的一范例实施例中，上述每一管理单元具有相同数目的所述多个实体抹除单元。

在本发明的一范例实施例中，上述将所述多个实体抹除单元组合成所述多个管理单元的步骤包括：根据第二管理表将所述多个实体抹除单元组合成所述多个管理单元，其中所述第二管理表记录所述可复写式非易失性存储器模块中所有的坏实体抹除单元。

本发明一范例实施例提出一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。所述连接接口单元用以耦接至主机***。所述可复写式非易失性存储器模块包括多个晶粒，每一所述多个晶粒包括多个平面，每一所述多个平面包括多个实体抹除单元，且所述可复写式非易失性存储器模块包括的所述多个平面的数目总合为第一数目。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以将所述多个实体抹除单元组合成多个管理单元。每一所述多个管理单元包括的所述多个实体抹除单元中的每一个分别属于不同的所述多个平面，并且每一所述多个管理单元具有第二数目的所述多个实体抹除单元。所述第二数目小于所述第一数目。

在本发明的一范例实施例中，上述管理单元包括第一管理单元。并且，响应于侦测到所述第一管理单元包括第一坏实体抹除单元，所述存储器控制电路单元更用以提取第一替换实体抹除单元来替换所述第一坏实体抹除单元。所述第一替换实体抹除单元与所述第一坏实体抹除单元属于相同平面。

在本发明的一范例实施例中，上述存储器控制电路单元更用以将所述第一坏实体抹除单元与所述第一替换实体抹除单元的替换信息记录在第一管理表。

在本发明的一范例实施例中，上述存储器控制电路单元更用以根据所述第一管理表，在存取所述第一管理单元时存取所述第一替换实体抹除单元。

在本发明的一范例实施例中，上述第一管理表记录所述多个实体抹除单元中所有的坏实体抹除单元与替换实体抹除单元的替换信息。

在本发明的一范例实施例中，上述每一管理单元具有相同数目的所述多个实体抹除单元。

在本发明的一范例实施例中，上述将所述多个实体抹除单元组合成所述多个管理单元的操作包括：根据第二管理表将所述多个实体抹除单元组合成所述多个管理单元，其中所述第二管理表记录所述可复写式非易失性存储器模块中所有的坏实体抹除单元。

本发明一范例实施例提出一种存储器控制电路单元，用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个晶粒，每一所述多个晶粒包括多个平面，每一所述多个平面包括多个实体抹除单元，且所述可复写式非易失性存储器模块包括的所述多个平面的数目总合为第一数目。所述存储器控制电路单元包括主机接口、存储器接口以及存储器管理电路。所述主机接口用以耦接至主机***。所述存储器接口用以耦接至所述可复写式非易失性存储器模块。所述存储器管理电路耦接至所述主机接口与所述存储器接口。所述存储器管理电路用以将所述多个实体抹除单元组合成多个管理单元。每一所述多个管理单元包括的所述多个实体抹除单元中的每一个分别属于不同的所述多个平面，并且每一所述多个管理单元具有第二数目的所述多个实体抹除单元。所述第二数目小于所述第一数目。

在本发明的一范例实施例中，上述管理单元包括第一管理单元。并且，响应于侦测到所述第一管理单元包括第一坏实体抹除单元，所述存储器管理电路更用以提取第一替换实体抹除单元来替换所述第一坏实体抹除单元。所述第一替换实体抹除单元与所述第一坏实体抹除单元属于相同平面。

在本发明的一范例实施例中，上述存储器管理电路更用以将所述第一坏实体抹除单元与所述第一替换实体抹除单元的替换信息记录在第一管理表。

在本发明的一范例实施例中，上述存储器管理电路更用以根据所述第一管理表，在存取所述第一管理单元时存取所述第一替换实体抹除单元。

在本发明的一范例实施例中，上述第一管理表记录所述多个实体抹除单元中所有的坏实体抹除单元与替换实体抹除单元的替换信息。

在本发明的一范例实施例中，上述每一管理单元具有相同数目的所述多个实体抹除单元。

在本发明的一范例实施例中，上述将所述多个实体抹除单元组合成所述多个管理单元的操作包括：根据第二管理表将所述多个实体抹除单元组合成所述多个管理单元，其中所述第二管理表记录所述可复写式非易失性存储器模块中所有的坏实体抹除单元。

基于上述，存储器控制电路单元将数目小于可复写式非易失性存储器模块具有的平面总数的实体抹除单元组成管理单元进行操作。管理单元包括实体抹除单元分别属于不同平面，此可让每个管理单元包括的实体抹除单元不会对应至所有平面。此外，存储器控制电路单元可使用属于相同平面的实体抹除单元来替换管理单元中的坏块。藉此，可提升存储器存储装置的速度稳定性与操作弹性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1是根据一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据另一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；

图3是根据另一范例实施例所示出的主机***与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的一范例实施例所示出的存储器控制电路单元耦接可复写式非易失性存储器模块的示意图；

图8A是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的示意图；

图8B是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的示意图；

图9是根据本发明的一范例实施例所示出的存储器管理方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储***)包括可复写式非易失性存储器模块与控制器(亦称，控制电路单元)。通常存储器存储装置是与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。且图2是根据另一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。

请参照图1与图2，主机***11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至***总线(system bus)110。

在本范例实施例中，主机***11是通过数据传输接口114与存储器存储装置10耦接。例如，主机***11可经由数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11是通过***总线110与I/O装置12耦接。例如，主机***11可经由***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机***11的主板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主板20可以经由有线或无线方式耦接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication Storage,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主板20也可以通过***总线110耦接至全球定位***(Global Positioning System,GPS)模块205、网络适配器206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机***为可实质地与存储器存储装置配合以存储数据的任意***。虽然在上述范例实施例中，主机***是以计算机***来作说明，然而，图3是根据另一范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机***31也可以是数字相机、摄影机、通讯装置、音频播放器、视频播放器或平板计算机等***，而存储器存储装置30可为其所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi Chip Package,eMCP)342等各类型将存储器模块直接耦接于主机***的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10耦接至主机***11。存储器存储装置10可通过连接接口单元402与主机***11通讯。在本范例实施例中，连接接口单元402是兼容于序列先进附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并列先进附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用闪存(UniversalFlash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机***11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是耦接至存储器控制电路单元404并且用以存储主机***11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型闪存模块(即，一个存储单元中可存储1个位的闪存模块)、多阶存储单元(Multi Level Cell,MLC)NAND型闪存模块(即，一个存储单元中可存储2个位的闪存模块)、三阶存储单元(Triple Level Cell,TLC)NAND型闪存模块(即，一个存储单元中可存储3个位的闪存模块)、四阶存储单元(Quad Level Cell,TLC)NAND型闪存模块(即，一个存储单元中可存储4个位的闪存模块)、其他闪存模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字符在线的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位，则同一条字符在线的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型闪存中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据位区与冗余(redundancy)位区。数据位区包含多个实体扇，用以存储用户数据，而冗余位区用以存储***数据(例如，错误更正码等管理数据)。在本范例实施例中，数据位区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据位区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被刻录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令亦可以程序代码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令加载至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序代码或脚本并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是耦接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机***11通讯。主机接口504可用以接收与识别主机***11所传送的指令与数据。例如，主机***11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机***11。在本范例实施例中，主机接口504是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是兼容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括脚本或程序代码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是耦接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机***11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code,EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器510是耦接至存储器管理电路502并且用以暂存来自于主机***11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，存储器控制电路单元404亦称为用于控制闪存模块的闪存控制器，和/或图5的存储器管理电路502亦称为闪存管理电路。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图6，存储器管理电路502会将可复写式非易失性存储器模块406的实体单元610(0)～610(D)逻辑地分组至存储区601、闲置(spare)区602、替换区603及***区604。在本范例实施例中，每一个实体单元可以指一或多个实体抹除单元。

必须了解的是，在此描述存储器存储装置的运作时以“提取”、“搬移”、“交换”、“替换”、“轮替”、“分割”、“划分”等词来操作可复写式非易失性存储器模块406的实体单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块406的实体单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块406的实体单元进行操作。

存储区601中的实体单元610(0)～610(A)存储有数据。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)尚未用来存储数据(例如有效数据)。当欲存储数据时，存储器管理电路502会从闲置区602的实体单元610(A+1)～610(B)中选择一个实体单元，并且将来自主机***11或来自存储区601中至少一实体单元的数据存储至所选的实体单元中。同时，所选的实体单元会被关联至存储区601。此外，在抹除存储区601中的某一个实体单元后，所抹除的实体单元会被重新关联至闲置区602。

替换区603中的实体单元610(B+1)～610(C)则是用以替换存储区601中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元(亦称，坏实体抹除单元)。此外，若替换区603中没有可用的实体抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。***区604中的实体单元610(C+1)～610(D)用以存储***数据，例如逻辑至实体映像表、坏块管理表、装置型号或其他类型的管理数据。

存储器管理电路502会配置逻辑单元612(0)～612(E)以映像存储区601中的实体单元610(0)～610(A)。逻辑单元612(0)～612(E)中的每一者可被映射至一或多个实体单元。存储器管理电路502会将逻辑单元与实体单元之间的映像关系(亦称为逻辑至实体映像信息)记录于至少一逻辑至实体映像表。逻辑至实体映像表可存储于***区604的实体单元610(C+1)～610(D)中。当主机***11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑至实体映像表来执行对于存储器存储装置10的数据存取操作。

在一范例实施例中，可复写式非易失性存储器模块406可包括多个晶粒(die)并且具有多个平面(plane)，每一个平面属于一个晶粒。可复写式非易失性存储器模块406可包括数目总合为第一数目的多个平面。在本范例实施例中，平面的数目可大于晶粒的数目。也就是说，两个或两个以上的平面可属于一个晶粒。每一个平面可包括多个实体抹除单元与多个实体程序化单元，并且多个实体程序化单元会组合成一个实体抹除单元。

图7是根据本发明的一范例实施例所示出的存储器控制电路单元耦接可复写式非易失性存储器模块的示意图。请参照图7，可复写式非易失性存储器模块406包括两个晶粒D0、D1，且每个晶粒包括两个平面P0、P1。在本范例实施例中，可复写式非易失性存储器模块406包括四个平面，因此具有的平面的数目总合为4(即，第一数目为4)。平面P0与平面P1中的每一个平面包括多个实体抹除单元，实体抹除单元中的每一个由多个实体程序化单元组合而成。然而在不同实施例中，可复写式非易失性存储器模块406可包括更多或更少的晶粒，每个晶粒可包括更多或更少的平面，本发明不在此限制。

在本范例实施例中，晶粒D0与晶粒D1分别通过芯片致能(chip enable)接脚耦接至存储器控制电路单元404。存储器控制电路单元404可发送致能信号至晶粒D0与晶粒D1的芯片致能接脚来分别致能晶粒D0与晶粒D1。当晶粒被致能之后，存储器控制电路单元404可通过信道408(例如，数据总线)来存取数据。信道408可包括一或多个通道。也就是说，晶粒D0的平面P0、平面P1与晶粒D1的平面P0、平面P1所包括的实体程序化单元是经由信道408来存取。在一范例实施例中，存储在平面P0与平面P1中的数据可使用单平面存取操作或多平面存取操作而经由通道408来存取，其中使用多平面存取操作可平行地存取存储在平面P0与平面P1中的数据。

在本范例实施例中，存储器控制电路单元404也可通过一个致能信号来同时致能多个晶粒，或通过多个致能信号来分别致能多个晶粒。并且，存储在不同的晶粒中的数据可经由不同的通道来存取。以图7为例，存储在晶粒D0的平面P0与平面P1的数据可经由一个通道来存取，而存储在晶粒D1的平面P0与平面P1中的数据可经由另一个通道来存取。

在一范例实施例中，存储器控制电路单元404会将多个实体抹除单元组合成一个管理单元，可复写式非易失性存储器模块406包括多个管理单元。每一个管理单元包括的多个实体抹除单元中的每一个分别属于不同的平面，并且每一个管理单元具有的多个实体抹除单元为固定数目(亦称为第二数目)。在本范例实施例中，此第二数目小于前述可复写式非易失性存储器模块406包括的多个平面的数目总合(即，第一数目)。在一范例实施例中，多个管理单元中的每一个具有相同数目的实体抹除单元。

在一范例实施例中，存储器控制电路单元404在将多个实体抹除单元组合成管理单元时，可根据坏块记录管理表(亦称为第二管理表，例如，记录坏块的DBT(Defect BlockTable))将多个实体抹除单元组合成一个管理单元。此坏块记录管理表记录可复写式非易失性存储器模块406中所有的坏实体抹除单元。具体来说，一般可能会因为制程不良而使得可复写式非易失性存储器模块406中出现坏实体抹除单元。存储器控制电路单元404在初始组织者单元时，可根据坏块记录管理表排除坏实体抹除单元而将正常的多个实体抹除单元分别组合成管理单元。

图8A是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的示意图。请参照图8A，包括可复写式非易失性存储器模块406包括四个平面(晶粒D0的平面P0与平面P1、晶粒D1的平面P0与平面P1)。其中晶粒D0的平面P0包括实体抹除单元810(0)～810(M)，晶粒D0的平面P1包括实体抹除单元820(0)～820(M)，晶粒D1的平面P0包括实体抹除单元830(0)～830(M)，晶粒D1的平面P1包括实体抹除单元840(0)～840(M)。为方便说明，假设可复写式非易失性存储器模块406包括管理单元81(0)～管理单元81(3)，然而本发明不限制管理单元的数量。每一个管理单元包括三个实体抹除单元。如图8A所示，每一个管理单元包括的实体抹除单元的数目小于可复写式非易失性存储器模块406包括的平面的数目总合。

在一范例实施例中，当可复写式非易失性存储器模块406正常使用的实体抹除单元发生损坏时，此实体抹除区块会被视为是坏实体抹除单元。损坏可能在制程不良时发生，或可能因多次抹除后发生而造成实体抹除单元中读取的数据所包含的错误过多而无法被更正。当损坏发生，存储器控制电路单元404可以从替换区603中提取实体抹除单元来替换存储区601中损坏的坏实体抹除单元。

图8B是根据本发明的一范例实施例所示出的可复写式非易失性存储器模块的示意图。请参照图8B，假设实体抹除单元840(0)(本范例实施例中为坏实体抹除单元)损坏。响应于侦测到管理单元81(1)(亦称为第一管理单元)包括实体抹除单元840(0)(亦称为第一坏实体抹除单元)，存储器控制电路单元404会提取替换实体抹除单元(亦称为第一替换实体抹除单元)来替换实体抹除单元840(0)。在本范例实施例中，替换实体抹除单元与坏实体抹除单元属于相同平面。如图8B所示存储器控制电路单元404提取与实体抹除单元840(0)属于相同平面的实体抹除单元840(P)来替换坏实体抹除单元840(0)。

在一范例实施例中，存储器控制电路单元404会将坏实体抹除单元与替换实体抹除单元的替换信息记录在坏块替换管理表(亦称为第一管理表，例如，管理坏块取代的RUT(Replace Unit Table))。此坏块替换管理表记录所有的坏实体抹除单元与替换实体抹除单元的替换信息。以图8B为例，存储器控制电路单元404会将坏实体抹除单元840(0)与替换实体抹除单元840(P)的替换信息记录在坏块替换管理表。当存储器控制电路单元404存取管理单元81(1)，倘若存取的地址为原本的实体抹除单元840(0)的地址时，存储器控制电路单元404会根据坏块替换管理表更改为存取实体抹除单元840(P)。也就是说，倘若存储器控制电路单元404存取管理单元81(1)，存储器控制电路单元404会根据第一管理表，在存取管理单元81(1)时存取实体抹除单元840(P)。

图9是根据本发明的一范例实施例所示出的存储器管理方法的流程图。请参照图9，在步骤S902中，将多个实体抹除单元组合成多个管理单元。其中每一个管理单元包括的多个实体抹除单元中的每一个分别属于不同的平面，并且每一个管理单元具有第二数目的实体抹除单元。

综上所述，本发明提供的范例实施例提供将数目小于可复写式非易失性存储器模块具有的平面总数的实体抹除单元组成管理单元进行操作，并且此些实体抹除单元分别属于不同平面。如此可让每个管理单元包括的实体抹除单元不会对应至所有平面。如此一来，可减少坏块过多时同一平面的正常实体抹除单元耗竭的机会，使得每个平面对坏块的容忍度提高，从而减少同一操作单元的实体抹除单元耗竭时需使用另一个操作单元的实体抹除单元来替换坏块的发生机会。此外，通过替换坏块，可以保持每个管理单元包括的实体抹除单元的数量相同而在数据搬移运作中不需进行额外的处理。藉此，可有效提升存储器存储装置的速度稳定性与操作弹性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种存储器管理方法，其特征在于，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个晶粒，每一所述多个晶粒包括多个平面，每一所述多个平面包括多个实体抹除单元，且所述可复写式非易失性存储器模块包括的所述多个平面的数目总合为第一数目，所述存储器管理方法包括：

将所述多个实体抹除单元组合成多个管理单元，

其中每一所述多个管理单元包括的所述多个实体抹除单元中的每一个分别属于不同的所述多个平面，并且每一所述多个管理单元具有第二数目的所述多个实体抹除单元，

其中所述第二数目小于所述第一数目。

2.根据权利要求1所述的存储器管理方法，其特征在于，所述多个管理单元包括第一管理单元，所述方法还包括：

响应于侦测到所述第一管理单元包括第一坏实体抹除单元，提取第一替换实体抹除单元来替换所述第一坏实体抹除单元，

其中所述第一替换实体抹除单元与所述第一坏实体抹除单元属于相同平面。

3.根据权利要求2所述的存储器管理方法，其特征在于，所述方法还包括：

将所述第一坏实体抹除单元与所述第一替换实体抹除单元的替换信息记录在第一管理表。

4.根据权利要求3所述的存储器管理方法，其特征在于，所述方法还包括：

根据所述第一管理表，在存取所述第一管理单元时存取所述第一替换实体抹除单元。

5.根据权利要求3所述的存储器管理方法，其特征在于，所述第一管理表记录所述多个实体抹除单元中所有的坏实体抹除单元与替换实体抹除单元的替换信息。

6.根据权利要求1所述的存储器管理方法，其特征在于，每一所述多个管理单元具有相同数目的所述多个实体抹除单元。

7.根据权利要求1所述的存储器管理方法，其特征在于，将所述多个实体抹除单元组合成所述多个管理单元的步骤包括：

根据第二管理表将所述多个实体抹除单元组合成所述多个管理单元，其中所述第二管理表记录所述可复写式非易失性存储器模块中所有的坏实体抹除单元。

8.一种存储器存储装置，包括：

连接接口单元，用以耦接至一主机***；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个晶粒，每一所述多个晶粒包括多个平面，每一所述多个平面包括多个实体抹除单元，且所述可复写式非易失性存储器模块包括的所述多个平面的数目总合为第一数目；以及

存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以将所述多个实体抹除单元组合成多个管理单元，

其中每一所述多个管理单元包括的所述多个实体抹除单元中的每一个分别属于不同的所述多个平面，并且每一所述多个管理单元具有第二数目的所述多个实体抹除单元，

其中所述第二数目小于所述第一数目。

9.根据权利要求8所述的存储器存储装置，其特征在于，所述多个管理单元包括第一管理单元，并且响应于侦测到所述第一管理单元包括第一坏实体抹除单元，所述存储器控制电路单元更用以提取第一替换实体抹除单元来替换所述第一坏实体抹除单元，

其中所述第一替换实体抹除单元与所述第一坏实体抹除单元属于相同平面。

10.根据权利要求9所述的存储器存储装置，其特征在于，所述存储器控制电路单元更用以将所述第一坏实体抹除单元与所述第一替换实体抹除单元的替换信息记录在第一管理表。

11.根据权利要求10所述的存储器存储装置，其特征在于，所述存储器控制电路单元更用以根据所述第一管理表，在存取所述第一管理单元时存取所述第一替换实体抹除单元。

12.根据权利要求10所述的存储器存储装置，其特征在于，所述第一管理表记录所述多个实体抹除单元中所有的坏实体抹除单元与替换实体抹除单元的替换信息。

13.根据权利要求8所述的存储器存储装置，其特征在于，每一所述多个管理单元具有相同数目的所述多个实体抹除单元。

14.根据权利要求8所述的存储器存储装置，其特征在于，将所述多个实体抹除单元组合成所述多个管理单元的操作包括：

根据第二管理表将所述多个实体抹除单元组合成所述多个管理单元，其中所述第二管理表记录所述可复写式非易失性存储器模块中所有的坏实体抹除单元。

15.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个晶粒，每一所述多个晶粒包括多个平面，每一所述多个平面包括多个实体抹除单元，且所述可复写式非易失性存储器模块包括的所述多个平面的数目总合为第一数目，其特征在于，所述存储器控制电路单元包括：

主机接口，用以耦接至一主机***；

存储器接口，用以耦接至所述可复写式非易失性存储器模块；以及

存储器管理电路，耦接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以将所述多个实体抹除单元组合成多个管理单元，

其中每一所述多个管理单元包括的所述多个实体抹除单元中的每一个分别属于不同的所述多个平面，并且每一所述多个管理单元具有第二数目的所述多个实体抹除单元，

其中所述第二数目小于所述第一数目。

16.根据权利要求15所述的存储器控制电路单元，其特征在于，所述多个管理单元包括第一管理单元，并且响应于侦测到所述第一管理单元包括第一坏实体抹除单元，所述存储器管理电路更用以提取第一替换实体抹除单元来替换所述第一坏实体抹除单元，

其中所述第一替换实体抹除单元与所述第一坏实体抹除单元属于相同平面。

17.根据权利要求16所述的存储器控制电路单元，其特征在于，所述存储器管理电路更用以将所述第一坏实体抹除单元与所述第一替换实体抹除单元的替换信息记录在第一管理表。

18.根据权利要求17所述的存储器控制电路单元，其特征在于，所述存储器管理电路更用以根据所述第一管理表，在存取所述第一管理单元时存取所述第一替换实体抹除单元。

19.根据权利要求17所述的存储器控制电路单元，其特征在于，所述第一管理表记录所述多个实体抹除单元中所有的坏实体抹除单元与替换实体抹除单元的替换信息。

20.根据权利要求15所述的存储器控制电路单元，其特征在于，每一所述多个管理单元具有相同数目的所述多个实体抹除单元。

21.根据权利要求15所述的存储器控制电路单元，其特征在于，将所述多个实体抹除单元组合成所述多个管理单元的操作包括：

根据第二管理表将所述多个实体抹除单元组合成所述多个管理单元，其中所述第二管理表记录所述可复写式非易失性存储器模块中所有的坏实体抹除单元。

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