CN114613722A - 使用抑制剂的拓扑选择性气相沉积 - Google Patents

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Abstract

本公开总体涉及半导体器件的制造。具体而言，本公开涉及在包括凹部的衬底上沉积层的方法。该方法包括：在反应室中提供包括凹部的衬底，在衬底上沉积抑制材料以用抑制材料填充凹部，从衬底上去除抑制材料以暴露沉积区域，以及通过气相沉积过程在沉积区域上沉积层。还公开了用于执行该方法的气相沉积组件。

Description

使用抑制剂的拓扑选择性气相沉积
技术领域
本公开涉及用于制造半导体器件的方法和设备。更具体地，本公开涉及用于在包括凹部的衬底上沉积层或薄膜的方法和***。
背景技术
半导体制造中不断缩小的器件尺寸需要新的创新处理方法。在电子器件比如集成电路的制造过程中，材料的膜或层沉积在衬底的表面上。在制造过程中，可以形成凹部，比如沟槽或凸起部分比如鳍片之间的空间。在这种结构的不同部分中精确沉积各种层的能力对于继续减小尺寸和提高半导体器件的性能很重要。
然而，在本领域中需要更通用的沉积方案来在半导体结构的不同竖直区域中沉积材料层。
发明内容
例如，聚合物薄膜可以用作非晶碳膜或层的半导体应用的起点。诸如化学气相沉积(CVD)、气相沉积聚合(VDP)、分子层沉积(MLD)的气相沉积过程以及诸如原子层沉积(ALD)和循环CVD的顺序沉积过程已被应用于聚合物薄膜的形成。有机膜已被用于在平面半导体应用中实现两种不同材料之间的选择性。
在本公开中，有机材料用于填充凹部，以便区分凹部的不同区域，并在凹部内或外的特定衬底区域上获得选择性沉积。
在第一方面，公开了一种在包括凹部的衬底上沉积层的方法。该方法包括在反应室中提供包括凹部的衬底，在衬底上沉积抑制材料以填充凹部，从衬底上去除抑制材料的一部分以暴露第一沉积区域，以及通过选择性气相沉积过程在第一沉积区域上沉积层。
在第二方面，公开了在包括凹部的衬底上沉积层的另一种方法。该方法包括在反应室中提供具有凹部的衬底，其中凹部的表面包括具有抑制材料的区域，去除抑制材料至预定程度以暴露第一沉积区域，并通过选择性气相沉积过程在第一沉积区域上沉积层。
在第三方面，公开了一种用于在包括凹部的衬底上沉积层的气相沉积组件。该组件包括第一反应室，其配置和布置成在衬底上沉积抑制材料以填充凹部，并且从衬底去除抑制材料以暴露第一沉积区域；以及第二反应室，其配置和布置成通过选择性气相沉积过程在第一沉积区域上沉积层。
在第四方面，公开了一种用于在包括凹部的衬底上沉积层的气相沉积组件。该组件包括一个或多个反应室，其构造和布置成保持包括凹部的衬底。该组件还包括：一个或多个抑制材料前体容器，其构造和布置成包含和蒸发抑制材料前体以形成抑制材料前体蒸气；一个或多个反应物容器，其构造和布置成包含和蒸发反应物以形成反应物蒸气；以及前体注射器***，其构造和布置成以气相将抑制材料前体和反应物提供到反应室中。该组件还包括抑制材料去除***，其配置和布置成从衬底去除抑制材料，以暴露第一沉积区域。该组件还构造和布置成通过前体注射器***向反应室提供抑制材料前体，通过抑制材料去除***从衬底去除抑制材料的一部分，以及通过前体注射器***向反应室提供层前体，用于选择性地在衬底的第一沉积区域上沉积层。
附图说明
附图被包括进来以提供对本公开的进一步理解并构成本说明书的一部分，附图示出了示例性实施例，并且与描述一起帮助解释本公开的原理。在附图中：
图1中的框图A和B示出了根据当前公开的方法的实施例。
图2中的草图A至D示出了根据当前公开的方法的实施例的不同阶段。
图3描绘了根据本公开的沉积方法的另一实施例。
图4以示意形式描绘了根据本公开的气相沉积组件。
具体实施方式
下面提供的方法、结构和组件的实施例的描述仅仅是示例性的，并且仅是为了说明的目的。以下描述不旨在限制本公开或权利要求的范围。此外，具有所述特征的多个实施例的叙述并不旨在排除具有附加特征的其他实施例或包含所述特征的不同组合的其他实施例。例如，各种实施例被阐述为示例性实施例，并且可以在从属权利要求中陈述。除非另有说明，示例性实施例或其部件可以组合或者可以彼此分开应用。
在本公开中，变量的任何两个数字可以构成变量的可工作范围，并且指示的任何范围可以包括或排除端点。此外，指示的变量任何值(不管它们是否用“约”来指示)可以指精确值或近似值且包括等同物，并且可以指平均值、中值、代表性值、多数值等。此外，在本公开中，术语“包括”、“由…构成”和“具有”独立地指“通常或广泛地包括”或“包括”。在本公开中，任何定义的含义在一些实施例中不一定排除普通和习惯含义。
通过附图中描绘的以下示例性实施例来解释本公开。这里呈现的图示不意味着是任何特定材料、结构或器件的实际视图，而仅仅是描述当前公开的实施例的示意性表示。应当理解，附图中的元件是为了简单和清楚而示出的，并不一定按比例绘制。例如，图中一些元件的尺寸可能相对于其他元件被放大，以帮助提高对本公开的所示实施例的理解。附图中描绘的结构和器件可以包含附加的元件和细节，为了清楚起见可以将它们省略。
图1A描绘了在包括凹部的衬底上沉积层的方法10的实施例。该图的阶段11描绘了将包括凹部的衬底提供到反应室中。
衬底可以是可用于形成或者可在其上形成层、结构、器件或电路的任何一种或多种底层材料。衬底可以包括块体材料，比如硅(例如单晶硅)、其他第四族材料，例如锗，或者其他半导体材料，例如第二-第六族或第三-第五族半导体材料，并且可以包括在块体材料之上或者之下的一个或多个层。
例如，衬底可以包括块体半导体材料和覆盖至少一部分块体半导体材料的绝缘或介电材料层。衬底可以包括氮化物，例如TiN、氧化物、绝缘材料、介电材料、导电材料、金属，例如钨、钌、钼、钴、铝或铜，或者金属材料、晶体材料、外延材料、异质外延材料和/或单晶材料。在本公开的一些实施例中，衬底包括硅。如上所述，除了硅之外，衬底可以包括其他材料。在一些实施例中，衬底包括、基本由或由氧化硅(例如SiO2)构成。其他材料可以形成层。衬底可以包括基于SiO2的表面。在一些实施例中，衬底可以包括基于SiO2的低k材料表面。在一些实施例中，衬底表面可以包括大于约30％或大于约50％的SiO2。在一些实施例中，第二表面可以包括GeO2。衬底可以包括自然或化学生长的二氧化硅表面。
其上沉积有抑制材料的衬底可以包括金属表面。这里称为金属表面的表面可以是金属表面或金属性表面。在一些实施例中，金属或金属性表面可以包括金属、金属氧化物和/或它们的混合物。在一些实施例中，金属或金属性表面可以包括表面氧化。在一些实施例中，金属或金属性表面的金属或金属性材料在有或没有表面氧化的情况下是导电的。在一些实施例中，金属或金属性表面包括一种或多种过渡金属。在一些实施例中，金属或金属性表面包括铝、铜、钴、镍、铌、锌、锰、钼和铁中的一种或多种。在一些实施例中，金属性表面包括氮化钛。在一些实施例中，金属或金属性表面包括一种或多种贵金属，比如Ru。在一些实施例中，金属或金属性表面包括导电金属氧化物、氮化物、碳化物、硼化物或其组合。例如，金属或金属性表面可以包括氧化钌、碳化铌、硼化铌、氧化铌、氧化镍、氧化钴、氮化碳化钨、氮化钽或氮化钛中的一种或多种。
金属氧化物表面可以是例如氧化钨、氧化铪、氧化钛、氧化铝或氧化锆。在一些实施例中，金属氧化物表面是金属性材料的氧化表面。在一些实施例中，金属氧化物表面通过使用氧化合物氧化至少金属性材料的表面产生，比如包含O3、H2O、H2O2、O2、氧原子、等离子体或自由基或其混合物的化合物。在一些实施例中，金属氧化物表面是在金属性材料上形成的天然氧化物。
根据本公开的衬底包含凹部。本公开中的凹部在衬底中或上。它旨在描述导致衬底表面的一些区域低于其他区域的衬底表面拓扑的变化。因此，凹部可以包括部分衬底表面相对于大部分衬底表面较低的拓扑。凹部可以包括沟槽、通孔、间隙、谷、缝隙等。此外，大部分衬底表面向上突出的凸起特征之间的区域也形成凹部。因此，相邻鳍片或突起之间的空间被认为是凹部。
凹部可以具有锥形或倾斜壁，朝向凹部的顶部或底部缩小凹部的直径。锥形或倾斜可能导致凹部开口具有比凹部底部更大的表面积。可替代地，锥形可以导致凹部开口具有比凹部底部更小的表面积。凹部可以包括竖直部分和相对于衬底表面从竖直部分延伸的水平部分。在一些实施例中，存在从竖直部分延伸的两个或更多个水平部分。在一些实施例中，具有从竖直部分延伸的四个或更多个水平部分。在一些实施例中，具有从竖直部分延伸的八个或更多个水平部分。在一些实施例中，具有从竖直部分延伸的十六个或更多个水平部分。
在一些实施例中，凹部的宽度可以从约3nm到约400nm。例如，凹部的宽度可以为约4nm至约300nm、约5nm至约100nm、约10nm至约50nm，或者约20nm。在一些实施例中，凹部的宽度可以从约100nm到约400nm，例如约150nm、200nm、250nm、300nm或350nm。在其他实施例中，凹部的宽度可以是约3nm至约50nm，例如约3nm至10nm、约3nm至20nm、约3nm至约30nm、约3nm至约40nm。例如，凹部的宽度可以是约4nm、约5nm、约6nm、约8nm或约12nm、约15nm、约18nm、约25nm或约35nm。
在一些实施例中，凹部的深度为约50nm至约7μm，或约10μm。这种蚀刻可以在一个或多个比如两个步骤中进行。例如，凹部的深度可以从约50nm到约4μm，从约50nm到约2μm，从约50nm到约1μm或从约50nm到约500nm。在另外的示例中，凹部的深度可以从约50nm到约200nm，从约50nm到约200nm，或者从约200nm到约7μm，从约200nm到约5μm，从约200nm到约3μm，从约200nm到约1μm，或者从约200nm到约500nm。
根据当前公开的沉积层的方法10包括在阶段11在反应室中提供具有凹部的衬底。换句话说，将衬底带入可以控制沉积条件的空间。反应室可以是组合工具的一部分，其中执行不同的过程以形成集成电路。在一些实施例中，反应室可以是流动型反应器，例如错流反应器。在一些实施例中，反应室可以是喷淋头反应器。在一些实施例中，反应室可以是空间分隔的反应器。在一些实施例中，反应室可以是单晶片ALD反应器。在一些实施例中，反应室可以是大批量制造的单晶片ALD反应器。在一些实施例中，反应室可以是用于同时制造多个衬底的分批反应器。
在一些实施例中，这里描述的过程可以是分批处理。因此，这些过程可以同时在两个或更多个衬底上进行。在一些实施例中，本文描述的过程可以同时在两个或更多个、五个或更多个、10个或更多个、25个或更多个、50个或更多个或者100个或更多个衬底上进行。在一些实施例中，衬底可以包括晶片，例如半导体或硅晶片。在一些实施例中，衬底可以具有100mm或更大、200mm或更大、或300mm或更大的直径。在某些情况下，可能需要直径为450mm或更大的衬底。
在根据当前公开的方法的阶段12，用抑制材料填充凹部。
抑制材料12的沉积可以包括气相沉积过程。此外，在图1A的阶段14的层沉积可以包括气相沉积过程。抑制材料12的沉积可以包括循环气相沉积过程。层14的沉积可以包括循环气相沉积过程。如本文所用，术语“循环沉积”可以指将前体(反应物)顺序引入反应室以在衬底上沉积材料和/或层，并且包括诸如原子层沉积和循环化学气相沉积的处理技术。
在图1A的阶段12，抑制材料通过例如气相沉积过程沉积在衬底上以填充凹部。用于沉积抑制材料的气相沉积过程可以是循环过程。在一些实施例中，用于沉积抑制材料的循环气相沉积过程包括以交替和顺序的方式将至少两种前体供应到反应室中。在一些实施例中，用于沉积抑制材料的气相沉积过程是热过程。在一些实施例中，用于沉积抑制材料的气相沉积过程是无等离子体过程。在一些实施例中，用于沉积抑制材料的气相沉积过程是ALD过程。在一些实施例中，用于沉积抑制材料的气相沉积过程是CVD过程。
CVD型过程通常涉及两种或更多种前体或反应物之间的气相反应。前体或反应物可以同时提供给反应室或衬底，或者以部分或完全分离的脉冲。衬底和/或反应空间可被加热以促进气态前体之间的反应。在一些实施例中，提供前体，直到沉积具有期望厚度的材料。因此，CVD型过程可以是循环过程或非循环过程。在一些实施例中，循环CVD型过程可以与多个循环一起使用，以沉积具有期望厚度的材料。在循环CVD型过程中，前体可以不重叠或者部分或完全重叠的脉冲提供给反应室。
ALD型过程基于前体和/或反应物化学物质的受控的通常自限制表面反应。通过交替和顺序地将前体送入反应室，避免了气相反应。例如，通过在前体脉冲之间从反应室中去除过量的前体和/或前体副产物，气相前体在反应室中彼此分离。这可以通过排空步骤和/或惰性气体脉冲或吹扫来实现。在一些实施例中，衬底与吹扫气体接触，例如惰性气体。例如，衬底可以在前体脉冲之间与吹扫气体接触，以去除过量的前体和反应副产物。在一些实施例中，每个反应是自限制的，并且实现了单层接单层的生长。这些可被称为“真正ALD”反应。在一些这样的实施例中，第一前体可以自限制方式吸附在衬底表面上。第二前体或反应物以及可选的其它反应物或前体将依次与吸附的第一前体反应，以在衬底上形成目标化合物的单层。
术语“前体”和“反应物”可以指参与产生另一种化合物的化学反应的分子(化合物或包含单一元素的分子)，并且这些术语在本公开中可互换使用。前体通常包含至少部分结合到由所讨论的化学反应产生的化合物或元素中的部分。这样得到的化合物或元素可以沉积在衬底上。反应物可以是没有在很大程度上结合到所得化合物或元素中的元素或化合物。然而，在某些实施例中，反应物也可以对所得化合物或元素有贡献。
如图1A的阶段12所示，在根据当前公开的方法中，抑制材料沉积在衬底上以填充凹部。在一些实施例中，抑制材料包括有机材料。在一些实施例中，有机材料包括聚合物。在一些实施例中，有机抑制材料包括、基本由或由聚酰胺和聚酰亚胺构成。在一些实施例中，有机抑制材料包括、基本由或由聚酰胺或聚酰亚胺构成。在一些实施例中，沉积的聚合物是聚酰亚胺。在一些实施例中，沉积的聚合物是聚酰胺。沉积的聚合物的其它示例包括二聚体、三聚体、聚氨酯、聚硫脲、聚酯、聚亚胺、其它聚合物形式或上述材料的混合物。为了与其它表面即金属或金属性表面区别的简单性，在这里的描述中使用术语电介质。本领域技术人员将理解，并非所有非导电表面都是电介质表面。例如，金属或金属性表面可以包括不导电或具有非常高电阻率的氧化金属表面。本文教导的选择性沉积过程可以沉积在这种不导电的金属性表面上，而在相邻的电介质表面上的沉积最少。
气相沉积过程可应用于有机材料和聚合物，比如聚酰亚胺、聚酰胺、聚脲、聚氨酯、聚噻吩等。聚合物的循环沉积过程可以产生高生长速率，因此非常适合沉积抑制材料。用于在包括结构的衬底上沉积有机抑制材料的过程可以包括一个或多个沉积循环，其包括使衬底与第一抑制材料前体接触，以及使衬底与第二抑制材料前体接触。第一和第二抑制材料前体可以处于气相。换句话说，抑制材料的沉积可以是气相沉积过程。使衬底与第一和第二抑制材料前体接触在衬底上形成有机材料。在一些实施例中，过程可以进一步包括重复接触步骤，直到衬底上的凹部被填充。在不将当前公开限制于任何特定理论的情况下，当只有几纳米的材料沉积在衬底上时，有机材料可以形成层。然而，当继续沉积时，抑制材料可能开始积聚到凹部的下部，程度大于更靠近凹部开口，或者积聚在衬底的上表面上。
在一些实施例中，有机抑制材料可以包括聚酰亚胺。在一些实施例中，在衬底与第一抑制材料前体接触之前，衬底可以与第二抑制材料前体接触。各种前体可用于沉积抑制材料。例如，在一些实施例中，第一抑制材料前体包括具有两个反应性基团的单体。在一些实施例中，第一抑制材料前体包括二胺和/或三胺。在一些实施例中，在衬底与另一不同前体接触之前，衬底与包含二胺的第一抑制材料前体接触。在一些实施例中，第一抑制材料前体包括1,6-二金刚烷(DAH)。在一些实施例中，抑制材料前体之一是例如二乙烯三胺、戊烷1,3,5三胺、丁烷1,2,4三胺和苯基三胺。
在一些实施例中，第二抑制材料前体包括酸酐。在一些实施例中，第二抑制材料前体包括二酐。在一些实施例中，第二抑制材料前体包括均苯四甲酸二酐(PMDA)。在一些实施例中，第二反应物或前体也是能够在沉积条件下与第一反应物的吸附物种反应的有机反应物。在一些实施例中，第二抑制材料前体包括呋喃-2,5-二酮(马来酸酐)。在一些实施例中，第二抑制材料前体包含具有两个反应性基团的单体，其将与第一反应物反应。
在一些实施例中，衬底在与第二抑制材料前体接触之前与第一抑制材料前体接触。因此，在一些实施例中，在与另一前体接触之前，衬底与胺接触，比如二胺，例如1,6-二氨基己烷(DAH)。然而，在一些实施例中，衬底可以在与第一抑制材料前体接触之前与第二抑制材料前体接触。因此，在一些实施例中，在与另一前体接触之前，衬底与酸酐接触，比如呋喃-2,5-二酮(马来酸酐)，或更具体地二酐，例如均苯四甲酸二酐(PMDA)。
在一些实施例中，抑制材料的沉积可以从衬底与第一抑制材料前体接触开始，在其他实施例中，过程可以从衬底与第二抑制材料前体接触开始。
在一些实施例中，可以使用不同反应物来调节膜特性。例如，可以使用4,4′-氧代二苯胺或1,4-二氨基苯代替1,6-二氨基己烷来沉积聚酰亚胺材料，以获得具有更高芳香性和增加的抗干蚀刻性的更刚性结构。
在一些实施例中，抑制材料前体不包含金属原子。在一些实施例中，抑制材料前体不包含半金属原子。在一些实施例中，抑制材料前体之一包括金属或半金属原子。在一些实施例中，抑制材料前体包含碳和氢以及一种或多种以下元素：N、O、S、P或卤化物，例如Cl或F。在一些实施例中，第一抑制材料前体可以包括例如己二酰氯(AC)。
沉积条件可以根据所选择的反应物而不同，并且可以根据选择进行优化。在一些实施例中，反应温度可以从约80℃到约250℃的范围内选择。在一些实施例中，例如当抑制材料包括聚酰亚胺时，反应温度可以从约170℃到约210℃的范围内选择。在一些实施例中，例如当沉积的抑制材料包括聚酰胺时，反应温度可以从约80℃到约150℃的范围内选择。在沉积的抑制材料包括聚酰亚胺一些实施例中，反应温度可以大于约160℃、180℃、190℃、200℃或210℃。在抑制材料包括聚酰胺的一些实施例中，反应温度可以大于约80℃、90℃、100℃、110℃、120℃、130℃、140℃或150℃。在一些实施例中，在沉积抑制材料的一个或多个沉积循环期间，衬底保持在高于约170℃的温度。
在一些实施例中，在抑制材料的沉积期间，反应室压力可以为约1毫托至约100托，或约1毫托至约300托。
在一些实施例中，抑制材料包括聚酰胺。在一些实施例中，第一抑制材料前体包括卤素。在一些实施例中，第一抑制材料前体包括己二酰氯(AC)。在一些实施例中，第二抑制材料前体包括二胺。在一些实施例中，在沉积抑制材料的一个或多个沉积循环期间，衬底保持在高于约80℃的温度。
在一些实施例中，第一和/或第二抑制材料前体暴露时间为约0.01秒至约60秒、约0.05秒至约30秒、约0.1秒至约10秒或者约0.2秒至约5秒。可以为每个特定过程确定最佳暴露时间。在可以使用分批反应器的一些实施例中，可以采用大于60秒的暴露时间。
可以重复循环沉积，例如约100至约2000次，或约200至约2000次，或约500至约2000次，或约1000至约2000次，以沉积合适量的抑制材料。
过量的第一抑制材料前体(和任何挥发性反应副产物)然后可以在衬底与第二抑制材料前体接触之前从与衬底的接触中去除。在循环沉积过程中，根据衬底的暴露顺序，在衬底与第一抑制材料前体接触之前，过量的第二抑制材料前体(和任何挥发性反应副产物)可以从与衬底的接触中去除。这种去除可以通过例如吹扫、抽气、将衬底从其暴露于第一反应物的室或区域移开或其组合来完成。在一些实施例中，第一前体去除周期例如吹扫周期为约0.01秒至约60秒、约0.05秒至约30秒、约0.1秒至约10秒或约0.2秒至约5秒。在可使用分批反应器的一些实施例中，可以采用大于60秒的去除周期。
在根据本公开的方法中，抑制材料沉积在衬底上以填充衬底中的凹部。
在一些实施例中，抑制材料沉积可以包括在衬底的凹部中沉积聚酰胺。在一些实施例中，沉积聚酰胺包括气相沉积过程。在一些实施例中，沉积聚酰胺包括分子层沉积(MLD)过程。在一些实施例中，沉积抑制材料12包括CVD过程。在一些实施例中，沉积层14包括CVD过程。在一些实施例中，沉积抑制材料12包括ALD过程。在一些实施例中，沉积层14包括ALD过程。
在阶段12，抑制材料沉积在衬底上，从而填充凹部。因此，抑制材料填充至少大部分凹部。在一些实施例中，凹部的纵横比减小。在一些实施例中，凹部被完全填充。在一些实施例中，沉积抑制材料以基本覆盖衬底。在一些实施例中，抑制材料覆盖衬底。在一些实施例中，抑制材料的厚度在衬底的最高位置至少为0.5nm。在一些实施例中，抑制材料的厚度在衬底的最高位置至少为1nm。在一些实施例中，抑制材料的厚度在衬底的最高位置至少为2nm。在一些实施例中，抑制材料的厚度在衬底的最高位置至少为5nm。在一些实施例中，抑制材料的厚度在衬底的最高位置至少为10nm。
在图1A的阶段13，根据本公开的抑制材料从衬底去除，以暴露第一沉积区域。这意味着在图1A的阶段14，从将要沉积根据本公开的层的区域去除抑制材料。在不将当前公开限制于任何特定理论的情况下，去除抑制层(例如有机层)可能比其沉积过程更易于调节。可以调整抑制材料的去除，以便仅从衬底的顶面去除抑制材料。因此，在一些实施例中，抑制材料从凹部外的区域去除。在一些实施例中，抑制材料基本或完全从凹部外的所有区域去除。在一些实施例中，仅从凹部外的区域去除抑制材料。在这样的实施例中，在从衬底的预定区域去除抑制材料之后，抑制材料表面与凹部的顶部齐平，如图2A和2B中更详细描述。在这样的实施例中，第一沉积区域覆盖衬底的最顶部区域，并且凹部表面保持被抑制材料覆盖。因此，在图1A的阶段14沉积的所讨论的层将仅保留在凹部之间的区域的顶部。然而，在一些实施例中，抑制材料从衬底的顶部区域去除，但也从凹部表面的一部分去除。因此，在这样的实施例中，第一沉积区域至少部分地在凹部内。换句话说，第一沉积区域至少部分地在凹部内延伸。第一沉积区域可以至少部分地在凹部内的侧壁上。在这样的实施例中，将在阶段14沉积的层将沉积在凹部之间的区域的顶部，但该层将另外沉积在凹部侧壁的顶部。
在一些实施例中，该方法包括去除抑制材料的另一部分以暴露第二沉积区域。以这种方式，如图2更详细解释，由沉积材料产生的结构可以更灵活地调整。
抑制材料可以通过各种方式去除。在一些实施例中，抑制材料的部分通过蚀刻或灰化被去除。在一些实施例中，抑制材料的去除可以是各向同性的。在一些实施例中，抑制材料的去除是各向异性的。在一些实施例中，根据本公开的方法包括基本完全去除剩余的抑制材料，并且在沉积蚀刻停止层之后执行各向同性蚀刻过程以修改凹部几何形状。
在一些实施例中，去除抑制材料13可以包括本领域已知的蚀刻或灰化过程，例如干蚀刻过程，比如等离子体蚀刻过程。在一些实施例中，去除抑制材料13可以包括将抑制材料暴露于氢原子、氢自由基、氢等离子体或其组合。例如，在一些实施例中，去除抑制材料可以包括将抑制材料暴露于使用以下功率由H2产生的等离子体：约10W至约5000W、约25W至约2500W、约50W至约500W、约100W至约400W、约100W至约2500W、约50W至约2000W或约100W至约1000W。
在一些实施例中，去除抑制材料可以包括将抑制材料暴露于等离子体。在一些实施例中，等离子体可以包括氧原子、氧自由基、氧等离子体或其组合。在一些实施例中，等离子体可以包括氢原子、氢自由基、氢等离子体或其组合。在一些实施例中，等离子体也可以包括稀有气体物种，例如Ar或He物种。在一些实施例中，等离子体可以基本由惰性气体物种构成。在一些情况下，等离子体可以包括其他物种，例如氮原子、氮自由基、氮等离子体或其组合。在一些实施例中，去除抑制材料可以包括将抑制材料暴露于包含氧的蚀刻剂，例如O3(O3/N2)。在一些实施例中，抑制材料可以在以下温度下暴露于蚀刻剂：约30℃至约500℃，或约100℃至约400℃，或约125℃至300℃，或约125℃至200℃，或约70℃至200℃。
在一些实施例中，蚀刻剂可以一个连续脉冲供应。在一些实施例中，蚀刻剂可以多个较短的脉冲提供。在一些实施例中，抑制材料的去除可以约0.5nm/分钟至约50.0nm/分钟的速率进行。在一些实施例中，抑制材料的去除可以约1nm/分钟至约50.0nm/分钟的速率进行。在一些实施例中，抑制材料的去除可以约2nm/分钟至约50nm/分钟的速率进行。
在用于单个晶片或小批量(例如5个晶片或更少)处理的一些实施例中，可以使用低O3浓度蚀刻过程，其中低O3浓度蚀刻过程被执行从约0.01托到200托，或者从约0.1托到100托(例如2托)。蚀刻剂脉冲可以在0.01秒和20秒之间，或者在0.05秒和10秒之间，或者在0.1秒和2秒之间(例如O3的0.5秒脉冲/0.5秒吹扫)。O3的流量范围可以从0.01slm到2slm，或从0.01slm到1slm，或从0.01slm到0.250slm。惰性(例如N2)载气的流量范围可以从0.1slm到20slm，或从0.5slm到5slm(例如1.2slm)。在一些实施例中，可以使用高O3浓度蚀刻过程，其中高O3浓度蚀刻过程在1-100托或5-20托(例如9托)下执行，每个循环具有更长的暴露。例如，O3暴露时间可以在0.1秒和20秒之间，更具体地在0.5秒和5秒之间(例如O3的1秒脉冲/1秒吹扫)。用于这种高O3浓度过程的O3流量可以是例如0.1slm至4.0slm之间，或0.5slm至4.0slm之间，惰性(例如N2)稀释度现在为0.1slm至20slm，更具体地0.5slm至5slm(例如1.2slm)。
在图1A的阶段14，通过选择性气相沉积过程在第一沉积区域上沉积层。用于沉积层的选择性气相沉积过程可以是循环过程。在一些实施例中，用于沉积层的循环气相沉积过程包括以交替和顺序的方式将至少两种前体供应到反应室中。在一些实施例中，用于沉积层的选择性气相沉积过程是热过程。在一些实施例中，用于沉积层的选择性气相沉积过程是无等离子体过程。在一些实施例中，用于沉积层的选择性气相沉积过程是ALD过程。在一些实施例中，用于沉积层的选择性气相沉积过程是CVD过程。在阶段14可以沉积不止一层。
在一些实施例中，抑制材料抑制用选择性气相沉积过程在其上沉积层。因此，在阶段14沉积的层相对于抑制区域选择性地沉积在第一沉积区域上。选择性可以是完全的或部分的。选择性可以通过[(在第一沉积区域上的沉积)-(在抑制材料上的沉积)]/(在第一沉积区域上的沉积)计算的百分比给出。可以用多种方法中的任何一种来测量沉积。在一些实施例中，沉积可以作为沉积材料的测量厚度给出。在一些实施例中，沉积可以作为沉积材料的测量的量给出。
在一些实施例中，选择性大于约20％、大于约50％、大于约75％、大于约85％、大于约90％、大于约93％、大于约95％、大于约98％、大于约99％或甚至大于约99.5％。在本文描述的实施例中，选择性可以随着沉积的持续时间或厚度而变化。
在阶段14沉积的层可以是半导体器件的功能层。在一些实施例中，沉积层是牺牲层。在一些实施例中，沉积层是蚀刻停止层。蚀刻停止层可以包括氧化铝。如本文所用，术语“层”和/或“膜”可以指任何连续或非连续的结构和材料。例如，层和/或膜可以包括二维材料、三维材料、纳米颗粒或甚至部分或全部分子层或部分或全部原子层或原子和/或分子簇。膜或层可以包括具有针孔的材料或层，针孔可以至少部分连续。
根据本公开的层可以包括各种材料。在一些实施例中，沉积层包括、基本由或由介电材料构成。在一些实施例中，沉积层包括、基本由或由金属氧化物构成。在一些实施例中，沉积层包括、基本由或由氧化铝(例如Al2O3)构成。在一些实施例中，沉积层包括、基本由或由氧化锆(例如ZrO2)构成。在一些实施例中，沉积层包括、基本由或由氧化钛(例如TiO2)构成。在一些实施例中，沉积层包括、基本由或由金属氮化物构成。在一些实施例中，沉积层包括、基本由或由氮化钛(例如TiN)构成。
在一些实施例中，沉积层包括硅。在一些实施例中，沉积层包括、基本由或由氧化硅(例如SiO2)构成。含硅层可以基本只包含氧化硅，例如SiO2。含硅材料可以包括硼掺杂的氧化硅、磷掺杂的氧化硅、硅、多晶硅、碳化硅和氮化硅。
在一些实施例中，沉积层包括、基本由或由金属构成。在一些实施例中，沉积层包括、基本由或由元素金属构成。在一些实施例中，沉积层包括、基本由或由金属合金构成。
在阶段14之后，可以完全去除抑制材料(未示出)。可替代地，在去除抑制材料之前，可以在阶段14沉积的层上沉积额外的层。
在一些实施例中，可以在前述过程之前、之后或之间进行额外的处理，例如热或化学处理。例如，处理可以修改表面或去除在过程的不同阶段暴露的部分金属、氧化硅、聚合物钝化和金属氧化物表面。在一些实施例中，可以在根据本公开的方法之前或开始时预处理或清洁衬底。在一些实施例中，可以在根据本公开的方法之前或开始时，对衬底进行等离子体清洁过程。在一些实施例中，在根据本公开的过程开始之前或开始时，衬底表面可以暴露于氢等离子体、自由基或原子物种。在一些实施例中，预处理或清洁过程可以在与主过程相同的反应室中进行。然而，在一些实施例中，预处理或清洁过程可以在单独的反应室中进行。
图1B描绘了根据当前公开的另一实施例。阶段11至14以与图1A的实施例相同的方式执行。然而，在图1B的实施例中，在第一沉积区域上沉积层的阶段14之后是阶段13的重复15。在这样的实施例中，可以逐渐扩展第一沉积区域，并且例如在第一沉积区域的不同部分上沉积不同的层。尽管在图1B中未示出，但也可以重复填充凹部。换句话说，阶段12、13和14都可以重复。在一些实施例中，阶段13和14重复一次。在一些实施例中，阶段13和14重复两次。在一些实施例中，阶段13和14重复三次或更多次。
图2A是根据本公开的方法的示意图。图I描绘了具有凹部21的衬底(阴影线)20。衬底被描绘成由均匀材料构成，但在一些实施例中，衬底20可以包括一种以上材料。在一些实施例中，衬底可以包括包含彼此不同的材料的区域。在图II中，凹部21已经用抑制材料22填充(灰色区域)。抑制材料已经完全填充凹部21，并且在衬底上形成平坦表面。在图III中，抑制材料22已经从衬底20的表面去除，并且抑制材料22仅留在凹部内。抑制材料的表面与衬底的顶部齐平，在衬底20的顶部形成第一沉积区域23。因此，在图IV中，层24(黑色)仅沉积在衬底20的顶部区域上。相对于抑制材料22，在衬底20上的沉积是选择性的，因此抑制材料基本不含沉积层24。在一些实施例中，层24的选择性沉积也可以有利地包含回蚀步骤，以避免层24在抑制材料上生长。
在图V中，抑制材料22已被完全去除。衬底可以经历进一步处理，例如附加层的沉积。
图2B是根据本公开的方法的另一实施例的示意图。为了简单起见，已经省略了图I和II，因为它们与图2A相同。这两个实施例在图III处不同。在图2B的实施例中，抑制材料22也已经从凹部21的顶部去除。因此，在该实施例中，第一沉积区域23覆盖衬底20的顶部和延伸直到抑制材料22的凹部表面。图IV表示沉积层24且该层延伸到凹部21中。图V显示了去除抑制材料22之后的层和具有凹部的衬底。
图2B包含描述独立于图2B的图III至V的实施例的附加图VI。在图VI的实施例中，在去除抑制材料22之后，凹部21的几何形状被修改。沉积层24是蚀刻停止层。在沉积蚀刻停止层24之后，已经执行了各向同性蚀刻，以便在沉积层24下方的凹部21中产生底切211。蚀刻停止层可以稍后被去除，或者它可以保留在最终器件中。
图2C是根据本公开的方法的又一实施例的示意图。尽管以稍微不同的形式示出，但图I至IV的示意图对应于图2A。因此，图I描绘了具有凹部21的衬底20，图II描绘了覆盖有抑制材料22的衬底。在图III中，通过从衬底20去除抑制材料22(预定区域是衬底20的最顶部区域)已经露出第一沉积区域23。在图IV中，层24已经沉积在第一沉积区域23上。
在图2C的实施例中，去除抑制材料的阶段被重复，即在层24已经沉积之后进行第二次，如图V所示。因此，该实施例与前面实施例的不同之处在于抑制材料的去除没有完成。相反，从第二预定区域25去除抑制材料。图VII描述了第二层沉积完成后的情况。第二层26(虚线)覆盖第二沉积区域25以及先前沉积的层24。例如，如果层24和26具有不同的构成，该方法的这些实施例提供了沉积两层不同材料的可能性。即使材料相同，这种实施例也提供了增加结构顶部的层厚度的可能性，因为侧壁仅被层26覆盖，而衬底的顶部被层24和26覆盖。作为另一实施例(未示出)，可以将第一层24已经沉积成延伸到凹部21中。换句话说，第一层24不限于仅位于衬底的顶部。
图VIII描绘了在完全去除抑制材料22之后具有层24和26的衬底。
图2D还包含根据当前公开的方法的附加实施例。在该实施例中，图2C的图I至VII中描述的过程不加改变地适用。然而，在VII处，抑制材料去除的程度大于图2C的实施例。然而，这可能不是必需的。根据应用，抑制材料可以保留为如图2C的实施例所示。然而，在图2D的实施例中，层26生长直到在凹部的下部形成气隙212，如图IX所示。在一些实施例中，通过在去除抑制材料22之后继续沉积层26，也可以通过延长图I至VIII的过程来产生气隙212。相对于层26的沉积去除抑制材料的时间将决定气隙212的大小和形状。显而易见的是，具有气隙212的实施例是可能的，而不需要图2C所示的两步骤去除抑制材料，但也可以基于图2B的实施例来实现。
在当前公开的一些实施例中，如图3所示，凹部21包括竖直部分和从竖直部分相对于衬底表面延伸的水平部分，并且基本仅从凹部的竖直部分去除抑制材料22。凹部21可以有一个以上水平延伸部分，例如两个、四个、六个、八个、十个、十二个、十四个、十六个、二十个、二十四个或甚至更多个。水平部分可以对称布置。
在图3中，图I描绘了具有包括竖直和水平部分的凹部21的衬底20。在图II中，凹部21已经用抑制材料22填充。图II显示了抑制材料22各向异性去除之后的第一沉积区域23。第一沉积区域23包括衬底表面以及凹部21的竖直部分的表面。在图3的实施例中，衬底20也从凹部21的底部露出。然而，可以调节抑制材料22的去除，使得凹部21的底部包括抑制材料22，在这种情况下，在凹部21的底部不会有层24的沉积。抑制材料22保留在凹部21的水平部分。在图IV中，层24已经相对于抑制材料22被选择性地沉积在衬底表面上，使得在抑制材料22被去除之后，只有第一沉积区域23包含层24，如图V所示
图4是根据本发明的气相沉积组件的示意图。用于在包括凹部的衬底上沉积层的气相沉积组件40包括第一反应室41，其配置和布置成在衬底上沉积抑制材料以填充凹部，并且从衬底去除抑制材料以暴露第一沉积区域。气相沉积组件40包括第二反应室42，其配置和布置成通过选择性气相沉积过程在第一沉积区域上沉积层。在一些实施例中，第二反应室是多工位沉积室内的第二沉积室。在一些实施例中，气相沉积组件40是组合工具。在一些实施例中，气相沉积组件40是单晶片沉积工具。在一些实施例中，气相沉积组件40是分批处理工具。沉积组件40可用于执行本文所述的方法。
气相沉积组件可以构造和布置成通过前体注射器***向反应室提供抑制材料前体，通过抑制材料去除***从衬底去除抑制材料，以及通过前体注射器***向反应室提供层前体，用于在衬底的第一沉积区域上沉积层。
在图示的示例中，沉积组件40包括两个反应室41、42、前体注射器***43、至少一个抑制材料前体容器431、用于沉积层的至少一个层前体容器432、吹扫气体源433、排气源434和控制器44。一个或多个抑制材料前体容器431可以构造和布置用于保持和蒸发抑制材料前体以形成抑制材料前体蒸气。一个或多个层前体容器432可以构造和布置成包含和蒸发层前体，以气相将层前体提供到反应室中。前体注射器***43可以构造和布置成以气相将抑制材料前体提供到反应室中，并以气相将反应物提供到反应室中。
气相沉积组件40还包括抑制材料去除***435。这种***可以包括例如O3发生器或等离子体发生***，这取决于所讨论的具体应用。抑制材料去除***435可以配置和布置成从衬底去除抑制材料，以暴露第一沉积区域。
吹扫气体源433可以包括一种或多种惰性气体。尽管示出了两个前体容器431、432，但沉积组件40可以包括任何合适数量的前体容器。前体容器431、432可以通过气体管线连接到它们各自的反应室41、42，每个气体管线可以包括流量控制器、阀、加热器等。
排气源434可以包括一个或多个真空泵。
控制器44包括电子电路和软件，以选择性地操作沉积组件40中包括的阀、歧管、加热器、泵和其他部件。这种电路和部件操作成从相应的前体容器431、432引入前体、反应物和吹扫气体。控制器44可以控制气体脉冲序列的定时、衬底和/或反应室41、42的温度、反应室41、42内的压力以及各种其他操作，以提供沉积组件40的正确操作。控制器44可以包括控制软件，以电动或气动地控制阀来控制前体、反应物和吹扫气体流入和流出反应室41、42。控制器44可以包括执行特定任务的模块，例如软件或硬件部件。模块可以配置为驻留在控制***的可寻址存储介质上，并且配置为执行一个或多个过程。
沉积组件40的其他配置也是可能的，包括不同数量和种类的前体源和吹扫气体源。特别地，在一些实施例中，抑制材料的沉积及其去除可以布置成在单独的反应室中进行。在这样的实施例中，气相沉积组件可以包括三个反应室。此外，应当理解，具有可用于实现选择性地和协调地将气体供给到反应室41、42中的目标的阀、导管、前体源和吹扫气体源的许多布置。此外，作为沉积组件的示意性表示，为了简化说明，省略了许多部件，并且这些部件可以包括例如各种阀、歧管、净化器、加热器、容器、通风口和/或旁路。
在沉积组件40的操作期间，诸如半导体晶片(未示出)的衬底从例如衬底处理***转移到反应室41、42。一旦衬底被转移到反应室41、42，可以提供来自气体源431、432、433的一种或多种气体来执行根据本公开的方法。根据当前方法的执行需要，衬底可以在反应室41、42之间转移。
在另一方面，本公开涉及一种结构，该结构包括通过根据本公开的方法沉积的层。如本文所用，“结构”可以是或包括本文所述的衬底。结构可以包括覆盖衬底的一层或多层，例如通过根据本公开的方法形成的一层或多层。

Claims (24)

1.一种在包括凹部的衬底上沉积层的方法，其中该方法包括：
在反应室中提供包括凹部的衬底；
在衬底上沉积抑制材料以填充凹部；
从衬底去除抑制材料的一部分以暴露第一沉积区域；以及
通过选择性气相沉积过程在第一沉积区域上沉积层。
2.根据权利要求1所述的方法，其中，沉积所述抑制材料以基本覆盖衬底。
3.根据权利要求1所述的方法，其中，从所述凹部外的区域去除所述抑制材料的一部分。
4.根据权利要求1所述的方法，其中，所述第一沉积区域至少部分地在所述凹部内。
5.根据权利要求1所述的方法，其中，所述抑制材料的去除是各向异性的。
6.根据权利要求1所述的方法，其中，所述抑制材料包括有机材料。
7.根据权利要求6所述的方法，其中，所述有机材料包括聚合物。
8.根据权利要求6所述的方法，其中，所述有机材料包括聚酰亚胺。
9.根据权利要求1所述的方法，其中，通过蚀刻或灰化去除所述抑制材料的一部分。
10.根据权利要求1所述的方法，其中，所述气相沉积过程是循环过程。
11.根据权利要求10所述的方法，其中，所述循环气相沉积过程包括以交替和顺序的方式将至少两种前体供应到反应室中。
12.根据权利要求1所述的方法，其中，用于沉积所述层的选择性气相沉积过程是热过程。
13.根据权利要求1所述的方法，其中，所述抑制材料抑制用选择性气相沉积过程在其上沉积层。
14.根据权利要求1所述的方法，其中，所述方法包括去除所述抑制材料的另一部分以暴露第二沉积区域。
15.根据权利要求1所述的方法，其中，沉积的层是蚀刻停止层。
16.根据权利要求15所述的方法，其中，所述方法包括基本完全去除剩余的抑制材料，并且在沉积所述蚀刻停止层之后执行各向同性的蚀刻过程以修改凹部几何形状。
17.根据权利要求1所述的方法，其中，所述凹部包括竖直部分和相对于衬底表面从竖直部分延伸的水平部分，并且所述抑制材料基本仅从凹部的竖直部分去除。
18.一种在包括凹部的衬底上沉积层的方法，其中该方法包括：
在反应室中提供具有凹部的衬底；
其中凹部的表面包括具有抑制材料的区域；
去除抑制材料至预定程度以暴露第一沉积区域；以及
通过选择性气相沉积过程在第一沉积区域上沉积层。
19.一种用于在包括凹部的衬底上沉积层的气相沉积组件，该组件包括：
第一反应室，其配置和布置成在衬底上沉积抑制材料以填充凹部，并且从衬底去除抑制材料以暴露沉积区域；
第二反应室，其配置和布置成通过选择性气相沉积过程在沉积区域上沉积层。
20.根据权利要求19所述的气相沉积组件，其中，所述气相沉积组件是组合工具。
21.根据权利要求20所述的气相沉积组件，其中，所述气相沉积组件是单晶片沉积工具。
22.根据权利要求20所述的气相沉积组件，其中，所述气相沉积组件是分批处理工具。
23.一种用于在包括凹部的衬底上沉积层的气相沉积组件，该组件包括：
一个或多个反应室，其构造和布置成保持包括凹部的衬底；
一个或多个抑制材料前体容器，其构造和布置成包含和蒸发抑制材料前体以形成抑制材料前体蒸气；
一个或多个反应物容器，其构造和布置成包含和蒸发反应物以形成反应物蒸气；
前体注射器***，其构造和布置成以气相将抑制材料前体和反应物提供到反应室中；
抑制材料去除***，其配置和布置成从衬底去除抑制材料以暴露沉积区域；其中，
该组件构造和布置成：
通过前体注射器***向反应室提供抑制材料前体；
通过抑制材料去除***从衬底去除抑制材料的一部分，以暴露第一沉积区域；以及
通过前体注射器***向反应室提供层前体，以在衬底的第一沉积区域上沉积层。
24.一种包括衬底上的层的结构，其中衬底包括凹部，其中该层通过包括以下的方法沉积：
在反应室中提供包括凹部的衬底；
在衬底上沉积抑制材料以填充凹部；
从衬底去除抑制材料的一部分以暴露第一沉积区域；以及
通过选择性气相沉积过程在该沉积区域上沉积层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381266B2 (en) * 2012-03-27 2019-08-13 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US10770286B2 (en) * 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
CN110783187B (zh) * 2018-07-25 2024-04-19 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
JP2020056104A (ja) * 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
EP3926071A1 (en) * 2020-06-19 2021-12-22 Samsung Electronics Co., Ltd. Method and apparatus for filling gap using atomic layer deposition

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