CN114597212A - 存储元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储元件及其制造方法，其中，该存储元件包括：衬底、叠层结构、多个接垫以及保护层。衬底具有阵列区与阶梯区。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。接垫配置在阶梯区的衬底上。接垫分别连接导体层，以形成阶梯结构。保护层配置在叠层结构上，以与最顶导体层接触。保护层的靠近最顶接垫处的顶面具有弧形轮廓。

Description

存储元件及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。
背景技术
随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memorydevice)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memorydevice)。
一般而言，三维存储元件常以具有阶梯结构的导体层当作接垫，并利用接垫与其上的接触窗当作内联机结构，以利于连接每一层的元件与其他元件。然而，在进行接触窗着陆垫(contact landing pad，CLP)工艺时，靠近研磨停止层的最顶氧化物层会在CLP工艺时被刻蚀以形成凹陷。此凹陷会更进一步地向下损坏下方的牺牲层。因此，在进行栅极替换工艺之后，最顶字线会在阶梯区与阵列区之间具有内缩结构，进而导致高阻抗的最顶字线，或是产生了导致对串选择线(String Select Line，SSL)的栅极控制失败的开路问题(openissue)。
发明内容
本发明提供一种存储元件及其制造方法，其可维持最顶导体层在阶梯区与阵列区之间的厚度，以降低最顶导体层的电阻值，进而提升最顶导体层的栅极控制。
本发明提供一种存储元件包括：衬底、叠层结构、多个接垫以及保护层。衬底具有阵列区与阶梯区。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。接垫配置在阶梯区的衬底上。接垫分别连接导体层，以形成阶梯结构。保护层配置在叠层结构上，以与最顶导体层接触。保护层的靠近最顶接垫处的顶面具有弧形轮廓。
在本发明的一实施例中，上述的最顶接垫具有延伸部，以延伸覆盖保护层的弧形顶面。
在本发明的一实施例中，上述的保护层的厚度大于最顶介电层的厚度。
在本发明的一实施例中，上述的保护层的厚度与最顶介电层的厚度的比率为2∶1至10∶1。
在本发明的一实施例中，最底导体层为接地选择线(Ground Select Line，GSL)，最顶导体层为串选择线(String Select Line，SSL)，而接地选择线与串选择线之间的导体层为字线。
在本发明的一实施例中，每一个接垫的厚度大于或等于每一个导体层的厚度。
在本发明的一实施例中，每一个接垫与其连接的相应的导体层位于同一水平处。
在本发明的一实施例中，上述的存储元件还包括多个垂直通道结构贯穿阵列区上的叠层结构，以与阵列区的衬底连接。
在本发明的一实施例中，上述的每一个垂直通道结构包括：外延层，连接阵列区的衬底；介电柱，配置在外延层上；通道层，包封介电层；以及电荷存储层，配置在通道层与叠层结构之间。
在本发明的一实施例中，上述的衬底还包括周边区，阶梯区位于周边区与阵列区之间，且多个金属氧化物半导体元件配置在周边区的衬底上。
本发明提供一种存储元件的制造方法，包括：提供具有阵列区与阶梯区的衬底；在衬底上形成叠层层，其中叠层层包括交替叠层的多个介电层与多个牺牲层；在叠层层上形成保护层，其中保护层的厚度大于最顶介电层的厚度；图案化阶梯区上的叠层结构与保护层，以在阶梯区上形成阶梯结构；形成硬掩模层，以至少覆盖阶梯结构的表面；移除阶梯结构的侧壁上的硬掩模层；以及进行栅极替换工艺，以将多个牺牲层替换成多个导体层，并将硬掩模层及其下方的牺牲层替换成多个接垫。
在本发明的一实施例中，上述的形成硬掩模层包括进行硬化处理，以使硬掩模层的硬度大于多个牺牲层的硬度。
在本发明的一实施例中，上述的硬掩模层包括顶面部与侧壁部，顶面部至少覆盖阶梯结构的顶面，侧壁部至少覆盖阶梯结构的侧壁，且侧壁部的厚度小于顶面部的厚度。
在本发明的一实施例中，上述的图案化阶梯区上的叠层结构与保护层包括：在保护层上形成停止层；在阵列区上形成掩模图案；以掩模图案为掩模，移除阶梯区上的停止层；修整掩模图案；以及进行第一刻蚀工艺，移除未被经修整的掩模图案覆盖的停止层及其下方的保护层，以使靠近阵列区的保护层的顶面形成为弧形顶面。
在本发明的一实施例中，上述的方法还包括进行第二刻蚀工艺，移除部分多个介电层与部分保护层，以暴露出多个牺牲层的部分顶面。
在本发明的一实施例中，在进行栅极替换工艺之前，上述的方法还包括：在阵列区上的叠层层中形成多个垂直通道结构，以与阵列区的衬底连接。
在本发明的一实施例中，上述的形成多个垂直通道结构包括：在阵列区上的叠层层中形成多个开口，以暴露出衬底的顶面；在多个开口中的衬底上选择性外延生长外延层；在多个开口的侧壁上形成电荷存储层；在多个开口中形成第一通道材料，以共形覆盖电荷存储层与外延层；在多个开口中形成介电柱；以及在介电柱上形成第二通道材料，其中第二通道材料连接第一通道材料以形成通道层，且通道层包封介电柱。
在本发明的一实施例中，上述的进行栅极替换工艺包括：在多个垂直通道结构之间形成狭缝，其中狭缝贯穿叠层层以暴露出阵列区的衬底；移除多个牺牲层与硬掩模层，以在多个介电层之间形成多个第一空隙且在多个第一空隙的端部形成多个第二空隙，其中多个第二空隙的高度大于多个第一空隙的高度；以及将导体材料填入多个第一空隙与多个第二空隙中，以在多个第一空隙中形成多个导体层并在多个第二空隙中形成多个接垫，其中多个导体层分别连接多个接垫。
在本发明的一实施例中，最顶接垫具有延伸部，以延伸覆盖保护层的弧形顶面。
在本发明的一实施例中，上述的衬底还包括周边区，阶梯区位于周边区与阵列区之间，且还包括多个金属氧化物半导体元件形成在周边区的衬底上。
基于上述，本发明实施例通过厚度较厚的保护层来保护下方的牺牲层，以使阶梯区与阵列区之间的最顶牺牲层不会被耗损。因此，在进行栅极替换工艺之后，最顶导体层可维持一定的厚度，以降低最顶导体层的电阻值，进而提升最顶导体层的栅极控制。
附图说明
图1至图25依照本发明一实施例的一种存储元件的制造流程的剖面示意图。
【符号说明】
10：存储元件
14、16：空隙
18、18a-18h：接触窗开口
100：衬底
100a：周边区
100b：阶梯区
100c：阵列区
100c1：第一阵列区
100c2：第二阵列区
102：金属氧化物半导体元件
104、112、112m、126、126a、128、136、138、172：介电层
105：开口
110：叠层层
114：牺牲层
114bm：最底牺牲层
114a：最顶牺牲层
114s、118s、120s、124s：侧壁
115：弧形顶面
116：保护层
116a：第一部分
116b：第二部分
116c：第三部分
118、118a：停止层
120、120a、124、124a：掩模图案
122：硬掩模层
122a：顶面部
122b：侧壁部
122t1、122t2：厚度
126t、128t：顶面
130：阶梯结构
132a、132b：材料对
134：阶梯
140：垂直通道结构
142：外延层
144：电荷存储层
146：通道层
148：介电柱
150：狭缝
152：衬层
154：导体层
154bm：最底导体层
154a：最顶导体层
156、156a-156h：接垫
157：延伸部
158：导体柱
160、160a-160h：插塞
170：内联机结构
174：导电线
176：导电通孔
210：叠层结构
T1、T2、T3、T4、T5：厚度
D1、D2、D3、D4：距离
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本发明中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的元件标号表示相同或相似的元件，以下段落将不再一一赘述。
图1至图25依照本发明一实施例的一种存储元件的制造流程的剖面示意图。
请参照图1，存储元件10(如图25所示)的制造方法如下。首先，提供衬底100。在一实施例中，衬底100包括半导体衬底，例如是硅衬底。衬底100包括周边区100a、阶梯区100b以及阵列区100c。阶梯区100b位于周边区100a与阵列区100c之间。阵列区100c包括第一阵列区100c1以及第二阵列区100c2。在一实施例中，阵列区100c可例如是存储单元阵列区。第一阵列区100c1可例如是沿着字线方向延伸的剖面；而第二阵列区100c2可例如是沿着位线方向延伸的剖面。
接着，在周边区100a的衬底100上形成多个金属氧化物半导体(MOS)元件102，例如是N型金属氧化物半导体(NMOS)晶体管、P型金属氧化物半导体(PMOS)晶体管或其组合。金属氧化物半导体元件102为本领域技术人员所熟知，于此便不再详述。
在形成金属氧化物半导体元件102之后，形成介电层104以覆盖金属氧化物半导体元件102的表面与周边区100a的衬底100的表面。在一实施例中，介电层104的材料包括氧化硅、氮化硅、氮氧化硅等的介电材料。
请参照图2，在衬底100上形成叠层层110。具体来说，叠层层110包括交替叠层的多个介电层112与多个牺牲层114。在一实施例中，介电层112与牺牲层114可以是不同的介电材料。举例来说，介电层112可以是氧化硅层；牺牲层114可以是氮化硅层。但本发明不以此为限，在其他实施例中，介电层112可以是氧化硅层；牺牲层114可以是多晶硅层。在一实施例中，介电层112与牺牲层114的数量可以是8层、16层、32层、64层或更多层。
之后，在叠层层110上形成保护层116与停止层118。在一实施例中，停止层118的材料包括多晶硅、氮化硅、氮氧化硅、高介电常数(high-k)氧化铝、金属硅化物(例如是CoSi、TiSi、NiSi等)、金属(例如是W、Al等)或其组合。在本实施例中，保护层116与介电层112可具有相同材料；而保护层116与停止层118可具有不同材料。举例来说，保护层116与介电层112可以是氧化硅层，而停止层118可以是多晶硅层。值得注意的是，保护层116的厚度T1可大于介电层112的厚度T2，以保护下方的牺牲层114不被后续刻蚀工艺所损坏。在一实施例中，厚度T1与厚度T2的比率约为2∶1至10∶1。
请参照图3，在停止层118上形成掩模图案120。掩模图案120配置在阵列区100c上并延伸覆盖阶梯区100b的停止层118的部分顶面。在一实施例中，掩模图案120的材料包括正型光刻胶或是负型光刻胶。
请参照图4，以掩模图案120为掩模，移除部分停止层118直到暴露出周边区100a与阶梯区100b的保护层116的顶面。停止层的剩余部分118a则被保留下来。
请参照图5，修整(trim)掩模图案120，以使修整后的掩模图案120a配置在阵列区100c上。具体来说，掩模图案120a的侧壁120s往阵列区100c的方向内缩，以使掩模图案120a的侧壁120s与停止层118a的侧壁118s之间相距一距离D1。在一实施例中，距离D1可以是100nm至1000nm。
请参照图6，进行第一刻蚀工艺，移除未被掩模图案120a覆盖的停止层118a及其下方的保护层116。在一实施例中，第一刻蚀工艺包括干法刻蚀工艺，例如是反应性离子刻蚀(RIE)工艺。在此情况下，保护层116被刻蚀以保留第一部分116a、第二部分116b以及第三部分116c。详细地说，第一部分116a位于周边区100a与阶梯区100b上，其具有厚度T3。第三部分116c位于阵列区100c上，其具有厚度T1。第二部分116b连接第一部分116a与第三部分116c，其具有弧形顶面115。在本实施例中，由于第三部分116c未被第一刻蚀工艺所移除，因此第三部分116c保持原本保护层116的沉积厚度T1。另外，第一部分116a被第一刻蚀工艺移除以形成较薄的厚度T3，在一实施例中，厚度T3与下方的介电层112的厚度T2的比率约为1∶1。也就是说第三部分116c的厚度T1与第一部分116a的厚度T3的比率约为2∶1至10∶1。此外，由于第二部分116b位于第一部分116a与第三部分116c之间，因此靠近第三部分116c的部分第二部分116b仍保持一定的厚度，而靠近第一部分116a的另一部分第二部分116b则具有较薄的厚度。在此情况下，第二部分116b的厚度T4沿着第三部分116c朝着第一部分116a的方向渐减，进而形成弧形顶面115。
请参照图7，移除掩模图案120a，以暴露出下方的停止层118a的顶面。
请参照图8，进行阶梯修整(staircase trim)工艺，以图案化阶梯区100b上的叠层层110，进而形成阶梯结构130。具体来说，先形成光刻胶层(未绘示)以暴露出周边区100a上的叠层层110与靠近周边区100a的部分阶梯区100b上的叠层层110。接着，以所述光刻胶层为掩模，移除外露于光刻胶层的叠层层110中的最顶材料对132a(其包括保护层116与最顶牺牲层114a)。然后，修整所述光刻胶层，以将经修整的光刻胶层的侧壁往阵列区100c的方向内缩一距离D2。在本实施例中，此距离D2约等于阶梯结构130中的一个阶梯134的宽度。之后，以经修整的光刻胶层为掩模，移除外露于经修整的光刻胶层的叠层层110中的第二个材料对132b(其包括最顶介电层112a与牺牲层114b)以及最顶材料对132a(其包括保护层116与最顶牺牲层114a)。接着，进行更多次光刻胶修整工艺与移除工艺，以形成具有多个阶梯134的阶梯结构130。在进行阶梯修整工艺之后，如图8所示，阶梯结构130位于介电层112m上。此介电层112m的厚度T5可大于其他介电层112的厚度T2，以分隔最底牺牲层114bm与其他牺牲层114。
请参照图8与图9，进行第二刻蚀工艺，以移除每一个阶梯134上的介电层112以及最顶阶梯134a上的保护层116，进而暴露出牺牲层114的顶面。另外，外露于阶梯结构130的介电层112m亦可被薄化。在一实施例中，第二刻蚀工艺可包括干法刻蚀工艺、湿法刻蚀工艺或其组合。
请参照图10，形成硬掩模层122，以共形地覆盖图9的结构的表面。在一实施例中，硬掩模层122的材料包括含氮材料，例如是氮化硅；而硬掩模层122的形成方法可以是化学气相沉积法(CVD)。值得注意的是，在本实施例中，硬掩模层122可以是经过硬化处理的氮化硅，以使硬掩模层122的致密度与硬度皆高于一般的CVD氮化硅。在一些实施例中，硬化处理可包括氮化处理、Ar离子轰击处理或其组合。但本发明不以此为限，基本上，可提高硬掩模层122的致密度与硬度的其他硬化处理亦为本发明的范畴。另外，由于硬掩模层122在顶面与侧壁处的覆盖率的不同，因此，硬掩模层122可包括顶面部122a与侧壁部122b。如图10所示，顶面部122a具有厚度122t1，而侧壁部122b具有厚度122t2。在一实施例中，顶面部122a的厚度122t1大于侧壁部122b的厚度122t2。
请参照图11，进行第三刻蚀工艺，移除硬掩模层122的侧壁部122b。停止层118a的侧壁与阶梯结构130中的每一个阶梯的侧壁被暴露出来。具体来说，因为侧壁部122b的厚度122t2小于顶面部122a的厚度122t1，因此，在第三刻蚀工艺可完全移除侧壁部122b，同时薄化顶面部122a。在此情况下，如图11所示，在顶面部122a覆盖阶梯结构130的顶面时，阶梯结构130的侧壁被暴露出来。值得注意的是，在本实施例中，在进行第三刻蚀工艺期间，厚度较厚的保护层116可用以保护下方的牺牲层114a，以使阶梯区100b与阵列区100c之间的最顶牺牲层114a不会被耗损。因此，在进行后续栅极替换工艺(如图21至图22)之后，最顶导体层154a可维持一定的厚度，以降低最顶导体层154a的电阻值。
请参照图12，形成掩模图案124以覆盖阵列区100c与部分阶梯区100b。在一实施例中，掩模图案124的材料包括正型光刻胶或是负型光刻胶。
请参照图13，以掩模图案124为掩模，移除外露于掩模图案124的硬掩模层122的顶面部122a及其下方的介电层112m与最底牺牲层114bm，以暴露出最底介电层112bm的顶面。具体来说，此步骤可切断最底牺牲层114bm，以使最底牺牲层114bm的端部终止在阶梯区100b处，而不会延伸至周边区100a上。因此，在进行后续栅极替换工艺(如图21至图22)之后，最底导体层154bm的端部也会终止在阶梯区100b处，而不会延伸至周边区100a上。
请参照图14与图15，修整掩模图案124，以使掩模图案124a的侧壁124s往阵列区100c的方向内缩。也就是说，掩模图案124a的侧壁124s与最底牺牲层114的侧壁114s之间相距一大于零的距离D3。接着，以掩模图案124a为掩模，移除外露于掩模图案124a的硬掩模层122的顶面部122a。之后，移除掩模图案124a，如图15所示。
请参照图16，形成介电层126，以覆盖图15的结构的顶面。在一实施例中，介电层126的材料可包括氧化硅、氮化硅、氮氧化硅或其组合；而介电层126的形成方法可以是CVD、旋转涂布法等沉积方法。
请参照图17，进行平坦化工艺，移除部分介电层126，以暴露出阵列区100c上的硬掩模层122的顶面部122a。在一实施例中，平坦化工艺可以是化学机械研磨(CMP)工艺。在此情况下，阵列区100c上的停止层118a与硬掩模层122的顶面部122a可用以当作CMP工艺的研磨停止层，以避免损坏下方的保护层116与牺牲层114。在平坦化工艺之后，经平坦化的介电层126a的顶面可与阵列区100c上的顶面部122a的顶面共平面。在另一实施例中，在CMP工艺之后，顶面部122a可被进一步移除，使得经平坦化的介电层126a的顶面与停止层118a的顶面共平面。
请参照图17与图18，移除阵列区100c上的停止层11ga与硬掩模层122的顶面部122a，以形成开口。形成介电材料以填入上述开口中，并进行CMP工艺，以使阵列区100c上的介电层128的顶面128t与介电层126a的顶面126t共平面，如图18所示。
请参照图19，在阵列区100c上形成多个垂直通道结构140。具体来说，在介电层128、保护层116以及叠层层110中形成多个开口105。开口105贯穿叠层层110以暴露出阵列区100c的衬底100的表面。接着，在开口105中分别形成垂直通道结构140。每一个垂直通道结构140包括外延层142、电荷存储层144、通道层146以及介电柱148。外延层142可选择性外延生长在外露于开口105的衬底100上。在一实施例中，外延层142的材料可源自于衬底100，例如是外延硅。外延层142可增加导电面积，以降低电阻值。
电荷存储层144可以间隙壁形式形成在开口105的侧壁上。在一实施例中，电荷存储层144可以是氧化物层/氮化物层/氧化物层(ONO)的复合层。
通道层146与介电柱148可以以下步骤来形成。首先，在开口105中形成第一通道材料，以共形覆盖电荷存储层144与外延层142。接着，在开口105中形成介电柱148。然后，在介电柱148上形成第二通道材料，以密封开口105的顶部。在此情况下，上述的第二通道材料连接第一通道材料以形成通道层146，且通道层146包封介电柱148，如图19所示。在一实施例中，通道层146的材料包括半导体材料，例如是多晶硅。介电柱148的材料包括旋涂式介电质(SOD)。
请参照图20，在第一阵列区100c1与第二阵列区100c2之间形成一或多个狭缝150。狭缝150贯穿叠层层110以暴露出阵列区100c的衬底100的表面。另外，在形成狭缝150之前，将另一介电层136进一步形成在介电层126a、128上以保护垂直通道结构140。
请参照图21至图22，进行栅极替换工艺，以将牺牲层114与硬掩模层122a替代成多个导体层154与多个接垫156。具体来说，如图21所示，进行第四刻蚀工艺，移除牺牲层114，以在介电层112之间形成多个空隙14。空隙14横向暴露出电荷存储层144的部分侧壁。电就是说，空隙14是由介电层112与电荷存储层144所定义的。另外，第四刻蚀工艺可沿着空隙14延伸，以进一步移除牺牲层114(或空隙14)的端部的硬掩模层122a。因此，空隙16可高于形成在阶梯区100b的介电层112之间的空隙14。空隙16可形成在空隙14的端部且与空隙14空间连通。在一实施例中，所述第四刻蚀工艺可以是湿法刻蚀工艺。举例来说，当牺牲层114与硬掩模层122a为氮化硅，所述第四刻蚀工艺可以是使用含有磷酸的刻蚀液，并将所述刻蚀液倒入狭缝150中，从而移除牺牲层114与硬掩模层122a。由于所述刻蚀液对于牺牲层114与硬掩模层122a具有高刻蚀选择性，因此，牺牲层114与硬掩模层122a可被完全移除，而介电层112与电荷存储层144未被移除或仅少量移除。
接着，在空隙14中形成导体层154并在空隙16中形成接垫156。接垫156高于或厚于导体层154。在一实施例中，导体层154与接垫156的形成方法包括形成导体材料(未绘示)以填入空隙14、16中且覆盖狭缝150的侧壁。之后，进行第五刻蚀工艺，以移除狭缝150的侧壁上的导体材料。为了使狭缝150的侧壁上的导体材料被完全移除，因此，在进行所述第五刻蚀工艺时会移除空隙14中的部分导体材料。在此情况下，如图22所示，所形成的导体层154的侧壁154s会内凹于介电层112的侧壁112s。在一实施例中，导体层154与接垫156的材料包括金属、势垒金属、多晶硅或其组合，其形成方法可以是CVD或物理气相沉积法(PVD)。举例来说，导体层154与接垫156可以是金属钨层。
请参照图23，形成衬层152以共形地覆盖狭缝150的表面。具体来说，衬层152更延伸至空隙14中，以与导体层154接触。在一实施例中，衬层152的材料包括氧化硅、氮化硅、氮氧化硅等介电材料。接着，移除衬底100上的衬层152，以暴露出衬底100的顶面。然后，在狭缝150中形成导体柱158。如图23所示，导体柱158贯穿叠层结构210以与衬底100连接。在一实施例中，导体柱158的材料包括金属、势垒金属、多晶硅或其组合，其形成方法可以是CVD或PVD。举例来说，导体柱158可以是金属钨柱。
请参照图24，在阶梯区100b上的介电层126a中形成多个接触窗开口18。接触窗开口18(例如18a-18h)分别暴露出接垫156(例如156a-156h)的表面。另外，在形成接触窗开口18之前，可将另一介电层138进一步形成在介电层136上以保护导体柱158。在此情况下，接触窗开口18贯穿介电层138、136以及126a以暴露出接垫156。从图24中可知，接垫156可用以当作形成接触窗开口18的刻蚀停止层。相较于接垫156h的顶面与介电层138的顶面之间的距离，接垫156a的顶面与介电层138的顶面之间的距离较短，因此，在进行接触窗开口工艺时，接触窗开口18a会先接触到最顶接垫156a的顶面，而使得最顶接垫156a的刻蚀耗损大于其他接垫156b-156h的刻蚀耗损。相较于已知接垫的厚度，本实施例的厚度较厚的接垫156可防止接触窗开口工艺期间的过度刻蚀(尤其是对于最顶接垫156a的过度刻蚀)，从而提升接触窗开口工艺的工艺裕度并增加工艺良率。另外，最底接垫156h与介电层138的顶面之间的距离最长，而最底接垫156h与导体层154的厚度一致且小于最顶接垫156a的厚度，因此最底接垫156h并不会在接触窗开口工艺期间被过度刻蚀。
接着，将多个插塞160(例如160a-160h)分别填入接触窗开口18中，使得插塞160分别与接垫156连接。因此，插塞160可通过接垫156分别与导体层154电性连接。具体来说，将多个插塞160分别填入接触窗开口18中的步骤包括进行沉积工艺，以将金属材料填入接触窗开口18中并覆盖介电层138的顶面。接着，进行平坦化工艺，移除介电层138的顶面上的金属材料。在一实施例中，所述金属材料包括铜、铝、铝铜、钨或其组合，其形成方法可以是CVD或PVD。在一实施例中，插塞160的材料与接垫156的材料相同。在替代实施例中，插塞160的材料可与接垫156的材料不同。
请参照图25，在衬底100上形成内联机结构170，以完成存储元件10。在一实施例中，内联机结构170可电性连接至导体层154以及/或垂直通道结构140。具体来说，内联机结构170可包括介电层172、导电线174以及导电通孔176。导电线174与导电通孔176内埋在介电层172中。导电通孔176配置在相邻导电线174之间，以电性连接相邻导电线174。在一实施例中，介电层172的材料包括氧化硅、氮化硅、氮氧化硅或其组合。导电线174与导电通孔176的材料包括金属材料，例如是铜、铝、铝铜或其组合。导电线174与导电通孔176的形成方法可包括单镶嵌工艺或双镶嵌工艺等工艺。此单镶嵌工艺或双镶嵌工艺为本领域技术人员所熟知，于此便不再详述。
如图25所示，在本发明实施例中，存储元件10包括衬底100、叠层结构210、多个接垫156以及保护层116。衬底100包括周边区100a、阶梯区100b以及阵列区100c。叠层结构210配置在衬底100上。叠层结构210包括交替叠层的多个介电层112与多个导体层154。接垫156配置在阶梯区100b的衬底100上方。接垫156分别连接导体层154，以形成阶梯结构130。在一实施例中，每一个接垫156的厚度大于或等于每一个导体层154的厚度。每一个接垫156与其连接的相应的导体层154可位于同一水平处。举例来说，最顶接垫156a可与最顶导体层154a皆位于保护层116与最顶介电层112a之间。最顶导体层154a可沿着平行于衬底100的顶面的方向延伸，并在其端部与最顶接垫156a连接。
在一实施例中，最底导体层154bm可用以当作接地选择线(GSL)，最顶导体层154a可用以当作串选择线(SSL)，而最底导体层154bm与最顶导体层154a之间的其他导体层154可用以当作字线(WL)。在替代实施例中，最顶的三个导体层154亦可用以当作串选择线(SSL)。介电层112m配置在最底导体层154bm上，以分隔最底导体层154bm与其上的其他导体层154。另外，导体层154m可保留或内埋在介电层112m中。导体层154m可通过图14的工艺步骤来形成，且导体层154m的长度可通过图14中的距离D3来调整。在一实施例中，此导体层154m可以是电性浮置，而未连接至其他元件。
在本实施例中，保护层116配置在叠层结构210上，以与最顶导体层154a接触。保护层116的靠近最顶接垫156a处的顶面115具有弧形轮廓。最顶接垫156a具有延伸部157以延伸覆盖保护层116的弧形顶面115。如图25所示，此延伸部157具有从保护层116的弯曲轮廓的边缘到延伸部157的端部的延伸距离D4。此延伸距离D4对应于图5的距离D1，其可例如是100nm至1000nm。值得注意的是，厚度较厚的保护层116可保护下方的串选择线SSL，以维持一定的厚度与电阻值，进而提升串选择线SSL的栅极控制。
此外，除了上述实施例之外，此厚度较厚的保护层的概念亦可应用在其他具有阶梯区的元件中。举例来说，具有浮置栅极类型(FG type)、电荷捕陷类型(CT type)、阵列下方互补式金属氧化物半导体(CMOS under Array，CuA)、邻近阵列的互补式金属氧化物半导体(CMOS near Array)等的3D NAND闪存。
综上所述，本发明实施例通过厚度较厚的保护层来保护下方的牺牲层，以使阶梯区与阵列区之间的最顶牺牲层不会被耗损。因此，在进行栅极替换工艺之后，最顶导体层可维持一定的厚度，以降低最顶导体层的电阻值，进而提升最顶导体层的栅极控制。
至此，已经结合附图对本公开实施例进行了详细描述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储元件，其中，包括：
衬底，具有阵列区与阶梯区；
叠层结构，配置在所述衬底上，其中所述叠层结构包括交替叠层的多个介电层与多个导体层；
多个接垫，配置在所述阶梯区的所述衬底上，其中所述多个接垫分别连接所述多个导体层，以形成阶梯结构；以及
保护层，配置在所述叠层结构上，以与最顶导体层接触，其中所述保护层的靠近最顶接垫处的顶面具有弧形轮廓。
2.根据权利要求1所述的存储元件，其中，所述最顶接垫具有延伸部，以延伸覆盖所述保护层的弧形顶面。
3.根据权利要求1所述的存储元件，其中，所述保护层的厚度大于最顶介电层的厚度。
4.根据权利要求1所述的存储元件，其中，所述保护层的厚度与最顶介电层的厚度的比率为2∶1至10∶1。
5.根据权利要求1所述的存储元件，其中，最底导体层为接地选择线，所述最顶导体层为串选择线，而所述接地选择线与所述串选择线之间的所述导体层为字线。
6.根据权利要求1所述的存储元件，其中，每一个接垫的厚度大于或等于每一个导体层的厚度。
7.根据权利要求1所述的存储元件，其中，每一个接垫与其连接的相应的导体层位于同一水平处。
8.一种存储元件的制造方法，其中，包括：
提供具有阵列区与阶梯区的衬底；
在所述衬底上形成叠层层，其中所述叠层层包括交替叠层的多个介电层与多个牺牲层；
在所述叠层层上形成保护层，其中所述保护层的厚度大于最顶介电层的厚度；
图案化所述阶梯区上的所述叠层层与所述保护层，以在所述阶梯区上形成阶梯结构；
形成硬掩模层，以至少覆盖所述阶梯结构的表面；
移除所述阶梯结构的侧壁上的所述硬掩模层；以及
进行栅极替换工艺，以将所述多个牺牲层替换成多个导体层，并将所述硬掩模层及其下方的牺牲层替换成多个接垫。
9.根据权利要求8所述的存储元件的制造方法，其中，所述进行栅极替换工艺包括：
形成贯穿所述叠层层以暴露出所述阵列区的所述衬底的狭缝；
移除所述多个牺牲层与所述硬掩模层，以在所述多个介电层之间形成多个第一空隙且在所述多个第一空隙的端部形成多个第二空隙，其中所述多个第二空隙的高度大于所述多个第一空隙的高度；以及
将导体材料填入所述多个第一空隙与所述多个第二空隙中，以在所述多个第一空隙中形成所述多个导体层并在所述多个第二空隙中形成所述多个接垫，其中所述多个导体层分别连接所述多个接垫。
10.根据权利要求9所述的存储元件的制造方法，其中，最顶接垫具有延伸部，以延伸覆盖所述保护层的弧形顶面。
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