CN114596908A - 存储器电路、用于存储器电路的自我修复的***及方法 - Google Patents

存储器电路、用于存储器电路的自我修复的***及方法 Download PDF

Info

Publication number
CN114596908A
CN114596908A CN202111402797.4A CN202111402797A CN114596908A CN 114596908 A CN114596908 A CN 114596908A CN 202111402797 A CN202111402797 A CN 202111402797A CN 114596908 A CN114596908 A CN 114596908A
Authority
CN
China
Prior art keywords
repair
row
column
address
memory circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111402797.4A
Other languages
English (en)
Inventor
芮金顺
赖淑琳
郭裔平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Singapore Pte Ltd
Original Assignee
MediaTek Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Singapore Pte Ltd filed Critical MediaTek Singapore Pte Ltd
Publication of CN114596908A publication Critical patent/CN114596908A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1804—Manipulation of word size
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1806—Address conversion or mapping, i.e. logical to physical address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明公开公开一种存储器电路，该存储器电路用于执行自我修复，包括：单元阵列，包括多行和多列的存储器单元；控制器，接收指示行修复或列修复的输入，以及该单元阵列的行修复和列修复共用的修复地址；当输入指示行修复时，行修复解码器将缺陷行的修复地址映像到该单元阵列的冗余行；以及当输入指示列修复时，列修复解码器将缺陷列的修复地址映像到该单元阵列的另一列。本发明的共用修复地址不仅减少了连接到存储器电路的熔丝总线的布线占用空间，而且减少了所占用的布线区域，只需一个额外的启用信号；本发明的设计减少了布线占用空间及布线区域，并且修复的控制逻辑简单，相比传统设计减少了电路面积和引脚。

Description

存储器电路、用于存储器电路的自我修复的***及方法
技术领域
本发明涉及存储器技术领域，尤其涉及一种存储器电路、用于存储器电路的自我修复的***及方法。
背景技术
存储器电路(memory circuit)在制造过程中容易出现故障。例如，制程变化(process variation)可能是导致存储器单元(memory cell)缺陷的因素之一。有缺陷的存储器单元可能无法保存其内容、存储器工作(或操作)不稳定或无法访问(access)。有缺陷的存储器单元可能会随机分布在芯片上的任何方向上。存储器缺陷对总芯片良率产生不利影响。
针对有缺陷的存储器问题的一种解决方案是向存储器添加冗余(redundant)存储器单元。通常，进行存储器测试以识别存储器中的故障区域。存储器可以通过外部测试硬件或芯片上(on-chip)专用硬件进行测试。例如，***单芯片(SOC)平台可以包括耦接到存储器内置自检(memory built-in self-test，MBIST)电路的存储器单元阵列。MBIST电路生成测试模式，从测试结果中识别出故障存储器区域，并将修复信号输出到存储器。然后重新配置存储器以在一定限度内用冗余存储器单元替换有缺陷的存储器单元。
具有冗余存储器单元和重新配置电路的随机访问存储器(random-accessmemory，RAM)被称为可修复RAM。更高程度的冗余通常意味着可以修复更多的存储器单元。然而，冗余不仅增加了存储器单元面积，而且增加了将修复信号路由(route)到存储器的引线和引脚。
因此，需要一种存储器修复机制，能够以最小的开销或费用支出(overhead)提供所需修复覆盖率。
发明内容
有鉴于此，本发明提供一种存储器电路、用于存储器电路的自我修复的***及方法以解决上述现有技术的问题或不足，本发明的设计减少了布线占用空间及布线区域，并且修复的控制逻辑简单，相比传统设计减少了电路面积和引脚。
根据本发明的第一方面，公开一种存储器电路，该存储器电路用于执行自我修复，包括：
单元阵列，包括多行和多列的存储器单元；
控制器，接收指示行修复或列修复的输入，以及该单元阵列的行修复和列修复共用的修复地址；
当输入指示行修复时，行修复解码器将缺陷行的修复地址映像到该单元阵列的冗余行；以及
当输入指示列修复时，列修复解码器将缺陷列的修复地址映像到该单元阵列的另一列。
根据本发明的第二方面，公开一种用于存储器电路的自我修复的***，包括：
测试电路，用于生成测试模式并识别有缺陷的存储器单元；以及
存储器电路，耦接到该测试电路，该存储器电路还包括：多行和多列存储器单元的单元阵列；控制器，从该测试电路接收指示行修复或列修复的输入，以及单元阵列的行修复和列修复共用的修复地址；
当输入指示行修复时，行修复解码器将缺陷行的修复地址映像到单元阵列的冗余行；以及
当输入指示列修复时，列修复解码器将缺陷列的修复地址映像到单元阵列的另一列。
根据本发明的第三方面，公开一种用于存储器电路的自我修复的方法，包括：
接收指示行修复或列修复的输入，以及由包括多行和多列的单元阵列的行修复和列修复共用的修复地址；
当输入指示行修复时，将缺陷行的修复地址映像到单元阵列的冗余行；以及
当输入指示列修复时，将有缺陷列的修复地址映像到另一列。
本发明的存储器电路，该存储器电路用于执行自我修复，由于包括：单元阵列，包括多行和多列的存储器单元；控制器，接收指示行修复或列修复的输入，以及该单元阵列的行修复和列修复共用的修复地址；当输入指示行修复时，行修复解码器将缺陷行的修复地址映像到该单元阵列的冗余行；以及当输入指示列修复时，列修复解码器将缺陷列的修复地址映像到该单元阵列的另一列。本发明的设计可以根据有缺陷或有故障的行或列来具体确定行修复或列修复，与二维设计(其中行和列可以同时修复)相比，根据本发明的共用修复地址不仅减少了连接到存储器电路的熔丝总线的布线占用空间，而且减少了所占用的布线区域；与一维设计(行或列的可修复性在硬件中固定)相比，熔丝总线提供了灵活性，只需一个额外的启用信号；本发明的设计减少了布线占用空间及布线区域，并且修复的控制逻辑简单，相比传统设计减少了电路面积和引脚。
附图说明
图1图示了根据一个实施例的可能出现在存储器电路中的缺陷的情形。
图2图示了根据一个实施例的可能出现在存储器电路中的缺陷的另一种情形。
图3图示了根据一个实施例的包括存储器电路和测试电路的***。
图4图示了根据一个实施例的熔丝信号的示例。
图5图示了根据一个实施例的用于确定行修复或列修复的逻辑。
图6图示了根据一个实施例的执行自修复的存储器电路。
图7是图示根据一个实施例的用于存储器电路的自修复的方法的流程图。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要元件、组件、区域、层或部分可以称为第二或次要元件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个元件或特征与之的关系。如图所示的另一元件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“元件”或“层”称为在另一元件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他元件或层上、与其连接、耦接或相邻、或者可以存在中间元件或层。相反，当元件称为“直接在”另一元件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一元件或层时，则不存在中间元件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
本发明的实施例提供了一种耦接到共用熔丝总线(shared fuse bus)的存储器电路，该共用熔丝总线承载行或列的修复信息。存储器电路可根据修复信息进行自我修复。存储器电路可以是任何类型的随机访问存储器(RAM)；一个非限制性示例是静态RAM(staticRAM，SRAM)电路。在一个实施例中，存储器电路包括以多行和多列(包括冗余行和冗余列)组织的单元阵列。行修复和列修复共用熔丝总线(fuse bus)；更具体地说，熔丝总线上携带的修复信息指示行修复或列修复。如下文将详细描述的那样，通过用冗余行或列替换有缺陷的行或列来进行存储器修复。
在一个实施例中，存储器电路可以是SOC的一部分，并且可以经由熔丝总线耦接到芯片上测试电路(例如，MBIST电路)。存储器电路可以通过一组熔丝引脚耦接到熔丝总线。测试电路生成测试模式并识别有缺陷的存储器单元。测试电路然后通过熔丝总线向存储器电路发送一个熔丝信号，指示有故障的存储器区域。有缺陷的存储器单元可以沿着存储器单元阵列的行维度或列维度延伸。测试电路使用熔丝总线通知存储器电路行或列修复。然后，存储器电路使用行或列冗余来自我修复所识别的行或列中的缺陷。冗余的存储器单元也可以理解为备用的存储器单元。
根据本发明的实施例，存储器电路可以根据故障模式在多种类型的修复(例如，行修复和列修复)之间切换。这种行与列之间的按需切换比一维(one-dimensional，1-D)设计更灵活，其中一维设计的行或列的可修复性在硬件中是固定的。修复类型(例如，行或列)的灵活性提高了存储器的修复覆盖率并提高了整体芯片良率。
此外，由于共用熔丝总线和共用熔丝引脚，所以以可忽略的开销或费用支出实现了灵活性。与二维(two-dimensional，2-D)设计相比，在行和列之间共用一组共用熔丝总线和熔丝引脚显著减少了布线占用空间(例如，减少了用于路由到熔丝信号的引脚和引线的数量)。二维设计可以同时修复行和列，但需要更大的布线区域来容纳用于行修复和列修复的两组单独的熔丝总线和引脚。
在以下描述中，术语“连接”、“耦接”及其派生词用于表示两个或多个元件，它们可以或可以不直接物理接触，在它们之间或之中具有电连接.因此，下文中的术语“连接”和“耦接”分别等效于“电连接”和“电耦接”。
图1图示了根据一个实施例的可能发生在存储器电路100中的缺陷的情形。存储器电路100包括单元阵列120，其进一步包括排列成多行和多列的存储器单元106。单元阵列120可以包括任意数量的多行和任意数量的多列。每个存储器单元106位于字线(由水平线表示)和数据线(由垂直线表示)的交叉处。单元阵列120包括冗余行和冗余列。冗余行和冗余列中的存储器单元被称为冗余单元107。每个冗余单元107在图1中由填充有斜线图案的正方形表示。在本发明中，不在冗余行和列中的存储器单元106被称为“普通单元”。可以理解，冗余单元与普通单元具有相同的结构和功能。因此存储器单元106可以包括正常的存储器单元、故障或缺陷的存储器单元和冗余的存储器单元。每列普通单元都连接到一个存储器I/O埠(port)。因此，对列的访问(access)也称为I/O访问(或接入、存取)。
芯片制造商可以测试单元阵列120的缺陷。图1示出了一种缺陷情形，其中缺陷单元108排成一行(row)。每个有缺陷的单元(缺陷单元)108在图1中由暗黑方块表示。当存储器电路100从测试电路(未示出)接收到指示包含缺陷单元108的行的修复地址时，存储器电路100通过禁用缺陷行(defective row)并启用(enable)冗余行(redundant row)来执行自我修复或自修复(self-repair)。行比特址(row addresses)的重新映像被配置为用冗余行替换有缺陷的行。
图2图示了根据一个实施例的可能出现在存储器电路100中的另一种缺陷的情形。在这种缺陷的情况下，缺陷单元109位于单元阵列120的列(column)中。当存储器电路100从测试电路接收到指示包含缺陷单元109的列的修复地址时，存储器电路100通过禁用来执行自我修复有缺陷的列并启用冗余列。列比特址的重新映像被配置为用另一列替换有缺陷的列。
在一个实施例中，存储器电路包括控制器130以在需要存储器自修复时从测试电路接收修复地址并相应地生成控制信号以启用行修复或列修复。修复地址也称为共用修复地址(共用的修复地址)，因为它可用于指示行修复地址或列修复地址。
除了修复地址之外，存储器电路100还从测试电路接收行修复启用(row repairenable，RR_EN)信号和列修复启用(column repair enable，CR_EN)信号。当仅RR_EN被置为有效(asserted)时，行修复解码器140对修复地址进行解码以识别有缺陷的行，并且向字线驱动器145发信号以用冗余行替换有缺陷的行(缺陷行)。每行存储器单元106耦接到由相应字线驱动器145驱动的字线。当发现给定(或选定)行中的一个或多个存储器单元有缺陷时，禁用相应字线驱动器145，并且字线耦接到冗余行的字线驱动器145被启用。此外，对缺陷行的访问被重新路由到冗余行。图1示出了一个示例，其中从顶部起第7行被禁用，并且对第7行的访问被重新路由或重新映射到冗余行。
在图1的示例中，对列的访问(即，I/O访问)保持不变。这由列移位电路155中的直线指示，其可以包括用于每列普通单元(即，不包括冗余列的每列存储器单元)的多路复用器。根据列修复解码器150的输出，每个多路复用器可以被设置为预设状态或缺省状态(default state)(由直线表示)或“移位状态”(由图2所示的弯线表示)。预设状态或缺省状态下的多路复用器将存储器I/O埠连接到同一列中普通单元的数据线。处于移位状态的多路复用器将存储器I/O埠连接到下一列中的数据线。出现故障的行没有使用，用户也无法查看到此行。当所有多路复用器都设置为预设状态时，冗余列未使用。
参照图2，当仅CR_EN被置为有效时，列修复解码器150解码修复地址以识别有缺陷的列，并且向列移位电路155发信号以从有缺陷的列开始改变其多路复用器的设置。图2示出了一个示例，其中发现左起第6列(如示例所示)包含有缺陷的单元。列移位电路155将第6、第7和第8列的多路复用器设置为移位状态。也就是说，这些多路复用器被配置为选择它们各自的下一列，分别是第7列、第8列和冗余列。选择冗余列来替换最后一列常规单元格。因此，对于列地址(即，列索引)等于或高于缺陷列的那些列，存储器I/O埠和数据线之间的映射被移位一列。出现故障的列没有使用，用户也无法查看到此列。在此示例中，对行的访问保持不变。
图3图示了根据一个实施例的包括存储器电路100(图1和2)和测试电路的***300。该测试电路的非限制性示例是MBIST电路310。在一个实施例中，***300可以是SOC的一部分。MBIST电路310经由接口电路(interface circuit)350向存储器电路100发送测试模式。从存储器电路100的输出，MBIST电路310确定修复签名(repair signature)，例如行或列的修复地址。修复签名被加载到熔丝寄存器320中以测试存储器电路100是否可修复。如果通过修复签名确认可以修复存储器电路100，则将修复签名烧入熔丝存储器，熔丝存储器例如是电子熔丝(electronic fuse，EFUSE)330。EFUSE控制器340控制对EFUSE 330的访问。芯片重置(reset)后，EFUSE控制器340读出EFUSE 330的内容，然后将其加载到熔丝寄存器320中并发送到存储器电路100。
存储器电路100耦接到熔丝总线360，熔丝总线360包括引线(由虚线圆圈中的引线表示)以承载RR_EN、CR_EN和修复地址。熔丝总线360的引线连接到存储器电路100的一组熔丝引脚370(为简单起见仅标记一个)。应当理解，存储器电路100包括用于从MBIST电路310、接口电路350和其他电路接收信号的附加引脚(未示出)。与二维设计(其中行和列可以同时修复)相比，根据本发明的共用修复地址不仅减少了连接到存储器电路100的熔丝总线360的布线占用空间，而且减少了由图3中双端箭头表示的布线所占用的布线区域。与一维设计(行或列的可修复性在硬件中固定)相比，熔丝总线360提供了灵活性，只需一个额外的启用信号。本发明的设计减少了布线占用空间及布线区域，并且修复的控制逻辑简单，相比传统设计减少了电路面积和引脚。
图4图示了根据一个实施例的熔丝信号400的示例。熔丝信号400通过图3的熔丝引脚370被存储器电路100接收。对于具有M行(包括一个冗余行)和N列(包括一个冗余列)的单元阵列，熔丝信号400包括总共(max(M,N)+1)位或比特(bit)。例如，熔丝信号400可以包括指示RR_EN 410的第一比特、指示CR_EN 420的第二比特以及指示行或列的修复地址430的剩余比特(max(M,N)-2:0)。也就是说，用于修复地址430的熔丝引脚的数量等于单元阵列中分别用于寻址(定址)一行和一列的行地址宽度((M-1)比特)和列地址宽度((N-1)比特)中的较大者。熔丝信号400的每一比特由熔丝总线360的引线承载并通过相应的熔丝引脚370由存储器电路100接收。通过使用共用修复地址，熔丝引脚370和熔丝总线360引线的数量可以与同时具有行和列的修复地址相比，显著减少。
图5图示了根据一个实施例的用于确定行修复或列修复的逻辑。当CR_EN和RR_EN都被置为无效(de-asserted)(例如，逻辑低电平，由0表示)时，行修复和列修复都被禁用。也就是说，不进行自我修复。类似地，当CR_EN和RR_EN都被置为有效(例如，逻辑高由1表示)时，行修复和列修复都被禁用。也就是说，不进行自我修复。当RR_EN无效且CR_EN有效时，行修复被禁用，列修复被启用。即，修复地址表示有缺陷的列地址。当RR_EN被置为有效且CR_EN被置为无效时，行修复被启用而列修复被禁用。即，修复地址指示有缺陷的行地址。在一个实施例中，由于行与列同时出现故障的情形概率较低，因此可以无需为了该小概率的情况而特别设置额外的电路。在一个实施例中，当行与列同时出现故障时，可以采用其他的方式进行修复，例如先进行行修复，再进行列修复；或者先进行列修复，再进行行修复；这样依次进行修复。
图6示出了根据一个实施例的存储器电路100的进一步细节。与图1和图2中的组件相同的组件用相同的数字标记。在一个实施例中，存储器电路100中的控制器130接收熔丝信号400(图4)。控制器130可以将图5中所示的逻辑应用于熔丝信号400以确定将执行行修复还是列修复。控制器130然后根据确定将修复地址传递给行修复解码器140或列修复解码器150。当RR_EN和CR_EN都被置为有效或都被置为无效时，控制器630不转发熔丝信号400。或者，行修复解码器140和列修复解码器150都可以接收熔丝信号400并应用图5中所示的逻辑来确定要执行行修复还是列修复。共用熔丝总线还可以传输熔丝地址。
在一个实施例中，当行修复解码器140接收到用于行修复的修复地址时，行修复解码器140配置修复比特址到冗余行的映射。这种情况下的修复地址是有缺陷的行地址。当存储器电路100接收到用于读取或写入操作的缺陷行地址时，行修复解码器140将缺陷行地址映像到冗余行。
在一个实施例中，当列修复解码器150接收到用于列修复的修复地址时，列修复解码器150产生移位控制信号以将列移位电路155中的每个多路复用器652设置为如前面结合图1和2所述的预设状态或移位状态。在这种情况下，修复地址是有缺陷的列地址。
图7是图示根据一个实施例的用于存储器电路的自修复的方法700的流程图。方法700可由存储器电路执行，存储器电路例如为图1、2和6中的存储器电路100。存储器电路具有熔丝引脚和由行修复和列修复共用的熔丝总线。
在步骤710，存储器电路接收指示行修复或列修复的输入，以及由单元阵列的行修复和列修复共用的修复地址。单元阵列包括多行和多列。在步骤720，当输入指示行修复时，存储器电路将缺陷行的修复地址映像到冗余行。在步骤730，当输入指示列修复时，存储器电路将有缺陷的列的修复地址映像到另一列。
已经参考图1、2和6的示例性实施例描述了图7的流程图的操作。然而，应当理解，图7的流程图的操作可以通过除了参照图1、2和6讨论的那些实施例以及参照图1、2和6讨论的实施例之外的本发明的实施例可以执行与参照流程图讨论的那些实施例不同的操作。虽然图7的流程图示出了由本发明的某些实施例执行的特定操作顺序，但应当理解，这种顺序是示例性的(例如，替代实施例可以以不同的顺序执行操作、组合某些操作、重叠某些操作等)。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (10)

1.一种存储器电路，该存储器电路用于执行自我修复，其特征在于，包括：
单元阵列，包括多行和多列的存储器单元；
控制器，接收指示行修复或列修复的输入，以及该单元阵列的行修复和列修复共用的修复地址；
当输入指示行修复时，行修复解码器将缺陷行的修复地址映像到该单元阵列的冗余行；以及
当输入指示列修复时，列修复解码器将缺陷列的修复地址映像到该单元阵列的另一列。
2.如权利要求1所述的存储器电路，其特征在于，该输入包括指示行修复启用的一个比特、指示列修复启用另一个比特和指示行或列的修复地址的一组比特。
3.如权利要求2所述的存储器电路，其特征在于，仅当行修复启用和列修复启用之一置为有效时才执行自我修复。
4.如权利要求1所述的存储器电路，其特征在于，还包括：
熔丝引脚，通过该熔丝引脚接收该修复地址，其中该熔丝引脚的数量等于行地址宽度和列地址宽度中的较大者。
5.如权利要求1所述的存储器电路，其特征在于，该行修复解码器用于将该冗余行替换该缺陷行，并且该列修复解码器用于将该缺陷列和后续列移位一列。
6.如权利要求1所述的存储器电路，其特征在于，该单元阵列包括一个冗余行和一个冗余列存储器单元。
7.如权利要求1所述的存储器电路，其特征在于，该单元阵列是静态随机访问存储器单元阵列。
8.一种用于存储器电路的自我修复的***，其特征在于，包括：
测试电路，用于生成测试模式并识别有缺陷的存储器单元；以及
存储器电路，耦接到该测试电路，该存储器电路还包括：多行和多列存储器单元的单元阵列；控制器，从该测试电路接收指示行修复或列修复的输入，以及单元阵列的行修复和列修复共用的修复地址；
当输入指示行修复时，行修复解码器将缺陷行的修复地址映像到单元阵列的冗余行；以及
当输入指示列修复时，列修复解码器将缺陷列的修复地址映像到单元阵列的另一列。
9.如权利要求8所述的***，其特征在于，该测试电路是存储器内置自测试电路。
10.一种用于存储器电路的自我修复的方法，其特征在于，包括：
接收指示行修复或列修复的输入，以及由包括多行和多列的单元阵列的行修复和列修复共用的修复地址；
当输入指示行修复时，将缺陷行的修复地址映像到单元阵列的冗余行；以及
当输入指示列修复时，将有缺陷列的修复地址映像到另一列。
CN202111402797.4A 2020-12-02 2021-11-19 存储器电路、用于存储器电路的自我修复的***及方法 Pending CN114596908A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063120272P 2020-12-02 2020-12-02
US63/120,272 2020-12-02
US17/528,248 2021-11-17
US17/528,248 US11880607B2 (en) 2020-12-02 2021-11-17 Memory with fuse pins shared by multiple-type repairs

Publications (1)

Publication Number Publication Date
CN114596908A true CN114596908A (zh) 2022-06-07

Family

ID=78806358

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111402797.4A Pending CN114596908A (zh) 2020-12-02 2021-11-19 存储器电路、用于存储器电路的自我修复的***及方法

Country Status (4)

Country Link
US (1) US11880607B2 (zh)
EP (1) EP4009327A1 (zh)
CN (1) CN114596908A (zh)
TW (1) TWI777867B (zh)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3865828B2 (ja) 1995-11-28 2007-01-10 株式会社ルネサステクノロジ 半導体記憶装置
US6199177B1 (en) 1998-08-28 2001-03-06 Micron Technology, Inc. Device and method for repairing a semiconductor memory
JP2000348498A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体試験装置
US6507524B1 (en) * 2000-11-30 2003-01-14 Lsi Logic Corporation Integrated circuit memory having column redundancy
US7734966B1 (en) * 2002-12-26 2010-06-08 Marvell International Ltd. Method and system for memory testing and test data reporting during memory testing
US7216277B1 (en) * 2003-11-18 2007-05-08 Xilinx, Inc. Self-repairing redundancy for memory blocks in programmable logic devices
US7116590B2 (en) * 2004-08-23 2006-10-03 Micron Technology, Inc. Memory address repair without enable fuses
US7219275B2 (en) * 2005-02-08 2007-05-15 International Business Machines Corporation Method and apparatus for providing flexible modular redundancy allocation for memory built in self test of SRAM with redundancy
US8775880B2 (en) 2009-06-11 2014-07-08 STMicroelectronics Intenational N.V. Shared fuse wrapper architecture for memory repair
WO2011106262A2 (en) * 2010-02-23 2011-09-01 Rambus Inc. Hierarchical memory architecture
KR20160148347A (ko) 2015-06-16 2016-12-26 에스케이하이닉스 주식회사 셀프 리페어 장치 및 방법
US10134483B2 (en) * 2015-12-29 2018-11-20 Texas Instruments Incorporated Centralized built-in soft-repair architecture for integrated circuits with embedded memories
US10755799B1 (en) 2019-04-15 2020-08-25 Micron Technology, Inc. Apparatuses and methods for fuse latch redundancy

Also Published As

Publication number Publication date
US11880607B2 (en) 2024-01-23
TWI777867B (zh) 2022-09-11
EP4009327A1 (en) 2022-06-08
TW202223902A (zh) 2022-06-16
US20220171543A1 (en) 2022-06-02

Similar Documents

Publication Publication Date Title
US7120068B2 (en) Column/row redundancy architecture using latches programmed from a look up table
US6408401B1 (en) Embedded RAM with self-test and self-repair with spare rows and columns
US20150234707A1 (en) Error Correction In A Memory Device
US7376025B2 (en) Method and apparatus for semiconductor device repair with reduced number of programmable elements
GB2129585A (en) Memory system including a faulty rom array
JP2588692B2 (ja) 冗長レジスタプログラミング方法及び列冗長集積回路
US5109360A (en) Row/column address interchange for a fault-tolerant memory system
KR19980041815A (ko) 랜덤 액세스 메모리 조립체용의 동적 리던던시
KR100270005B1 (ko) 데이터 프로세싱 시스템 및 그 동작 방법, 메모리 시스템
US7808847B2 (en) Memory repair circuit and repairable pseudo-dual port static random access memory
US5544113A (en) Random access memory having a flexible array redundancy scheme
US11621050B2 (en) Semiconductor memory devices and repair methods of the semiconductor memory devices
EP1647031B1 (en) Memory device and method of storing fail addresses of a memory cell
US20210375379A1 (en) Redundancy analysis circuit and memory system including the same
US7359260B2 (en) Repair of memory cells
US6552937B2 (en) Memory device having programmable column segmentation to increase flexibility in bit repair
US20080288836A1 (en) Semiconductor integrated circuit capable of testing with small scale circuit configuration
US5561636A (en) Random access memory with a simple test arrangement
US7605434B2 (en) Semiconductor memory device to which test data is written
US8717838B1 (en) Method and apparatus for memory redundancy
US6366508B1 (en) Integrated circuit memory having column redundancy with no timing penalty
JP3970716B2 (ja) 半導体記憶装置およびその検査方法
US6055611A (en) Method and apparatus for enabling redundant memory
US6535436B2 (en) Redundant circuit and method for replacing defective memory cells in a memory device
US7073102B2 (en) Reconfiguration device for faulty memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination