CN114584420A - 一种多机设备组网架构 - Google Patents

Abstract

本发明公开了一种多机设备组网架构，包括主机和若干从机设备，所述主机通过与从机设备组成环形网络，每个所述从机设备通过挂载在多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器控制上各个从机设备完成多机用户测试流程。本发明利用多线程脚本处理器控制各设备模块，完成多机用户测试流程，多线程脚本处理器在多机设备组网中的使用，主CPU也可利用多线程功能，对多线程脚本处理器发读写指令，完成临时读写功能，不影响用户测试流程的运行。

Description

一种多机设备组网架构

技术领域

本发明涉及组网架构技术领域，具体涉及一种多机设备组网架构。

背景技术

现有源表多机同步、多机组网，在物理媒介上主要以GPIO(并行输入输出数据线)或网线实现，GPIO抗干扰性差，线束较多，驱动能力要求高，难以长距离走线；网线相比光纤传输具有速度低，抗干扰性差的缺点。

在组网技术上，利用主机CPU对指令解码，再根据指令操作对象和内容，通过网络转发给各从机。一般通过软件实现，对主CPU性能和运行状态依赖性大，数据吞吐率比较大时，实时和稳定性难以保障，甚至会拖慢主CPU运行。

在多机协同方式上，利用网络将每台机器待运行脚本和预设参数下分发给各个通道。各个通道各自独立运行，再利用Trig信号进行多机同步。这种方式可以减少突发大数据的传输，可对于多机协同完成某项测试任务来讲，编程起来比较麻烦，无法将各个机器的测试流程编辑在一份程序中，需要编写多份不同的程序，彼此之间还要设计Trig信号来协同工作。

常规处理器流程，分为提取，解码，执行，写回四个阶段，流水执行，指令来源固定。通过机器码无法直接寻址网络设备。

发明内容

本发明的目的在于：为解决现有技术的不足，提供了一种多机设备组网架构。

本发明公开的一种多机设备组网架构，包括主机和若干从机设备，所述主机与从机设备组成环形网络，每个所述从机设备挂载在主机的多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器控制各个从机设备完成多机测试流程。

进一步地，所述多线程脚本处理器包括脚本处理核、取指控制器和多个取指口，每个所述取指口对应一条线程，所述取指控制器识别线程设置状态和当前执行状态进行轮转切换，所述脚本处理核具有网络路由功能，机器码可直接寻址网络上从机设备的各个模块。

进一步地，所述线程包括Normal线程、***程序块线程和批处理线程，

所述Normal线程取指来源于FIFO，用于为各个从机设备加载参数和程序；

所述***程序块线程用于作为Normal线程的补充或执行本机***任务；

所述批处理线程运行预先编辑好的完整脚本，执行完整的测试流程，主机利用所述批处理线程直接控制从机设备各个模块，协同完成复杂测试任务。

进一步地，所述***程序块线程作为Normal线程的补充，将循环执行的指令块，发送至***程序块指定地址中，由Normal线程启动执行或ARM直接启动，结束时，所述***程序块线程自行执行退出指令，退出前，所述***程序块线程调用中断指令，通知ARM。

进一步地，所述多线程脚本处理器取指指令包含真指令和伪指令，

真指令由多线程脚本处理器执行完成，根据数据寻址方式，通过多线程脚本处理器数据总线获取源操作数，多线程脚本处理器产生目标操作数，再将目标操作数送到目标地址；

伪指令由多线程脚本处理器触发ARM执行。

进一步地，所述伪指令包含阻塞式伪指令和非阻塞式伪指令，当执行阻塞式伪指令时，多线程脚本处理器停止运行，同时产生中断信号给ARM，ARM在处理中断程序时，获取多线程脚本处理器当前伪指令，完成对应指令操作，再恢复多线程脚本处理器的运行；当执行非阻塞式伪指令，多线程脚本处理器将非阻塞式伪指令写入伪指令FIFO，同时产生中断，ARM处理中断程序时，从FIFO读取缓存的伪指令，完成对应指令操作。

进一步地，所述主机与从机设备可配成一个组或多组，被配置成一个组时，主机向组内从机设备群发指令，实现组内操作同步；被配置成多组时，指令位的占用权由多个组中的主机轮转切换，组间通过独立同步位进行同步，实现多组多脚本同步。

进一步地，每个所述从机设备通过光纤挂载在主机的多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器通过光纤通讯控制各个从机设备完成多机用户测试流程。光纤通讯位包含多线程脚本处理器数字总线映射的光纤指令位、独立同步位、CAN总线位。

本发明的有益效果：

1、本发明公开的一种多机设备组网架构，利用多线程脚本处理器控制各设备模块，完成多机用户测试流程，多线程脚本处理器在多机设备组网中的使用，主CPU也可利用多线程功能，对多线程脚本处理器发读写指令，完成临时读写功能，不影响用户测试流程的运行；

2、即使三线程全开，每条线程的处理速率也大于网络通讯速率，不会带来***速率损失，传输速度高，各通道响应处理实时性强，抗干扰性强，由于复用处理核心和接口，对FPGA资源开销小，效率高；

3、对主机（上位机）控制方式兼容性好，批处理方式和指令流方式（边解释边执行）均可支持；

4、在多机设备工作模式下，主机可利用批处理线程执行本机测试脚本，利用normal线程和***程序线程为各从机设备加载参数，回读参数，或者临时穿插本机操作任务，相比通过软件实现多线程调度，不会带来阻塞处理，现场保护以及恢复等问题，更加简洁，高效，灵活，可靠。

附图说明

图1是本发明公开的源表产品通过光纤组网结构示意图。

图2是本发明公开的多线程脚本处理器结构示意图。

图3是本发明公开的多机设备group同步示意图。

图4是本发明公开的主机信息流框图。

图5是本发明公开的从机设备信息流框图。

具体实施方式

下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

本发明公开了一种多机设备组网架构，包括主机和若干从机设备，如图1所示，在本实施例中，主机为与上位机相连的设备，如果没有与上位机相连，可任选一台设备作为主机，主机与上位机之间可通过网线或者GPIB等进行通信，本发明方案，上位机不是必须的。主机（设备1）与各个从机（设备2、设备3和设备4）采用光纤环形组网，主机为各从机转发上位机下达的数据和指令，多个设备可挂载在一台设备的多线程脚本处理器数据总线上。设备2、设备3和设备4通过光纤挂载在设备1的多线程脚本处理器数据总线上，主机利用多线程脚本处理器通过光纤通讯控制从机各个模块完成多机用户测试流程。光纤通讯位包含独立同步位、CAN总线位和多线程脚本处理器数字总线映射的光纤指令位，独立同步位可配置成Trig信号，用于多机设备间实时Trig信号的传输，实现多机设备多线程脚本同步。根据脚本程序设置，支持各种应用场景的信号同步。主机或从机设备为电子测试设备，例如源表。通信物料介质不限于光纤，还包括同轴线缆、光纤线缆、空气或适用于电光射频、红外或其他类型的通信的任何其他介质。

如图2所示，所述多线程脚本处理器包括脚本处理核、取指控制器和多个取指口。每个所述取指口对应一条线程。所述取指控制器识别线程设置状态和当前执行状态，进行轮转切换。所述脚本处理核具有网络路由功能，用于解码，执行，写回，机器码可直接寻址光纤网络上从机设备的各个模块，无需额外指令配置，无需从机CPU参与执行。在多机协同测试脚本中，可简化编程，代码执行效率也较高。

所述主机和从机设备的模块包括Fiber、Math、RAM、FIFO等。Fiber模块为光纤通讯模块、Math模块为数学运算模块。其他英文RAM、FIFO、ARM、CPU为计算机专有术语。

多线程脚本处理器在多机设备组网中的使用，线程任务包括：

（1）Normal线程：

取指来源：FIFO；

指令流顺序执行，暂不会阻塞，不支持跳址；

指令范围：源、测量等基础功能设置；

组网中，可通过该线程为各个设备加载参数和程序。

（2）***程序块线程：

作为Normal指令的补充，由于Normal指令从FIFO中取指令，无法进行指令跳转。可以将循环执行的指令块（可视为一个程序函数），发送至***程序块指定地址中，由Normal线程启动执行或ARM直接启动；结束时，***程序块线程自行执行退出指令。退出前，调用中断指令，通知ARM。

该线程也可用于执行本机***任务，在运行时，不会因为其它线程阻塞，导致本线程阻塞。

（3）批处理线程：

相比***程序块线程，指令区存储空间更大，可以运行预先编辑好的完整脚本，执行完整的测试流程。

该组网架构以多线程脚本处理器为处理中心，设备的各个功能模块，包括主CPU均视为执行模块，挂载在多线程脚本处理器上，统一寻址执行。

在多机设备工作模式下，主机可利用批处理线程执行本机测试脚本，利用normal线程和***程序线程为各从机设备加载参数，回读参数，或者临时穿插本机操作任务。相比通过软件实现多线程调度，不会带来阻塞处理，现场保护以及恢复等问题，更加简洁，高效，灵活，可靠。由于在多机***下，速度瓶颈在网络通讯上，即使三线程全开，每条线程的处理速率也大于网络通讯速率，不会带来***速率损失。由于复用处理核心和接口，对FPGA资源开销也较小。

如图3所示，多个设备（主机与从机设备）可配成一个组（Group）。组长（组内主机）可向组内设备群发指令，无需分别发送，实现组内操作同步。相比Trig信号同步方式，脚本编程简单，效率更高。在光纤环路中，主机与从机设备被配置成多组时，光纤指令位的占用权由多个组长轮转切换，组间通过独立同步位进行同步，实现多组多脚本同步。组外设备，根据用户应用场合，可选择由主机控制，本机UI/PI独立操作或复合控制。

以源表多机设备组网为具体实施例，主机与从机通过光纤模块连接，组网信号流程图：

具体的，如图4所示，主机信号流程：

ARM层：主CPU完成的流程。

将完整批处理程序下载至多线程脚本处理器程序码区，启动运行；上位机下发高级语言指令，通过UI/PI/反馈操作转机器码下发程序块指令和/或流程化指令，在多线程脚本处理器执行期间，利用normal线程和***程序线程为各从机加载参数，回读参数，或者临时穿插本机操作任务。

底层混合***：用FPGA搭建的各功能模块、多线程脚本处理器（软核）等组成的工作***。

FPGA搭建的各功能模块包括RAM、FIFO、RAM、MUX及其他功能模块等，以多线程脚本处理器为处理中心，执行多线程任务，控制网络中的各功能模块。具体的，多线程脚本处理器取指口取指来源FIFO的normal指令、取指来源***程序码区RAM的***程序指令和/或取指来源批处理指令码区的批处理指令，取指控制器识别normal线程、***程序线程和批处理线程设置状态和当前执行状态，进行轮转切换。多线程脚本处理器直接寻址光纤网络上从机设备的各个模块，通过normal线程为各个设备加载参数和程序；通过批处理线程，各个设备可同时运行预先编辑好的完整脚本，执行完整的测试流程；通过***程序线程执行本机***任务或作为Normal指令的补充，循环执行动态加载的指令块，动态加载的指令块程序由ARM加载，可由Normal线程启动执行，也可由ARM直接启动。多线程脚本处理器具体指令执行过程如下：取指口通过多线程脚本处理器数据总线拿到源操作数，经多线程脚本处理器处理后，产生目标操作数，多线程脚本处理器再将目标操作数送到目标地址。

各功能模块之间均通过多线程脚本处理器进行互联，比如利用MOV指令，可将一个模块的参数送到另一个模块，具体的，多线程脚本处理器向多线程脚本处理器数据总线发送读指令，通过多线程脚本处理器数据总线获取指定模块地址的数据，再将该数据写入多线程脚本处理器数据总线指定模块地址中，完成MOV搬运的功能。

如图5所示，从机信号流程：

ARM层：将完整批处理程序下载至多线程脚本处理器程序码区，启动运行；通过UI/PI转机器码下发程序块指令和/或流程化指令，在多线程脚本处理器执行期间，向主机回传从机异常、状态。

底层混合***：用FPGA搭建的各功能模块、多线程脚本处理器（软核）等组成的工作***。FPGA搭建的各功能模块包括RAM、FIFO、RAM、MUX及其他功能模块等。

多线程脚本处理器取指指令包含真指令和伪指令：

真指令由多线程脚本处理器执行完成，操作流程为：解析操作码，根据数据寻址方式，通过多线程脚本处理器数据总线获取源操作数, 当指令为Mov指令时，根据目的操作数寻址方式，将源操作数通过数据总线写入目的操作地址中；当指令为goto型指令时，获取源操作数后，根据goto跳转条件，对源操作进行比较运算，根据运算结果，产生下一步执行的PC指针，并跳转；当指令为Operate(操作)时，对源操作数进行相应运算，将运算结果，根据目的操数作寻址方式，写入对应地址。

伪指令由多线程脚本处理器触发ARM执行。伪指令包含两种，一种为阻塞式伪指令，一种是非阻塞式伪指令。执行阻塞式伪指令时，多线程脚本处理器将停止运行，同时产生中断信号给ARM，ARM在处理中断程序时，获取多线程脚本处理器当前伪指令，完成对应操作。再恢复多线程处理器的运行。而非阻塞式伪指令，多线程脚本处理器不会停止运行，但会将伪指令写入伪指令FIFO，同时产生中断，ARM处理中断程序时，从FIFO读取缓存的伪指令，完成相应指令操作。

当多台设备执行一个测试脚本，即被配置为一个组（Group）时，为组模式。该模式，从机不跑自己的脚本指令，主要执行来自光纤的主机脚本指令。主机在运行主脚本时，可通过数据总线向组（Group）内设备群发写指令，组内成员收到指令时，会同时执行指令。不需要一个个将需要操作的参数先发给各个设备，再产生一个公共trig信号，通知各个模块启动执行事先加载好的参数。这种操作可以取代trig写同步。

当多台设备独立运行，即被配置成多组时，为多组模式。该模式，主机可以通过光纤查询从机的状态参数，或者根据需要临时介入到从机的操作运行，光纤指令位的占用权由多个组中的主机轮转切换。组间通过独立同步位进行同步，实现多组多脚本同步。独立同步位可配置成Trig信号，用于多组间实时Trig信号的传输，一组也可仅包含一台设备。每组以一台设备为主机，若干设备为从机，从机也可以仅包含一台设备。组外设备，根据用户应用场合，可选择由主机控制，本机UI/PI独立操作或复合控制。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种多机设备组网架构，其特征在于：包括主机和若干从机设备，所述主机与从机设备组成环形网络，每个所述从机设备挂载在主机的多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器控制各个从机设备完成多机测试流程，所述多线程脚本处理器包括脚本处理核、取指控制器和多个取指口，每个所述取指口对应一条线程，所述取指控制器识别线程设置状态和当前执行状态进行轮转切换，所述脚本处理核具有网络路由功能，机器码可直接寻址网络上从机设备的各个模块。

2.根据权利要求1所述的多机设备组网架构，其特征在于：所述线程包括Normal线程、***程序块线程和批处理线程，

所述Normal线程取指来源于FIFO，用于为各个从机设备加载参数和程序；

所述***程序块线程用于作为Normal线程的补充或执行本机***任务；

所述批处理线程运行预先编辑好的完整脚本，执行完整的测试流程，主机利用所述批处理线程直接控制从机设备各个模块，协同完成复杂测试任务。

3.根据权利要求2所述的多机设备组网架构，其特征在于：所述***程序块线程作为Normal线程的补充，将循环执行的指令块，发送至***程序块指定地址中，由Normal线程启动执行或ARM直接启动，结束时，所述***程序块线程自行执行退出指令，退出前，所述***程序块线程调用中断指令，通知ARM。

4.根据权利要求3所述的多机设备组网架构，其特征在于：所述多线程脚本处理器取指指令包含真指令和伪指令，

真指令由多线程脚本处理器执行完成，根据数据寻址方式，通过多线程脚本处理器数据总线获取源操作数，多线程脚本处理器产生目标操作数，再将目标操作数送到目标地址；

伪指令由多线程脚本处理器触发ARM执行。

5.根据权利要求4所述的多机设备组网架构，其特征在于：所述伪指令包含阻塞式伪指令和非阻塞式伪指令，当执行阻塞式伪指令时，多线程脚本处理器停止运行，同时产生中断信号给ARM，ARM在处理中断程序时，获取多线程脚本处理器当前伪指令，完成对应指令操作，再恢复多线程脚本处理器的运行；当执行非阻塞式伪指令，多线程脚本处理器将非阻塞式伪指令写入伪指令FIFO，同时产生中断，ARM处理中断程序时，从FIFO读取缓存的伪指令，完成对应指令操作。

6.根据权利要求1所述的多机设备组网架构，其特征在于：所述主机与从机设备可配成一个组或多组，被配置成一个组时，主机向组内从机设备群发指令，实现组内操作同步；被配置成多组时，指令位的占用权由多个组中的主机轮转切换，组间通过独立同步位进行同步，实现多组多脚本同步。

7.根据权利要求1所述的多机设备组网架构，其特征在于：每个所述从机设备通过光纤挂载在主机的多线程脚本处理器数据总线上，所述主机利用多线程脚本处理器通过光纤通讯控制各个从机设备完成多机用户测试流程。

8.根据权利要求7所述的多机设备组网架构，其特征在于：所述光纤通讯的光纤通讯位包含多线程脚本处理器数字总线映射的光纤指令位、独立同步位及CAN总线位。

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