CN114582721A - 半导体器件的制作方法 - Google Patents
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Abstract
本公开实施例公开了一种半导体器件的制作方法，包括：在第一晶圆中形成第一盲孔；在所述第一盲孔中形成第一填充结构；形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构；其中，所述第一掩膜结构包括掩膜开口；根据所述掩膜开口刻蚀所述第一晶圆，以在所述第一晶圆中形成第二盲孔；其中，所述第二盲孔的深度与所述第一盲孔的深度不同；所述第二盲孔的位置与所述第一盲孔的位置不同；在形成所述第二盲孔之后，去除所述第一掩膜结构和所述第一填充结构。
Description
技术领域
本公开实施例涉及但不限于半导体制造领域，尤其涉及一种半导体器件的制作方法。
背景技术
在半导体器件的制作过程中，通过刻孔工艺可在晶圆中形成孔结构（包括通孔和/或盲孔）。
刻孔工艺目前只是在晶圆表面刻蚀一种深度的孔结构，如果涉及到刻蚀两种深度或者两种深度以上的孔结构，例如，在刻蚀形成第二孔结构时，已形成的第一孔结构（深度不同于第二孔结构）的深度和侧壁形貌难以控制，导致刻孔工艺的稳定性较差。
发明内容
本公开实施例提供一种半导体器件的制作方法，包括：
在第一晶圆中形成第一盲孔；
在所述第一盲孔中形成第一填充结构；
形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构；其中，所述第一掩膜结构包括掩膜开口；
根据所述掩膜开口刻蚀所述第一晶圆，以在所述第一晶圆中形成第二盲孔；其中，所述第二盲孔的深度与所述第一盲孔的深度不同；所述第二盲孔的位置与所述第一盲孔的位置不同；
在形成所述第二盲孔之后，去除所述第一掩膜结构和所述第一填充结构。
在一些实施例中，所述第一填充结构包括：第一键合胶层；所述第一掩膜结构包括：第二晶圆；其中，所述第二晶圆包括所述掩膜开口；
所述在所述第一盲孔中形成第一填充结构，包括：
向所述第一盲孔中涂覆所述第一键合胶层；
所述形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构，包括：
对准并键合所述第一晶圆和所述第二晶圆；其中，所述第一键合胶层位于所述第一晶圆和所述第二晶圆之间。
在一些实施例中，所述第一晶圆包括：第一区域和第二区域；其中，所述第一盲孔位于所述第一区域；所述制作方法还包括：
在向所述第一盲孔中填充所述第一键合胶层的同时，形成覆盖所述第二区域的所述第一键合胶层。
在一些实施例中，所述第二晶圆包括：第三区域和第四区域；其中，所述掩膜开口位于所述第四区域；
在对准并键合所述第一晶圆和所述第二晶圆之前，所述制作方法还包括：
形成覆盖所述第三区域的第二键合胶层；
所述键合所述第一晶圆和所述第二晶圆，包括：
键合所述第一键合胶层和所述第二键合胶层，以使得所述第一晶圆和所述第二晶圆键合。
在一些实施例中，所述在形成所述第二盲孔之后，去除所述第一掩膜结构和所述第一填充结构，包括：
对所述第一晶圆和所述第二晶圆执行解键合处理，以显露所述第一键合胶层；
去除所述第一键合胶层。
在一些实施例中，所述第一晶圆包括：第一区域和第二区域；其中，所述第一盲孔位于所述第一区域；
所述在所述第一盲孔中形成第一填充结构，包括：
向所述第一盲孔中沉积填充材料；其中，所述填充材料覆盖所述第二区域；
去除位于所述第一晶圆之上的所述填充材料，以形成所述第一填充结构；其中，所述第一填充结构的顶表面与所述第一晶圆的顶表面基本平齐。
在一些实施例中，所述在所述第一盲孔中形成第一填充结构，包括：
形成覆盖所述第一盲孔侧壁和所述第一盲孔底部的所述第一填充结构，并基于所述第一盲孔的形貌形成第一子盲孔；
所述形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构，包括：
形成覆盖所述第一晶圆和所述第一子盲孔的所述第一掩膜结构；其中，所述第一掩膜结构相对远离所述第一晶圆的表面基本平齐。
在一些实施例中，所述形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构，包括：
键合所述第一晶圆和第二晶圆；其中，所述第一填充结构位于所述第一晶圆和所述第二晶圆之间；
形成贯穿所述第二晶圆的所述掩膜开口；其中，所述掩膜开口显露所述第一晶圆。
在一些实施例中，在键合所述第一晶圆和所述第二晶圆之后，且在刻蚀所述第二晶圆之前，所述制作方法还包括：
减薄所述第二晶圆相对远离所述第一晶圆的一侧。
在一些实施例中，在形成所述第二盲孔之后，且在去除所述第一掩膜结构和所述第一填充结构之前，所述制作方法还包括：
在所述第二盲孔中形成第二填充结构；
形成覆盖所述第一掩膜结构和所述第二填充结构的第二掩膜结构；
形成贯穿所述第二掩膜结构和所述第一掩膜结构且底部位于所述第一晶圆内的第三盲孔；其中，所述第三盲孔的深度与所述第二盲孔的深度不同，所述第三盲孔的深度与所述第一盲孔的深度不同；所述第三盲孔的位置与所述第二盲孔的位置不同，所述第三盲孔的位置与所述第一盲孔的位置不同。
本公开实施例中，通过先在第一盲孔中形成第一填充结构，再形成覆盖第一晶圆和第一填充结构的第一掩膜结构，然后根据第一掩膜结构中的掩膜开口刻蚀第一晶圆，可在第一晶圆中形成与第一盲孔的深度不同的第二盲孔。在形成第二盲孔的过程中，由于第一盲孔中形成有第一填充结构，并且第一掩膜结构覆盖第一填充结构，第一掩膜结构和第一填充结构可较好地保护第一盲孔的侧壁和底部，减小已形成的第一盲孔暴露于刻蚀环境中的概率，有利于保证第一盲孔的侧壁的形貌较好，以及减小第一盲孔被进一步刻蚀的概率，进而使得第一盲孔的实际深度更接近设计深度，有利于提高硅通孔刻孔的工艺稳定性。
进一步地，若需要在不同的第一晶圆中形成第一盲孔和第二盲孔时，可重复利用包括掩膜开口的第一掩膜结构，即第一掩膜结构可以重复使用。如此，可减少后续加工对第一掩膜结构的用量需求，降低了半导体器件的制作成本。
附图说明
图1是根据本公开实施例示出的一种半导体器件的制作方法的流程图；
图2是根据本公开实施例示出的一种半导体器件制作过程的示意图一；
图3是根据本公开实施例示出的一种半导体器件制作过程的示意图二；
图4是根据本公开实施例示出的一种半导体器件制作过程的示意图三；
图5是根据本公开实施例示出的一种半导体器件制作过程的示意图四；
图6是根据本公开实施例示出的一种半导体器件制作过程的示意图五；
图7是根据本公开实施例示出的一种半导体器件制作过程的示意图六；
图8是根据本公开实施例示出的一种半导体器件制作过程的示意图七；
图9a是根据本公开实施例示出的一种半导体器件制作过程的示意图八；
图9b是根据本公开实施例示出的一种半导体器件制作过程的示意图九；
图9c是根据本公开实施例示出的一种半导体器件制作过程的示意图十；
图10是根据本公开实施例示出的一种半导体器件制作过程的示意图十一；
图11是根据本公开实施例示出的一种半导体器件制作过程的示意图十二；
图12是根据本公开实施例示出的一种半导体器件制作过程的示意图十三；
图13是根据本公开实施例示出的一种半导体器件制作过程的示意图十四；
图14是根据本公开实施例示出的一种半导体器件制作过程的示意图十五；
图15是根据本公开实施例示出的一种半导体器件制作过程的示意图十六；
图16是根据本公开实施例示出的一种半导体器件制作过程的示意图十七；
图17是根据本公开实施例示出的另一种半导体器件制作过程的示意图一；
图18a是根据本公开实施例示出的另一种半导体器件制作过程的示意图二；
图18b是根据本公开实施例示出的另一种半导体器件制作过程的示意图三；
图19是根据本公开实施例示出的另一种半导体器件制作过程的示意图四；
图20是根据本公开实施例示出的另一种半导体器件制作过程的示意图五；
图21是根据本公开实施例示出的另一种半导体器件制作过程的示意图六；
图22是根据本公开实施例示出的另一种半导体器件制作过程的示意图七。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
随着半导体技术的发展，集成电路的特征尺寸不断缩小，器件互连密度不断提高。传统的二维封装已经不能满足业界的需求，因此基于硅通孔（Through Silicon Via，TSV）垂直互连的转接板封装方式以其短距离互连、高密度集成以及低成本的关键技术优势，逐渐引领了封装技术的发展。
通过执行两次刻孔工艺可在晶圆中形成两种不同深度的硅通孔。在执行第一次刻孔工艺之后，且在执行第二次刻孔工艺之前，形成覆盖晶圆、第一硅通孔侧壁和底部的光刻胶层。通过执行曝光和显影工艺，形成图案化的光刻胶层，根据光刻胶层中的图案执行第二次刻孔工艺，以在晶圆中形成第二硅通孔。
这里，第一硅通孔和第二硅通孔可以用作透光结构，即允许光线通过。或者，可向第一硅通孔和第二硅通孔中填充导电材料，以形成导电的互连结构，互连结构用于实现两个功能结构之间的电连接。
然而，上述在执行第一次刻孔工艺之后形成的第一硅通孔的侧壁几乎垂直于第一硅通孔的底部，覆盖第一硅通孔侧壁的光刻胶可能会脱落，在执行第二次刻孔工艺时，由于第一硅通孔侧壁的光刻胶脱落，第一硅通孔的侧壁暴露于刻蚀环境中，导致第一硅通孔的侧壁损伤。
相关技术中，通过在第二硅通孔的预设位置处先形成凸点，在执行第一次刻孔工艺之后，去除该凸点以显露晶圆，并对该凸点显露的晶圆执行第二次刻孔工艺。如此，无需涂覆光刻胶层，即避免了覆盖第一硅通孔侧壁的光刻胶的脱落。
然而，上述去除凸点再执行第二次刻孔工艺的方案中，在执行第一次刻孔工艺之后第一硅通孔达到设计深度时，在执行第二次刻孔工艺的过程中，由于第一硅通孔未受到保护，第一硅通孔暴露于刻蚀环境中，导致第一硅通孔的实际深度增加（即大于第一硅通孔的设计深度），降低了硅通孔刻孔的工艺稳定性。
并且，当第一硅通孔用作透光结构时，由于第一硅通孔被进一步刻蚀，可能导致位于第一硅通孔下方的其它结构受到损伤。当向第一硅通孔中填充导电材料时，由于第一硅通孔的实际深度增加，导致填充第一硅通孔的互连结构的实际深度增加，影响信号的传输。例如，出现信号延迟等。
进一步地，若需要在晶圆中形成两种以上不同深度的硅通孔时，第一硅通孔的实际深度进一步增加，第二硅通孔的实际深度增加，导致硅通孔刻孔的工艺稳定性进一步降低。
在执行第一次刻孔工艺之后第一硅通孔未达到设计深度时，在执行第二次刻孔工艺的过程中，可进一步刻蚀第一硅通孔，以将其刻蚀至设计深度。然而，该方案需要先形成深度深的第一硅通孔，然后再形成深度浅的第二硅通孔，即硅通孔的制作需要按照由深至浅的工序执行，导致硅通孔制作工艺的灵活性较低，并且深度深的第一硅通孔需要执行两次刻孔工艺，导致第一硅通孔侧壁的连续性较差。
并且，当第一硅通孔用作透光结构时，由于第一硅通孔侧壁的连续性较差，可能导致光线折射的概率增加，影响光线的传输。当向第一硅通孔中填充导电材料时，由于第一硅通孔侧壁的连续性较差，可能影响后续导电材料的填充。
有鉴于此，本公开实施例提供一种半导体器件的制作方法。
图1是根据本公开实施例示出的一种半导体器件的制作方法的流程图，该制作方法至少包括以下步骤：
S100：在第一晶圆中形成第一盲孔；
S200：在第一盲孔中形成第一填充结构；
S300：形成覆盖第一晶圆和第一填充结构的第一掩膜结构；其中，第一掩膜结构包括掩膜开口；
S400：根据掩膜开口刻蚀第一晶圆，以在第一晶圆中形成第二盲孔；其中，第二盲孔的深度与第一盲孔的深度不同；第二盲孔的位置与第一盲孔的位置不同；
S500：在形成第二盲孔之后，去除第一掩膜结构和第一填充结构。
本公开实施例中，通过先在第一盲孔中形成第一填充结构，再形成覆盖第一晶圆和第一填充结构的第一掩膜结构，然后根据第一掩膜结构中的掩膜开口刻蚀第一晶圆，可在第一晶圆中形成与第一盲孔的深度不同的第二盲孔。在形成第二盲孔的过程中，由于第一盲孔中形成有第一填充结构，并且第一掩膜结构覆盖第一填充结构，第一掩膜结构和第一填充结构可较好地保护第一盲孔的侧壁和底部，减小已形成的第一盲孔暴露于刻蚀环境中的概率，有利于保证第一盲孔的侧壁的形貌较好，以及减小第一盲孔被进一步刻蚀的概率，进而使得第一盲孔的实际深度更接近设计深度，有利于提高硅通孔刻孔的工艺稳定性。
并且，由于第一盲孔被进一步刻蚀的概率减小，有利于减小位于第一硅通孔下方的其它结构受到损伤的概率，即可较好地保护位于第一硅通孔下方的其它结构。
此外，由于第二盲孔的刻蚀和第一盲孔的刻蚀各自独立地进行，有利于保证第二盲孔和第一盲孔侧壁的连续性较好。
图2至图22是根据本公开实施例示出的一种半导体器件的制作过程示意图。下面将结合图1、图2至图22对本公开再做进一步详细的说明。
首先，参照图2至图8所示，执行步骤S100：在第一晶圆101中形成第一盲孔104。
在一些实施例中，在执行步骤S100之前，上述制作方法还包括：
提供第一晶圆101；
依次形成覆盖第一晶圆101的第一掩膜材料层102’和第一光刻胶材料层103’；
在第一光刻胶材料层103’中形成第一光刻图案1031；
根据第一光刻图案1031刻蚀第一掩膜材料层102’，以在第一掩膜材料层102’中形成掩膜图案1021；
上述步骤S100，包括：
根据掩膜图案1021刻蚀第一晶圆101，以在第一晶圆101中形成第一盲孔104。
示例性地，通过薄膜沉积工艺，在第一晶圆101上沉积第一掩膜材料层102’，薄膜沉积工艺包括但不限于化学气相沉积（CVD）工艺、等离子体增强化学气相沉积（PECVD）工艺、原子层沉积（ALD）工艺或其组合。
示例性地，通过涂胶工艺，在第一掩膜材料层102’上涂覆第一光刻胶材料层103’。涂胶工艺包括但不限于旋涂工艺、喷涂工艺、滚涂工艺、浸涂工艺、印刷工艺或其组合。
示例性地，通过曝光和显影工艺，形成包括第一光刻图案1031的第一光刻胶层103，第一光刻图案1031的底部显露第一掩膜材料层102’。第一光刻图案1031用于定义第一盲孔104的位置。
示例性地，通过刻蚀工艺，沿z轴方向向下刻蚀第一掩膜材料层102’，形成包括掩膜图案1021的掩膜层102，掩膜图案1021的底部显露第一晶圆101，沿z轴方向继续向下刻蚀第一晶圆101，以在第一晶圆101中形成第一盲孔104，第一盲孔104的底部位于第一晶圆101内。刻蚀工艺包括但不限于干法刻蚀、湿法刻蚀或其组合。掩膜层102用于在刻蚀形成第一盲孔104的过程中保护掩膜图案1021，减小掩膜图案1021发生变形的概率。
第一晶圆101的组成材料包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。本实施例中第一晶圆101为硅晶圆。
第一掩膜材料层102’的组成材料包括：氧化硅、氮化硅，多晶硅、无定型碳、旋涂碳中的任意一种或其任意组合。
第一光刻胶材料层103’的组成材料包括：感光树脂或者辐射敏感材料等。
第一盲孔104可以是位于第一晶圆101内的孔结构，还可以是位于第一晶圆101内的槽结构。第一盲孔104在水平面的投影包括圆形、椭圆形、正方形或者长方形等。这里，水平面可以是垂直于z轴的平面。
然后，执行步骤S200：在第一盲孔104中形成第一填充结构。
在一些实施例中，第一填充结构包括：第一键合胶层；
上述步骤S200，包括：向第一盲孔104中涂覆第一键合胶层。
示例性地，可通过涂胶工艺，向第一盲孔104中涂覆第一键合胶层105’。涂胶工艺包括但不限于旋涂工艺、喷涂工艺、滚涂工艺、浸涂工艺、印刷工艺或其组合。
在一示例中，参照图9a所示，第一键合胶层105’包括空隙1051，即图9a中的第一键合胶层105’为空心结构。在另一示例中，参照图9b所示，第一键合胶层105’完全填充第一盲孔104，即图9b中的第一键合胶层105’为实心结构。
在一示例中，第一键合胶层105’的顶表面与第一晶圆101的顶表面基本平齐。这里，基本平齐包括第一键合胶层105’的顶表面与第一晶圆101的顶表面完全平齐，或者，第一键合胶层105’的顶表面与第一晶圆101的顶表面之间的距离非常小，可忽略不计。
需要指出的是，向第一盲孔104中涂覆第一键合胶层105’的过程中，由于受实际工艺条件的影响或限制，可能会出现如图9a所示的空隙1051。通过设置第一键合胶层105’的顶表面与第一晶圆101的顶表面基本平齐，即可保证第一晶圆101在加工过程中的平整度，为后续的半导体制程提供相对平坦的表面。
并且，通过保证第一键合胶层105’的顶表面与第一晶圆101的顶表面基本平齐，有利于提高后续第一晶圆与第二晶圆之间的对准精度和键合精度，进而提高后续制作第二盲孔的工艺稳定性。
第一键合胶层105’包括临时键合（Temporary Bonding，TB）胶，用于在后续的制程中将第一晶圆和第二晶圆临时键合或者将第一晶圆和第二晶圆解键合。临时键合胶的材质包括激光照射后溶解的聚合物材料或者加热后溶解的聚合物材料。例如，热塑性树脂等。
本公开实施例中，通过向第一盲孔中涂覆第一键合胶层，第一键合胶层在保护第一盲孔的侧壁和底部的同时，还可用于在后续的制程中键合第一晶圆和第二晶圆，键合后的第二晶圆可进一步的保护位于第一盲孔中的第一键合胶层，使得后续第二盲孔的刻蚀独立于第一盲孔进行，有利于减小第一盲孔被进一步刻蚀的概率，提高硅通孔刻孔的工艺稳定性。
在一些实施例中，参照图8所示，第一晶圆101包括：第一区域101a和第二区域101b；其中，第一盲孔104位于第一区域101a；上述制作方法还包括：
在向第一盲孔104中填充第一键合胶层105的同时，形成覆盖第二区域101b的第一键合胶层105。
示例性地，第一区域101a可以是第一晶圆101中用于形成第一盲孔104的区域，第二区域101b可以是第一晶圆101中除第一区域101a之外的区域。在向第一盲孔104中涂覆第一键合胶层时，部分第一键合胶层涂覆在第二区域101b上，从而形成如图9c所示的第一键合胶层105。
在一些实施例中，第一键合胶层105相对远离第一晶圆101的表面满足预设平坦条件。这里，满足预设平坦条件包括：第一键合胶层105相对远离第一晶圆101的表面平行于水平面，或者，第一键合胶层105相对远离第一晶圆101的表面相对于水平面的平整度公差范围包括-20纳米至20纳米。
本公开实施例中，在向第一盲孔中填充第一键合胶层的同时，形成覆盖第二区域的第一键合胶层，有利于增大第一晶圆表面涂覆第一键合胶层的区域，从而增大后续键合的第一晶圆与第二晶圆之间的粘附强度，保证第一晶圆与第二晶圆之间通过键合胶方式键合的牢固性，减小因第一晶圆与第二晶圆之间的粘附强度过小而发生偏移或提前解键合的概率，有利于保证后续第二盲孔制作的正常进行。
其次，执行步骤S300：形成覆盖第一晶圆101和第一填充结构的第一掩膜结构；其中，第一掩膜结构包括掩膜开口1061。以下将以图9c所示的示例为例进行说明，然而本公开并不限于此。
在一些实施例中，参照图13所示，第一掩膜结构包括：第二晶圆106；其中，第二晶圆106包括掩膜开口1061；
上述步骤S300，包括：对准并键合第一晶圆101和第二晶圆106；其中，第一键合胶层105位于第一晶圆101和第二晶圆106之间。
第二晶圆106的组成材料包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
可以理解的是，在本实施例中，第二晶圆106为包括掩膜开口1061的晶圆，掩膜开口1061用于定义后续形成的第二盲孔的位置。第二晶圆106用于在刻蚀形成第二盲孔的过程中保护掩膜开口1061，减小掩膜开口1061发生变形的概率。在其它示例中，第二晶圆106可以是完整的晶圆，将在下文中进行详细说明，此处不再赘述。
在一些实施例中，参照图13所示，第二晶圆106包括：第三区域和第四区域；其中，掩膜开口1061位于第四区域；
在对准并键合第一晶圆101和第二晶圆106之前，上述制作方法还包括：
形成覆盖第三区域的第二键合胶层；
上述键合第一晶圆101和第二晶圆106，包括：
键合第一键合胶层105和第二键合胶层，以使得第一晶圆101和第二晶圆106键合。
示例性地，第四区域可以是第二晶圆106中用于形成掩膜开口1061的区域，第三区域可以是第二晶圆106中除第四区域之外的区域。采用上述涂胶工艺，在第二晶圆106的第三区域涂覆第二键合胶层，倒置第二晶圆106，以使得第三区域涂覆有第二键合胶层的表面朝向第一晶圆101，然后键合第一键合胶层105和第二键合胶层。
可以理解的是，在键合第一晶圆101和第二晶圆106之后，第一键合胶层105位于第一晶圆101和第二晶圆106之间，第二键合胶层（图中未示出）位于第一键合胶层105和第二晶圆106之间。
第二键合胶层包括临时键合胶，用于在后续的制程中将第一晶圆和第二晶圆临时键合或者将第一晶圆和第二晶圆解键合。临时键合胶的材质包括激光照射后溶解的聚合物材料，例如，热塑性树脂。本实施例中，第二键合胶层与第一键合胶层相同。在其它实施例中，第二键合胶层与第一键合胶层不同。
相较于仅在第一晶圆中涂覆第一键合胶层，本公开实施例中，还通过在第二晶圆的第三区域涂覆第二键合胶层，有利于增大后续键合的第一晶圆与第二晶圆之间的粘附强度，进一步保证第一晶圆与第二晶圆之间通过键合胶方式键合的牢固性，减小因第一晶圆与第二晶圆之间的粘附强度过小而发生偏移或提前解键合的概率，有利于进一步保证后续第二盲孔制作的正常进行。
在一些实施例中，结合图10和图13所示，上述步骤S300，包括：
键合第一晶圆101和第二晶圆106’’；其中，第一填充结构位于第一晶圆101和第二晶圆106’’之间；
形成贯穿第二晶圆106’’的掩膜开口1061；其中，掩膜开口1061显露第一晶圆101。
示例性地，形成覆盖第二晶圆106’’的第二光刻胶材料层，通过对第二光刻胶材料层执行曝光和显影工艺，形成包括第二光刻图案1071的第二光刻胶层107。这里，第二光刻胶层107的组成材料可与第一光刻胶层103的组成材料相同，不再赘述。
示例性地，通过刻蚀工艺，沿z轴方向向下刻蚀第二晶圆106’’，形成包括掩膜开口1061的第二晶圆106。在一示例中，第一键合胶层105仅位于第一盲孔中，掩膜开口1061的底部显露第一晶圆101。在另一示例中，第一键合胶层105还位于第二区域上，掩膜开口1061的底部显露第一键合胶层105，去除掩膜开口1061底部显露的第一键合胶层105，以显露第一晶圆101。
与图13中第二晶圆106不同的是，在本示例中，第二晶圆106’’为完整的晶圆。这里，完整的晶圆表示的是未经光刻、刻蚀和沉积等加工处理的晶圆，或者，未形成有掩膜开口或电路图案的晶圆。
在实际的应用中，通常需要对某一批次的第一晶圆进行加工，以在该批次的每个第一晶圆中至少形成第一盲孔和第二盲孔。例如，在第1个第一晶圆中制作第一盲孔时，采用第二晶圆106’’对第1个第一晶圆进行加工，形成包括掩膜开口1061的第二晶圆106（如图13所示），在第2个第一晶圆中制作第二盲孔时，可重复利用该第二晶圆106，而无需采用另一个完整的第二晶圆106’’，如此，可减少对第二晶圆106’’的用量需求，降低了半导体器件的制作成本。
在一些实施例中，结合图10和图11所示，在键合第一晶圆101和第二晶圆106’’之后，且在刻蚀第二晶圆106’’之前，上述制作方法还包括：
减薄第二晶圆106’’相对远离第一晶圆101的一侧。
示例性地，可先对第二晶圆106’’相对远离第一晶圆101的一侧执行减薄处理，形成如图11所示的减薄后的第二晶圆106’，再在减薄后的第二晶圆106’上涂布第二光刻胶材料层。这里，减薄处理包括平坦化处理或者刻蚀处理。
可以理解的是，第二晶圆106用作制作第二盲孔108的硬掩膜层，通过将第二晶圆106’’执行减薄处理，可减小第二晶圆106’’的厚度，以使得最终的第二晶圆106的厚度满足用作硬掩膜层的工艺要求。
需要强调的是，在实际的应用中，当提供的第二晶圆106’’的厚度已满足用作硬掩膜层的工艺需求时，也可不作减薄处理，本公开在此不作限制。
接下来，结合图13和图14所示，执行步骤S400：根据掩膜开口1061刻蚀第一晶圆101，以在第一晶圆101中形成第二盲孔108；其中，第二盲孔108的深度与第一盲孔104的深度不同；第二盲孔108的位置与第一盲孔104的位置不同。
示例性地，通过刻蚀工艺，沿z轴方向向下刻蚀第一晶圆101，以在第一晶圆101中形成第二盲孔108，第二盲孔108的底部位于第一晶圆101内。刻蚀工艺包括但不限于干法刻蚀、湿法刻蚀或其组合。
第二盲孔108可以是位于第一晶圆101内的孔结构，还可以是位于第一晶圆101内的槽结构。第二盲孔108在水平面的投影包括圆形、椭圆形、正方形或者长方形等。这里，水平面可以是垂直于z轴的平面。
第二盲孔108的深度与第一盲孔104的深度不同包括：第二盲孔108的深度大于第一盲孔104的深度，或者，第二盲孔108的深度小于第一盲孔104的深度。
可以理解的是，由于第一盲孔中形成有第一填充结构，并且第二晶圆覆盖形成有第一填充结构的第一盲孔，在刻蚀形成第二盲孔的过程中，可减小第一盲孔暴露于刻蚀环境中的概率，即减小第一盲孔被进一步刻蚀的概率。因此，本公开实施例提供的制作方法有利于保证已形成的第一盲孔的侧壁形貌较好，并且不会增加已形成的第一盲孔的深度。
此外，由于第一盲孔的刻蚀和第二盲孔的刻蚀独立进行，硅通孔的制作无需按照由深至浅的工序执行，例如，当第一盲孔的深度h1和第二盲孔的深度h2满足：h1＜h2，可先形成深度浅的第一盲孔，再形成深度深的第二盲孔。又例如，当第一盲孔的深度h1和第二盲孔的深度h2满足：h1＞h2，可先形成深度深的第一盲孔，再形成深度浅的第二盲孔。如此，有利于提高硅通孔制作工艺的灵活性。并且第一盲孔和第二盲孔均是通过一次刻蚀形成，有利于保证第一盲孔侧壁的连续性和第二盲孔侧壁的连续性较好，即第一盲孔的侧壁和第二盲孔的侧壁较为平坦。
最后，结合图14至图16所示，执行步骤S500：在形成第二盲孔108之后，去除第一掩膜结构和第一填充结构。
在一些实施例中，在形成第二盲孔108之后，上述步骤S500，包括：
对第一晶圆101和第二晶圆106执行解键合处理，以显露第一键合胶层105；
去除第一键合胶层105。
示例性地，在形成第二盲孔108之后，通过激光照射第一键合胶层105或者加热第一键合胶层105，以使得第一键合胶层105溶解，从而使得第一晶圆101和第二晶圆106分离，即第一晶圆101和第二晶圆106解键合。在第一晶圆101和第二晶圆106解键合后，去除第一键合胶层105，从而形成如图16所示的结构。
在一示例中，参照图16所示，第二盲孔108的深度h2大于第一盲孔104的深度h1。在其它示例中，第二盲孔108的深度h2可小于第一盲孔104的深度h1，本公开在此不作限制。
本公开实施例中，由于第一晶圆和第二晶圆之间采用物理方式（即临时键合胶）键合，在独立形成第一盲孔和第二盲孔之后，通过解键合的方式即可分离第一晶圆和第二晶圆，而不会对第一晶圆和第二晶圆造成损害，一方面保证了第一晶圆的完整性，另一方面，解键合的第二晶圆可在同一批次中其它的第一晶圆的加工过程中重复使用，提高了第二晶圆的利用率，降低了半导体器件的制作成本。
在一些实施例中，结合图8和图17所示，上述步骤S200，包括：
向第一盲孔104中沉积填充材料；其中，填充材料覆盖第二区域101b；
去除位于第一晶圆101之上的填充材料，以形成第一填充结构205；其中，第一填充结构205的顶表面与第一晶圆101的顶表面基本平齐。
示例性地，可通过薄膜沉积工艺向第一盲孔104中沉积填充材料。在向第一盲孔104中沉积填充材料的过程中，部分填充材料覆盖在第二区域101b上，通过执行平坦化处理去除位于第一晶圆101之上的填充材料，从而形成如图17所示的第一填充结构205。
在一示例中，第一填充结构205包括空隙，即第一填充结构205为空心结构。在另一示例中，第一填充结构205完全填充第一盲孔104，即第一填充结构205为实心结构。
在一示例中，第一填充结构205的顶表面与第一晶圆101的顶表面基本平齐。这里，基本平齐包括第一填充结构205的顶表面与第一晶圆101的顶表面完全平齐，或者，第一填充结构205的顶表面与第一晶圆101的顶表面之间的距离非常小，可忽略不计。
需要指出的是，向第一盲孔104中沉积填充材料的过程中，由于受实际工艺条件的影响或限制，第一填充结构205中可能会出现空隙。通过设置第一填充结构205的顶表面与第一晶圆101的顶表面基本平齐，即可保证第一晶圆101在加工过程中的平整度，为后续的半导体制程提供相对平坦的表面。
第一填充结构205可以是绝缘材料，例如，氧化硅，氮化硅或者氮氧化硅等，第一填充结构205还可以是金属材料，例如，钨、铜、铝或者钛等。本示例中，第一填充结构205为金属。
本公开实施例中，通过在第一盲孔中沉积填充材料，可在第一盲孔中形成第一填充结构，由于第一填充结构的顶表面与第一晶圆的顶表面基本平齐，有利于为后续的半导体制程提供相对平坦的表面，保证后续制作工艺的正常进行。
在一些实施例中，结合图17至图20所示，上述步骤S300，包括：
依次形成覆盖第一晶圆101和第一填充结构205的第二掩膜材料层206’和第二光刻胶材料层107’；
在第二光刻胶材料层107’中形成第二光刻图案1071；
根据第二光刻图案1071刻蚀第二掩膜材料层206’，以在第二掩膜材料层206’中形成掩膜开口2061。
示例性地，通过薄膜沉积工艺，在第一晶圆101和第一填充结构205上沉积第二掩膜材料层206’，这里，第二掩膜材料层206’的组成材料可与第一掩膜材料层102’的组成材料相同，不再赘述。
示例性地，通过涂胶工艺，在第二掩膜材料层206’上涂覆第二光刻胶材料层107’。这里，第二光刻胶材料层107’的组成材料可与第一光刻胶材料层103’的组成材料相同，不再赘述。
示例性地，通过曝光和显影工艺，形成包括第二光刻图案1071的第二光刻胶层107，第二光刻图案1071的底部显露第二掩膜材料层206’。第二光刻图案1071用于定义第二盲孔108的位置。
示例性地，通过刻蚀工艺，沿z轴方向向下刻蚀第二掩膜材料层206’，形成包括掩膜开口2061的第一掩膜结构206，掩膜开口2061的底部显露第一晶圆101，沿z轴方向继续向下刻蚀第一晶圆101，以在第一晶圆101中形成第二盲孔108。第一掩膜结构206用于在刻蚀形成第二盲孔108的过程中保护掩膜开口2061，减小掩膜开口2061发生变形的概率。
可以理解的是，在图13所示的示例中，第一掩膜结构（即第二晶圆106）可通过键合的方式覆盖第一晶圆101和第一填充结构（即第一键合胶层105）。在图20所示的示例中，第一掩膜结构206可通过沉积的方式覆盖第一晶圆101和第一填充结构205。
在一些实施例中，结合图8和图18b所示，上述步骤S200，包括：
形成覆盖第一盲孔104侧壁和第一盲孔104底部的第一填充结构205’，并基于第一盲孔104的形貌形成第一子盲孔；
上述步骤S300，包括：
形成覆盖第一晶圆101和第一子盲孔的第一掩膜结构；其中，第一掩膜结构相对远离第一晶圆101的表面基本平齐。
示例性地，可通过控制薄膜沉积的工艺参数，形成覆盖第一盲孔104侧壁和第一盲孔104底部的第一填充结构205’，并基于第一盲孔104的形貌形成第一子盲孔（图中未示出）。可以理解的是，第一子盲孔位于第一盲孔104内，第一填充结构205’位于第一盲孔104和第一子盲孔之间。
第二掩膜材料层206’不仅覆盖第二区域101b，还位于第一子盲孔中，第二掩膜材料层206’相对远离第一晶圆101的表面满足预设平坦条件。这里，满足预设平坦条件包括：第二掩膜材料层206’相对远离第一晶圆101的表面平行于水平面，或者，第二掩膜材料层206’相对远离第一晶圆101的表面相对于水平面的平整度公差范围包括-20纳米至20纳米。
通过执行类似图19和图20的工艺，可形成覆盖第一晶圆101和第一子盲孔的第一掩膜结构，并且第一掩膜结构相对远离第一晶圆101的表面基本平齐。
在一些实施例中，第一盲孔104和第二盲孔108中的至少一个用作透光结构。例如，在去除第一掩膜结构和第一填充结构之后，第一盲孔104和第二盲孔108中的至少一个用于透过光线。可以理解的是，在本示例中，当第一盲孔104和第二盲孔108中的至少一个用作透光结构时，无需向该透光结构中填充材料。
在一些实施例中，结合图16所示，在去除第一掩膜结构和第一填充结构之后，上述制作方法还包括：在第一盲孔104中形成透光结构；和/或，在第二盲孔108中形成透光结构。
示例性地，可通过包括薄膜沉积工艺，向第一盲孔104中填充透光材料，以在第一盲孔104中形成透光结构；和/或，向第二盲孔108中填充透光材料，以在第二盲孔108中形成透光结构。这里，透光材料可以是本领域已知的透光材料，本公开在此不作限制。
可以理解的是，在本示例中，当向第一盲孔104中填充透光材料时，可在第一盲孔104中形成透光结构，该透光结构允许光线通过。当向第二盲孔108中填充透光材料时，可在第二盲孔108中形成透光结构，该透光结构允许光线通过。
在一些实施例中，结合图16所示，在去除第一掩膜结构和第一填充结构之后，上述制作方法还包括：
在第一盲孔104中形成第一导电结构（图中未示出）；和/或，在第二盲孔108中形成第二导电结构（图中未示出）。
示例性地，可通过包括薄膜沉积工艺，向第一盲孔104中填充第一导电材料，向第二盲孔108中填充第二导电材料。
在一示例中，第一导电材料和第二导电材料相同。第一盲孔104和第二盲孔108可同时填充，或者，第一盲孔104和第二盲孔108可先后填充，本公开在此不作限制。在第一盲孔104和第二盲孔108同时填充时，可节约制作工序，同时缩短半导体器件的制作周期。
在另一示例中，第一导电材料和第二导电材料不同。可先填充第二导电材料，再填充第一导电材料。例如，在形成第二盲孔之后，且在去除第一填充结构之前，在第二盲孔中形成第二导电结构。在形成第二导电结构之后，去除第一填充结构，并在第一盲孔中形成第一导电结构。
第一导电结构和第二导电结构的组成材料包括导电材料，例如，铜，钛，铝，铂，钨，钽，氮化钛，氮化钨，氮化钽中的任意一种或其组合。
本公开实施例中，在去除第一掩膜结构和第一填充结构之后，在第一盲孔中形成第一导电结构以及在第二盲孔中形成第二导电结构，由于第一盲孔和第二盲孔的实际深度更接近设计深度，使得第一导电结构和第二导电结构的实际尺寸（即竖直方向的尺寸）更接近设计尺寸，有利于保证通过第一导电结构和第二导电结构传输的信号的稳定性。
在一些实施例中，可通过激光照射处理或者加热处理的方式去除第一盲孔中的第一填充结构。例如，参照图15所示，当第一填充结构为第一键合胶层105时，可通过激光照射或者加热的方式使其溶解去除。
在另一些实施例中，可通过刻蚀处理去除第一盲孔中的第一填充结构。例如，参照图22所示，当第一填充结构为金属205时，可通过湿法刻蚀工艺使其反应去除。
在一些实施例中，结合图14所示，在形成第二盲孔108之后，且在去除第一掩膜结构和第一填充结构之前，上述制作方法还包括：
在第二盲孔108中形成第二填充结构；
形成覆盖第一掩膜结构和第二填充结构的第二掩膜结构；
形成贯穿第二掩膜结构和第一掩膜结构且底部位于第一晶圆101内的第三盲孔；其中，第三盲孔的深度与第二盲孔108的深度不同，第三盲孔的深度与第一盲孔104的深度不同；第三盲孔的位置与第二盲孔108的位置不同，第三盲孔的位置与第一盲孔104的位置不同。
通过执行类似第一盲孔、第二盲孔的制作工艺，可在第一晶圆中形成深度不同于第一盲孔和第二盲孔的第三盲孔，并且第三盲孔的刻蚀独立于第一盲孔和第二盲孔进行，有利于保护已形成的第一盲孔和第二盲孔。也就是说，即使需要在晶圆中形成两种以上不同深度的硅通孔，采用本公开中的制作方法也可保证硅通孔刻蚀工艺的稳定性。
第三盲孔的深度与第二盲孔108的深度不同，第三盲孔的深度与第一盲孔104的深度不同，包括：第三盲孔的深度大于第二盲孔108的深度，第三盲孔的深度大于第一盲孔104的深度；或者，第三盲孔的深度小于第二盲孔108的深度，第三盲孔的深度小于第一盲孔104的深度；或者，第三盲孔的深度大于第二盲孔108的深度，第三盲孔的深度小于第一盲孔104的深度；或者，第三盲孔的深度小于第二盲孔108的深度，第三盲孔的深度大于第一盲孔104的深度。
可以理解的是，通过采用本公开的制作方法，可在晶圆上形成至少两种以上不同深度的硅通孔，同时保证不同深度的硅通孔的工艺稳定性较好。
在一些实施例中，第三盲孔用作透光结构。当第三盲孔用作透光结构时，无需向该透光结构中填充材料。
在一些实施例中，在形成第三盲孔之后，上述制作方法还包括：在第三盲孔中形成透光结构。例如，可通过包括薄膜沉积工艺，向第三盲孔中填充透光材料，以在第三盲孔中形成透光结构，该透光结构允许光线通过。
在一些实施例中，在形成第三盲孔之后，上述制作方法还包括：在第三盲孔中形成第三导电结构。
示例性地，可通过包括薄膜沉积工艺，向第三盲孔中填充第三导电材料，以在第三盲孔中形成第三导电结构。
第三导电结构的组成材料包括导电材料，例如，铜，钛，铝，铂，钨，钽，氮化钛，氮化钨，氮化钽中的任意一种或其组合。
此外，由于第一盲孔的刻蚀、第二盲孔的刻蚀和第三盲孔的刻蚀各自独立进行，硅通孔的制作无需按照由深至浅的工序执行，例如，当第一盲孔的深度h1、第二盲孔的深度h2和第三盲孔的深度h3满足：h1＜h2＜h3，可先形成深度最浅的第一盲孔，再形成深度次浅的第二盲孔，最后形成深度最深的第三盲孔。又例如，当第一盲孔的深度h1、第二盲孔的深度h2和第三盲孔的深度h3满足：h1＞h2＞h3，可先形成深度最深的第一盲孔，再形成深度次浅的第二盲孔，最后形成深度最浅的第三盲孔。如此，有利于提高硅通孔制作工艺的灵活性。并且第一盲孔、第二盲孔和第三盲孔均是通过一次刻蚀形成，有利于保证第一盲孔侧壁的连续性、第二盲孔侧壁的连续性和第三盲孔侧壁的连续性较好，即第一盲孔的侧壁、第二盲孔的侧壁和第三盲孔的侧壁较为平坦。当需要在第三盲孔中形成透光结构或第三导电结构时，有利于透光材料或导电材料的填充。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括：
在第一晶圆中形成第一盲孔；
在所述第一盲孔中形成第一填充结构；
形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构；其中，所述第一掩膜结构包括掩膜开口；
根据所述掩膜开口刻蚀所述第一晶圆，以在所述第一晶圆中形成第二盲孔；其中，所述第二盲孔的深度与所述第一盲孔的深度不同；所述第二盲孔的位置与所述第一盲孔的位置不同；
在形成所述第二盲孔之后，去除所述第一掩膜结构和所述第一填充结构。
2.根据权利要求1所述的制作方法，其特征在于，所述第一填充结构包括：第一键合胶层；所述第一掩膜结构包括：第二晶圆；其中，所述第二晶圆包括所述掩膜开口；
所述在所述第一盲孔中形成第一填充结构，包括：
向所述第一盲孔中涂覆所述第一键合胶层；
所述形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构，包括：
对准并键合所述第一晶圆和所述第二晶圆；其中，所述第一键合胶层位于所述第一晶圆和所述第二晶圆之间。
3.根据权利要求2所述的制作方法，其特征在于，所述第一晶圆包括：第一区域和第二区域；其中，所述第一盲孔位于所述第一区域；所述制作方法还包括：
在向所述第一盲孔中填充所述第一键合胶层的同时，形成覆盖所述第二区域的所述第一键合胶层。
4.根据权利要求2或3所述的制作方法，其特征在于，所述第二晶圆包括：第三区域和第四区域；其中，所述掩膜开口位于所述第四区域；
在对准并键合所述第一晶圆和所述第二晶圆之前，所述制作方法还包括：
形成覆盖所述第三区域的第二键合胶层；
所述键合所述第一晶圆和所述第二晶圆，包括：
键合所述第一键合胶层和所述第二键合胶层，以使得所述第一晶圆和所述第二晶圆键合。
5.根据权利要求2所述的制作方法，其特征在于，所述在形成所述第二盲孔之后，去除所述第一掩膜结构和所述第一填充结构，包括：
对所述第一晶圆和所述第二晶圆执行解键合处理，以显露所述第一键合胶层；
去除所述第一键合胶层。
6.根据权利要求1所述的制作方法，其特征在于，所述第一晶圆包括：第一区域和第二区域；其中，所述第一盲孔位于所述第一区域；
所述在所述第一盲孔中形成第一填充结构，包括：
向所述第一盲孔中沉积填充材料；其中，所述填充材料覆盖所述第二区域；
去除位于所述第一晶圆之上的所述填充材料，以形成所述第一填充结构；其中，所述第一填充结构的顶表面与所述第一晶圆的顶表面基本平齐。
7.根据权利要求1所述的制作方法，其特征在于，所述在所述第一盲孔中形成第一填充结构，包括：
形成覆盖所述第一盲孔侧壁和所述第一盲孔底部的所述第一填充结构，并基于所述第一盲孔的形貌形成第一子盲孔；
所述形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构，包括：
形成覆盖所述第一晶圆和所述第一子盲孔的所述第一掩膜结构；其中，所述第一掩膜结构相对远离所述第一晶圆的表面基本平齐。
8.根据权利要求1所述的制作方法，其特征在于，所述形成覆盖所述第一晶圆和所述第一填充结构的第一掩膜结构，包括：
键合所述第一晶圆和第二晶圆；其中，所述第一填充结构位于所述第一晶圆和所述第二晶圆之间；
形成贯穿所述第二晶圆的所述掩膜开口；其中，所述掩膜开口显露所述第一晶圆。
9.根据权利要求8所述的制作方法，其特征在于，在键合所述第一晶圆和所述第二晶圆之后，且在刻蚀所述第二晶圆之前，所述制作方法还包括：
减薄所述第二晶圆相对远离所述第一晶圆的一侧。
10.根据权利要求1所述的制作方法，其特征在于，在形成所述第二盲孔之后，且在去除所述第一掩膜结构和所述第一填充结构之前，所述制作方法还包括：
在所述第二盲孔中形成第二填充结构；
形成覆盖所述第一掩膜结构和所述第二填充结构的第二掩膜结构；
形成贯穿所述第二掩膜结构和所述第一掩膜结构且底部位于所述第一晶圆内的第三盲孔；其中，所述第三盲孔的深度与所述第二盲孔的深度不同，所述第三盲孔的深度与所述第一盲孔的深度不同；所述第三盲孔的位置与所述第二盲孔的位置不同，所述第三盲孔的位置与所述第一盲孔的位置不同。
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|---|---|---|---|---|
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101913553A (zh) * | 2010-08-11 | 2010-12-15 | 电子科技大学 | 一种体硅刻蚀和金硅键合复合工艺方法 |
| CN102208342A (zh) * | 2010-03-30 | 2011-10-05 | 台湾积体电路制造股份有限公司 | 硅穿孔的形成方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208342A (zh) * | 2010-03-30 | 2011-10-05 | 台湾积体电路制造股份有限公司 | 硅穿孔的形成方法 |
| CN101913553A (zh) * | 2010-08-11 | 2010-12-15 | 电子科技大学 | 一种体硅刻蚀和金硅键合复合工艺方法 |
| CN104752323A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| CN105374747A (zh) * | 2015-12-16 | 2016-03-02 | 华进半导体封装先导技术研发中心有限公司 | 晶圆上刻蚀不同深度tsv孔的工艺方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023213085A1 (zh) * | 2022-05-05 | 2023-11-09 | 湖北江城芯片中试服务有限公司 | 半导体器件的制作方法 |
| CN115799049A (zh) * | 2022-11-28 | 2023-03-14 | 湖北江城芯片中试服务有限公司 | 半导体结构的制备方法 |
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