CN114567275B - 一种增益自举放大电路 - Google Patents

Abstract

本发明公开了一种增益自举放大电路，包括：一级放大模块、第一二级放大模块、第二二级放大模块和偏置电路模块；一级放大模块包括输入模块和折叠共源共栅模块，折叠共源共栅模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、GP增益自举模块和GN增益自举模块，第一PMOS管和第二PMOS管为GP增益自举模块的钳位电路，第一NMOS管和第二NMOS管为GN增益自举模块的钳位电路。本发明的增益自举放大电路加入钳位电路，保护低压器件不损坏，产品良率高，同时节省了面积和功耗。

Description

一种增益自举放大电路

技术领域

本发明属于电子电路技术领域，更具体地，涉及一种增益自举放大电路。

背景技术

放大电路是电子技术中最常用的一种电路，为了提高放大效果，通常会使用多级放大。

两级放大电路是常用的多级放大电路，常用的两级放大电路有两级米勒补偿放大电路，两级米勒补偿放大电路中包括一级放大电路和二级放大电路，一级放大电路包括GP放大器和GN放大器增益自举电路，也可以在两级放大电路的基础上继续增大增益。比如原两级放大器增益90dB，增益自举级增益60dB，那么整个放大器最终可以实现接近150dB的增益。增益提高有利于提高电路的精度。

GP放大器和GN放大器为增益自举级，对于混合信号设计，设计选择的工艺多包含两种电压器件，例如1.8V/5V工艺或1.8V/3V工艺。即工艺同时提供1.8V(标准器件)和5V(接口IO)器件，或者1.8V和3V器件。这样模拟接口可以做到尽量宽的电压范围，同时数字电路可以使用低压器件减小功耗面积。

传统的增益自举级结构选择通常为折叠共源共栅(folded-cascode)，如图1a、图1b所示，图1a为GP放大电路，图1b为GN放大电路，采用这种电路结构的GP放大电路和GN放大电路可以保证各个器件都工作在饱和区，但是这种电路结构的缺点是对电路的匹配要求高，容易影响产品良率。

因此，特别需要一种产品良率高的增益自举放大电路。

发明内容

本发明的目的是提出一种产品良率高的增益自举放大电路。

为了实现上述目的，本发明提供一种增益自举放大电路，包括：一级放大模块、第一二级放大模块和第二二级放大模块和偏置电路模块；

所述一级放大模块包括输入模块和折叠共源共栅模块，所述折叠共源共栅模块分别与所述输入模块、第一二级放大模块、第二二级放大模块和偏置电路模块连接；所述折叠共源共栅模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、GP增益自举模块和GN增益自举模块，第一PMOS管和第二PMOS管为GP增益自举模块的钳位电路，第一NMOS管和第二NMOS管为GN增益自举模块的钳位电路；所述第一PMOS管分别与所述第五NMOS管、第七NMOS管和GN增益自举模块连接，所述第二PMOS管分别与所述第六NMOS管、第八NMOS管和GN增益自举模块连接，所述第三PMOS管分别与所述第五PMOS管、第三NMOS管、第一NMOS管、第一二级放大模块和GP增益自举模块连接；所述第四PMOS管分别与所述第六PMOS管、第四NMOS管、第二NMOS管、第二二级放大模块和GP增益自举模块连接；所述第五PMOS管分别与所述第三PMOS管、第三NMOS管、第五NMOS管、第一二级放大模块和偏置电路模块连接；所述第六PMOS管分别与所述第四PMOS管、第四NMOS管、第六NMOS管、第二二级放大模块和偏置电路模块连接；所述第一NMOS管分别与输入模块、第三PMOS管和GN增益自举模块连接，所述第二NMOS管分别与输入模块、第四PMOS管和GN增益自举模块连接，所述第三NMOS管分别与第三PMOS管、第五PMOS管、第五NMOS管、第一二级放大模块和偏置电路模块连接，所述第四NMOS管分别与第四PMOS管、第六PMOS管、第六NMOS管、第二二级放大模块和偏置电路模块连接，所述第五NMOS管分别与第五PMOS管、第一PMOS管、第三NMOS管、第七NMOS管、第一二级放大模块和GN增益自举模块连接，所述第六NMOS管分别与第六PMOS管、第二PMOS管、第四NMOS管、第八NMOS管、第二二级放大模块和GN增益自举模块连接，所述第七NMOS管分别与第一PMOS管、第五NMOS管、第八NMOS管和GN增益自举模块连接，所述第八NMOS管分别与第二PMOS管、第六NMOS管、第七NMOS管和GN增益自举模块连接。

优选的，所述GP增益自举模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；所述第七PMOS管的源极与电源正极连接，所述第七PMOS管的栅极分别与所述第二NMOS管的源极、第四PMOS管的源极连接，所述第七PMOS管的漏极与所述第九PMOS管的源极连接；所述第八PMOS管的源极与电源正极连接，所述第八PMOS管的栅极分别与所述第一NMOS管的源极、第三PMOS管的源极连接，所述第八PMOS管的漏极与所述第十PMOS管的源极连接；所述第九PMOS管的源极与所述第七PMOS管的漏极连接，所述第九PMOS管的栅极与所述第十PMOS管的栅极连接，所述第九PMOS管的漏极分别与所述第四PMOS管的栅极、所述第九NMOS管的漏极连接；所述第十PMOS管的源极与所述第八PMOS管的漏极连接，所述第十PMOS管的栅极与所述第九PMOS管的栅极连接，所述第十PMOS管的漏极分别与所述第三PMOS管的栅极、所述第十NMOS管的漏极连接；第九NMOS管的漏极分别与所述第九PMOS管的漏极和所述第四PMOS管的栅极连接，第九NMOS管的栅极与第十NMOS管的栅极连接，第九NMOS管的源极与第十一NMOS管的漏极连接；第十NMOS管的漏极分别与所述第十PMOS管的漏极和所述第三PMOS管的栅极连接，第十NMOS管的栅极与第九NMOS管的栅极连接，第十NMOS管的源极与第十二NMOS管的漏极连接；第十一NMOS管的漏极与所述第九NMOS管的源极连接，第十一NMOS管的栅极与第十二NMOS管的栅极连接，第十一NMOS管的源极与电源负极连接；第十二NMOS管的漏极与所述第十NMOS管的源极连接，第十二NMOS管的栅极与第十一NMOS管的栅极连接，第十二NMOS管的源极与电源负极连接，其中，第七PMOS管和第八PMOS管的阈值电压小于第一预设值。

优选的，所述GN增益自举模块包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；所述第十一PMOS管的源极与电源正极连接，所述第十一PMOS管的栅极与所述第十二PMOS管的栅极连接，所述第十一PMOS管的漏极与所述第十三PMOS管的源极连接；所述第十二PMOS管的源极与电源正极连接，所述第十二PMOS管的栅极与所述第十一PMOS管的栅极连接，所述第十二PMOS管的漏极与所述第十四PMOS管的源极连接；所述第十三PMOS管的源极与所述第十一PMOS管的漏极连接，所述第十三PMOS管的栅极与所述第十四PMOS管的栅极连接，所述第十三PMOS管的漏极分别与所述第十三NMOS管的漏极和所述第五NMOS管的栅极连接；所述第十四PMOS管的源极与所述第十二PMOS管的漏极连接，所述第十四PMOS管的栅极与所述第十三PMOS管的栅极连接，所述第十四PMOS管的漏极分别与所述第十四NMOS管的漏极和所述第六NMOS管的栅极连接；第十三NMOS管的漏极分别与所述第十三PMOS管的漏极和第五NMOS管的栅极连接，第十三NMOS管的栅极与第十四NMOS管的栅极连接，第十三NMOS管的源极与第十五NMOS管的漏极连接；第十四NMOS管的漏极分别与所述第十四PMOS管的漏极和第六NMOS管的栅极连接，第十四NMOS管的栅极与第十三NMOS管的栅极连接，第十四NMOS管的源极与第十六NMOS管的漏极连接；第十五NMOS管的漏极与所述第十三NMOS管的源极连接，第十五NMOS管的栅极分别与第七NMOS管的漏极、第五NMOS管的源极和第一PMOS管的源极连接，第十五NMOS管的源极与电源负极连接；第十六NMOS管的漏极与所述第十四NMOS管的源极连接，第十六NMOS管的栅极分别与第八NMOS管的漏极、第六NMOS管的源极和第二PMOS管的源极连接，第十六NMOS管的源极与电源负极连接，其中，第十一PMOS管和第十二PMOS管的阈值电压大于第二预设值。

优选的，所述第一NMOS管的漏极与其栅极和电源正极连接，所述第一NMOS管的源极分别与输入模块和第三PMOS管的源极和GP增益自举模块的输入负端连接；所述第二NMOS管的漏极与其栅极和电源正极连接，所述第二NMOS管的源极分别与输入模块和第四PMOS管的源极和GP增益自举模块的输入正端连接，所述第一NMOS管和所述第二NMOS管起到钳位作用。

优选的，所述第一PMOS管的源极分别与第十五NMOS管的栅极、第七NMOS管的漏极和第五NMOS管的源极连接，所述第一PMOS管的漏极及其栅极与电源负极连接；所述第二PMOS管的源极分别与第十六NMOS管的栅极、第八NMOS管的漏极和第六NMOS管的源极连接，所述第二PMOS管的漏极及其栅极与电源负极连接，所述第一PMOS管和所述第二PMOS管起到钳位作用。

优选的，所述第三PMOS管的源极分别与所述第八PMOS管的栅极和所述第一NMOS管的源极连接，所述第三PMOS管的栅极分别与所述第十PMOS管的漏极、所述第十NMOS管的漏极连接，所述第三PMOS管的漏极分别与第一二级放大模块、第五PMOS管的源极、所述第三NMOS管的漏极连接；所述第四PMOS管的源极分别与所述第七PMOS管的栅极和所述第二NMOS管的源极连接，所述第四PMOS管的栅极分别与所述第九PMOS管的漏极、所述第九NMOS管的漏极连接，所述第四PMOS管的漏极分别与第二二级放大模块、第六PMOS管的源极、所述第四NMOS管的漏极连接；所述第五PMOS管的源极分别与所述第三PMOS管的漏极、所述第三NMOS管的漏极和第一二级放大模块连接，所述第五PMOS管的栅极与所述偏置电路模块连接，所述第五PMOS管的漏极分别与第一二级放大模块、第五NMOS管的漏极、所述第三NMOS管的源极连接；所述第六PMOS管的源极分别与所述第四PMOS管的漏极、所述第四NMOS管的漏极和第二二级放大模块连接，所述第六PMOS管的栅极与所述偏置电路模块连接，所述第六PMOS管的漏极分别与第二二级放大模块、第六NMOS管的漏极、所述第四NMOS管的源极连接；所述第三NMOS管的漏极分别与所述第五PMOS管的源极、所述第三PMOS管的漏极和第一二级放大模块连接，所述第三NMOS管的栅极与所述偏置电路模块连接，所述第三NMOS管的源极分别与所述第五PMOS管的漏极、第一二级放大模块、第五NMOS管的漏极连接；所述第四NMOS管的漏极分别与所述第六PMOS管的源极、所述第四PMOS管的漏极和第二二级放大模块连接，所述第四NMOS管的栅极与所述偏置电路模块连接，所述第四NMOS管的源极分别与所述第六PMOS管的漏极、第二二级放大模块、第六NMOS管的漏极连接；第五NMOS管的源极分别与所述第一PMOS管的源极、第十五NMOS管的栅极和第七NMOS管的漏极连接，第五NMOS管的栅极与所述第十三PMOS管的漏极和所述第十三NMOS管的漏极连接，第五NMOS管的漏极与第三NMOS管的源极、第五PMOS管的漏极和第一二级放大模块连接；第六NMOS管的源极分别与所述第二PMOS管的源极、第十六NMOS管的栅极和第八NMOS管的漏极连接，第六NMOS管的栅极与所述第十四PMOS管的漏极和所述第十四NMOS管的漏极连接，第六NMOS管的漏极与第四NMOS管的源极、第六PMOS管的漏极和第二二级放大模块连接；第七NMOS管的漏极分别与第五NMOS管的源极、所述第一PMOS管的源极和第十五NMOS管的栅极连接，第七NMOS管的栅极与第八NMOS管的栅极连接，第七NMOS管的源极与电源负极连接；第八NMOS管的漏极分别与第六NMOS管的源极、所述第二PMOS管的源极和第十六NMOS管的栅极连接，第八NMOS管的栅极与第七NMOS管的栅极连接，第八NMOS管的源极与电源负极连接。

优选的，所述输入模块包括第十五PMOS管、第十六PMOS管、第十七NMOS管、第十八NMOS管和第一电流源；所述第十五PMOS管的源极与电源正极连接，所述第十五PMOS管的栅极与偏置电压连接，所述第十五PMOS管的漏极分别与第十七NMOS管的漏极、所述第三PMOS管的源极、所述第八PMOS管的栅极和所述第一NMOS管的源极连接；所述第十六PMOS管的源极与电源正极连接，所述第十六PMOS管的栅极与偏置电压连接，所述第十六PMOS管的漏极分别与第十八NMOS管的漏极、所述第四PMOS管的源极、所述第七PMOS管的栅极和所述第二NMOS管的源极连接；第十七NMOS管的漏极分别与第十五PMOS管的漏极、所述第三PMOS管的源极、所述第八PMOS管的栅极和所述第一NMOS管的源极连接，第十七NMOS管的栅极与输入正端连接，第十七NMOS管的源极分别与第十八NMOS管的源极和第一电流源的正极连接；第十八NMOS管的漏极分别与第十六PMOS管的漏极、所述第四PMOS管的源极、所述第七PMOS管的栅极和所述第二NMOS管的源极连接，第十八NMOS管的栅极与输入负端连接，第十八NMOS管的源极分别与第十七NMOS管的源极和第一电流源的正极连接，所述第一电流源的负极与电源负极连接。

优选的，所述第一二级放大模块包括第十七PMOS管、第十九NMOS管、第一电容和第二电容；所述第二二级放大模块包括第十八PMOS管、第二十NMOS管、第三电容和第四电容；第十七PMOS管的源极与电源正极连接，第十七PMOS管的栅极分别与第一电容的一端、第三PMOS管的漏极、第五PMOS管的源极和第三NMOS管的漏极连接，第十七PMOS管的漏极分别与所述第一电容的另一端、第二电容的一端和第十九NMOS管的漏极连接；第十八PMOS管的源极与电源正极连接，第十八PMOS管的栅极分别与第三电容的一端、第四PMOS管的漏极、第六PMOS管的源极和第四NMOS管的漏极连接，第十八PMOS管的漏极分别与所述第三电容的另一端、第四电容的一端和第二十NMOS管的漏极连接；第十九NMOS管的漏极分别与第十七PMOS管的漏极、所述第一电容的另一端和第二电容的一端连接，第十九NMOS管的栅极分别与第二电容的另一端、第五NMOS管的漏极、第五PMOS管的漏极和第三NMOS管的源极连接；第二十NMOS管的漏极分别与第十八PMOS管的漏极、所述第三电容的另一端和第四电容的一端连接，第二十NMOS管的栅极分别与第四电容的另一端、第六NMOS管的漏极、第六PMOS管的漏极和第四NMOS管的源极连接。

优选的，所述第十七PMOS管的漏极、所述第一电容的另一端、第二电容的一端和所述第十九NMOS管的漏极连接之处为输出正极端；第十八PMOS管的漏极、所述第三电容的另一端、第四电容的一端和第二十NMOS管的漏极连接之处为输出负极端。

优选的，所述偏置电路模块包括第十九PMOS管、第二十PMOS管、第二十一NMOS管、第二十二NMOS管、第二电流源和第三电流源；第十九PMOS管的源极与电源正极连接，第十九PMOS管的栅极与其漏极和第二十PMOS管的源极连接；第二十PMOS管的源极与第十九PMOS管的栅极及漏极连接，第二十PMOS管的栅极与其漏极和第三电流源的正极连接，第三电流源的负极与电源负极连接；第二电流源的正极与电源正极连接，第二电流源的负极与第二十一NMOS管的漏极及栅极连接，第二十一NMOS管的源极与第二十二NMOS管的漏极及栅极连接；第二十二NMOS管的漏极与其栅极和第二十一NMOS管的源极连接，第二十二NMOS管的源极与电源负极连接。

本发明的有益效果在于：本发明的增益自举放大电路加入钳位电路，保护低压器件不损坏，产品良率高，同时节省了面积和功耗。

本发明的增益自举放大电路增益自举级采用低压管作为输入，简化电流支路，工作电压自动跟随工艺温度变化，产品良率高。

本发明的装置具有其它的特性和优点，这些特性和优点从并入本文中的附图和随后的具体实施例中将是显而易见的，或者将在并入本文中的附图和随后的具体实施例中进行详细陈述，这些附图和具体实施例共同用于解释本发明的特定原理。

附图说明

通过结合附图对本发明示例性实施方式进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，其中，在本发明示例性实施方式中，相同的参考标号通常代表相同部件。

图1a示出了现有GP增益自举放大电路的结构图。

图1b示出了现有GN增益自举放大电路的结构图。

图2示出了根据本发明的一个增益自举放大电路的增益自举放大电路的原理图。

图3示出了根据本发明的一个增益自举放大电路的增益自举放大电路的GP增益自举放大电路的结构图。

图4示出了根据本发明的一个增益自举放大电路的增益自举放大电路的GN增益自举放大电路的结构图。

附图标记说明：

102、输入模块；104、折叠共源共栅模块；106-1、第一二级放大模块；106-2、第二二级放大模块；108、偏置电路模块；Mcp1、第一PMOS管；Mcp2、第二PMOS管；M5、第三PMOS管；M6、第四PMOS管；M8、第五PMOS管；M10、第六PMOS管；LM7、第七PMOS管；LM8、第八PMOS管；LM9、第九PMOS管；LM10、第十PMOS管；LM11、第十一PMOS管；LM12、第十二PMOS管；LM13、第十三PMOS管；LM14、第十四PMOS管；M2、第十五PMOS管；M3、第十六PMOS管；M15、第十七PMOS管；M16、第十八PMOS管；M21、第十九PMOS管；M22、第二十PMOS管；Mcn1、第一NMOS管；Mcn2、第二NMOS管；M7、第三NMOS管；M9、第四NMOS管；M11、第五NMOS管；M12、第六NMOS管；M13、第七NMOS管；M14、第八NMOS管；LN9、第九NMOS管；LN10、第十NMOS管；LN11、第十一NMOS管；LN12、第十二NMOS管；LN13、第十三NMOS管；LN14、第十四NMOS管；LN15、第十五NMOS管；LN16、第十六NMOS管；M0、第十七NMOS管；M1、第十八NMOS管；M17、第十九NMOS管；M18、第二十NMOS管；M19、第二十一NMOS管；M20、第二十二NMOS管；I1、第一电流源；I2、第二电流源；I3、第三电流源；C1、第一电容；C2、第二电容；C3、第三电容；C4、第四电容；VDD、电源正极；GND、电源负极。

具体实施方式

下面将更详细地描述本发明的优选实施方式。虽然以下描述了本发明的优选实施方式，然而应该理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本发明更加透彻和完整，并且能够将本发明的范围完整地传达给本领域的技术人员。

根据本发明的一种增益自举放大电路，包括：一级放大模块、第一二级放大模块和第二二级放大模块和偏置电路模块；所述一级放大模块包括输入模块和折叠共源共栅模块，所述折叠共源共栅模块分别与所述输入模块、第一二级放大模块、第二二级放大模块和偏置电路模块连接；所述折叠共源共栅模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、GP增益自举模块和GN增益自举模块，第一PMOS管和第二PMOS管为GP增益自举模块的钳位电路，第一NMOS管和第二NMOS管为GN增益自举模块的钳位电路；所述第一PMOS管分别与所述第五NMOS管、第七NMOS管和GN增益自举模块连接，所述第二PMOS管分别与所述第六NMOS管、第八NMOS管和GN增益自举模块连接，所述第三PMOS管分别与所述第五PMOS管、第三NMOS管、第一NMOS管、第一二级放大模块和GP增益自举模块连接；所述第四PMOS管分别与所述第六PMOS管、第四NMOS管、第二NMOS管、第二二级放大模块和GP增益自举模块连接；所述第五PMOS管分别与所述第三PMOS管、第三NMOS管、第五NMOS管、第一二级放大模块和偏置电路模块连接；所述第六PMOS管分别与所述第四PMOS管、第四NMOS管、第六NMOS管、第二二级放大模块和偏置电路模块连接；所述第一NMOS管分别与输入模块、第三PMOS管和GN增益自举模块连接，所述第二NMOS管分别与输入模块、第四PMOS管和GN增益自举模块连接，所述第三NMOS管分别与第三PMOS管、第五PMOS管、第五NMOS管、第一二级放大模块和偏置电路模块连接，所述第四NMOS管分别与第四PMOS管、第六PMOS管、第六NMOS管、第二二级放大模块和偏置电路模块连接，所述第五NMOS管分别与第五PMOS管、第一PMOS管、第三NMOS管、第七NMOS管、第一二级放大模块和GN增益自举模块连接，所述第六NMOS管分别与第六PMOS管、第二PMOS管、第四NMOS管、第八NMOS管、第二二级放大模块和GN增益自举模块连接，所述第七NMOS管分别与第一PMOS管、第五NMOS管、第八NMOS管和GN增益自举模块连接，所述第八NMOS管分别与第二PMOS管、第六NMOS管、第七NMOS管和GN增益自举模块连接。

具体的，增加了第一NMOS管，第二NMOS管和第一PMOS管，第二PMOS管，都起钳位(clamp)作用。第一NMOS管，第二NMOS管确保第三PMOS管，第四PMOS管的Source端电压不低于(VDD–Vthn)。第一PMOS管，第二PMOS管确保第五NMOS管，第六NMOS管的Source端电压不高于|Vthp|。

根据示例性的实施方式，增益自举放大电路加入钳位电路，保护低压器件不损坏，产品良率高，同时节省了面积和功耗。

作为优选方案，GP增益自举模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；第七PMOS管的源极与电源正极连接，第七PMOS管的栅极分别与第二NMOS管的源极、第四PMOS管的源极连接，第七PMOS管的漏极与第九PMOS管的源极连接；第八PMOS管的源极与电源正极连接，第八PMOS管的栅极分别与第一NMOS管的源极、第三PMOS管的源极连接，第八PMOS管的漏极与第十PMOS管的源极连接；第九PMOS管的源极与第七PMOS管的漏极连接，第九PMOS管的栅极与第十PMOS管的栅极连接，第九PMOS管的漏极分别与第四PMOS管的栅极、第九NMOS管的漏极连接；第十PMOS管的源极与第八PMOS管的漏极连接，第十PMOS管的栅极与第九PMOS管的栅极连接，第十PMOS管的漏极分别与第三PMOS管的栅极、第十NMOS管的漏极连接；第九NMOS管的漏极分别与第九PMOS管的漏极和第四PMOS管的栅极连接，第九NMOS管的栅极与第十NMOS管的栅极连接，第九NMOS管的源极与第十一NMOS管的漏极连接；第十NMOS管的漏极分别与第十PMOS管的漏极和第三PMOS管的栅极连接，第十NMOS管的栅极与第九NMOS管的栅极连接，第十NMOS管的源极与第十二NMOS管的漏极连接；第十一NMOS管的漏极与第九NMOS管的源极连接，第十一NMOS管的栅极与第十二NMOS管的栅极连接，第十一NMOS管的源极与电源负极连接；第十二NMOS管的漏极与第十NMOS管的源极连接，第十二NMOS管的栅极与第十一NMOS管的栅极连接，第十二NMOS管的源极与电源负极连接，其中，其中，第七PMOS管和第八PMOS管的阈值电压小于第一预设值。

具体的，输入对第七PMOS管、第八PMOS管为1.8V器件，其他器件都是IO器件5V。第三PMOS管，第四PMOS管的Source电压约为|Vth_LM7/8|。

主放大器第五NMOS管、第六NMOS管的Vds电压为 |Vgs17/18 - Vgs_LM1/2|。因为第十五NMOS管、第十六NMOS管为低压器件，可以保证第五NMOS管、第六NMOS管的Vds一直大于其饱和电压，可以跟随工艺温度电压的变化。

同时第一PMOS管、第二PMOS管的阈值电压也大于第十五NMOS管、第十六NMOS管的阈值电压，在电路正常工作状态下，第一PMOS管、第二MOS管不会导通。

此结构稳定性高，对于电路匹配，工艺温度变化都不敏感，提高产品良率，同时减小了功耗面积。

作为优选方案，GN增益自举模块包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；第十一PMOS管的源极与电源正极连接，第十一PMOS管的栅极与第十二PMOS管的栅极连接，第十一PMOS管的漏极与第十三PMOS管的源极连接；第十二PMOS管的源极与电源正极连接，第十二PMOS管的栅极与第十一PMOS管的栅极连接，第十二PMOS管的漏极与第十四PMOS管的源极连接；第十三PMOS管的源极与第十一PMOS管的漏极连接，第十三PMOS管的栅极与第十四PMOS管的栅极连接，第十三PMOS管的漏极分别与第十三NMOS管的漏极和第五NMOS管的栅极连接；第十四PMOS管的源极与第十二PMOS管的漏极连接，第十四PMOS管的栅极与第十三PMOS管的栅极连接，第十四PMOS管的漏极分别与第十四NMOS管的漏极和第六NMOS管的栅极连接；第十三NMOS管的漏极分别与第十三PMOS管的漏极和第五NMOS管的栅极连接，第十三NMOS管的栅极与第十四NMOS管的栅极连接，第十三NMOS管的源极与第十五NMOS管的漏极连接；第十四NMOS管的漏极分别与第十四PMOS管的漏极和第六NMOS管的栅极连接，第十四NMOS管的栅极与第十三NMOS管的栅极连接，第十四NMOS管的源极与第十六NMOS管的漏极连接；第十五NMOS管的漏极与第十三NMOS管的源极连接，第十五NMOS管的栅极分别与第七NMOS管的漏极、第五NMOS管的源极和第一PMOS管的源极连接，第十五NMOS管的源极与电源负极连接；第十六NMOS管的漏极与第十四NMOS管的源极连接，第十六NMOS管的栅极分别与第八NMOS管的漏极、第六NMOS管的源极和第二PMOS管的源极连接，第十六NMOS管的源极与电源负极连接，其中，第十一PMOS管和第十二PMOS管的阈值电压大于第二预设值。

具体的，钳位电压的主要原因为新的GP和GN输入对为低压器件1.8V(1.8V/5V工艺为例)。输入对第十一PMOS管，第十二PMOS管为1.8V器件，其他器件都是IO器件5V。主放大器第三PMOS管，第四PMOS管的Vds电压为|Vgs15/16-Vgs_LM7/8|。因为第七PMOS管，第八PMOS管为低压器件，可以保证第三PMOS管，第四PMOS管的Vds一直大于其饱和电压，可以跟随工艺温度电压的变化。

同时第一NMOS管，第二NMOS管的阈值电压也大于第七PMOS管，第八PMOS管的阈值电压，在电路正常工作状态下，第一NMOS管，第二NMOS管不会导通。

作为优选方案，第一NMOS管的漏极与其栅极和电源正极连接，第一NMOS管的源极分别与输入模块和第三PMOS管的源极和GP增益自举模块的输入负端连接；第二NMOS管的漏极与其栅极和电源正极连接，第二NMOS管的源极分别与输入模块和第四PMOS管的源极和GP增益自举模块的输入正端连接，所述第一NMOS管和所述第二NMOS管起到钳位作用。

具体的，第一NMOS管、第二NMOS管是GP增益自举模块的钳位电路，起钳位作用，可以有效保护GP增益自举模块里低阈值电压管，钳位的主要原因为新的GP和GN输入对为低压器件1.8V(1.8V/5V工艺为例)，输入对第七PMOS管，第八PMOS管为1.8V器件，其他器件都是IO器件5V。

作为优选方案，第一PMOS管的源极分别与第十五NMOS管的栅极、第七NMOS管的漏极和第五NMOS管的源极连接，第一PMOS管的漏极及其栅极与电源负极连接；第二PMOS管的源极分别与第十六NMOS管的栅极、第八NMOS管的漏极和第六NMOS管的源极连接，第二PMOS管的漏极及其栅极与电源负极连接，所述第一PMOS管和所述第二PMOS管起到钳位作用。

具体的，第一PMOS管、第二PMOS管是GN增益自举模块的钳位电路，起钳位作用，可以有效保护GN增益自举模块里低阈值电压管，钳位的主要原因为新的GP和GN输入对为低压器件1.8V(1.8V/5V工艺为例)，输入对第十一PMOS管，第十二PMOS管为1.8V器件，其他器件都是IO器件5V。

作为优选方案，所述第三PMOS管的源极分别与所述第八PMOS管的栅极和所述第一NMOS管的源极连接，所述第三PMOS管的栅极分别与所述第十PMOS管的漏极、所述第十NMOS管的漏极连接，所述第三PMOS管的漏极分别与第一二级放大模块、第五PMOS管的源极、所述第三NMOS管的漏极连接；所述第四PMOS管的源极分别与所述第七PMOS管的栅极和所述第二NMOS管的源极连接，所述第四PMOS管的栅极分别与所述第九PMOS管的漏极、所述第九NMOS管的漏极连接，所述第四PMOS管的漏极分别与第二二级放大模块、第六PMOS管的源极、所述第四NMOS管的漏极连接；所述第五PMOS管的源极分别与所述第三PMOS管的漏极、所述第三NMOS管的漏极和第一二级放大模块连接，所述第五PMOS管的栅极与所述偏置电路模块连接，所述第五PMOS管的漏极分别与第一二级放大模块、第五NMOS管的漏极、所述第三NMOS管的源极连接；所述第六PMOS管的源极分别与所述第四PMOS管的漏极、所述第四NMOS管的漏极和第二二级放大模块连接，所述第六PMOS管的栅极与所述偏置电路模块连接，所述第六PMOS管的漏极分别与第二二级放大模块、第六NMOS管的漏极、所述第四NMOS管的源极连接；所述第三NMOS管的漏极分别与所述第五PMOS管的源极、所述第三PMOS管的漏极和第一二级放大模块连接，所述第三NMOS管的栅极与所述偏置电路模块连接，所述第三NMOS管的源极分别与所述第五PMOS管的漏极、第一二级放大模块、第五NMOS管的漏极连接；所述第四NMOS管的漏极分别与所述第六PMOS管的源极、所述第四PMOS管的漏极和第二二级放大模块连接，所述第四NMOS管的栅极与所述偏置电路模块连接，所述第四NMOS管的源极分别与所述第六PMOS管的漏极、第二二级放大模块、第六NMOS管的漏极连接；第五NMOS管的源极分别与所述第一PMOS管的源极、第十五NMOS管的栅极和第七NMOS管的漏极连接，第五NMOS管的栅极与所述第十三PMOS管的漏极和所述第十三NMOS管的漏极连接，第五NMOS管的漏极与第三NMOS管的源极、第五PMOS管的漏极和第一二级放大模块连接；第六NMOS管的源极分别与所述第二PMOS管的源极、第十六NMOS管的栅极和第八NMOS管的漏极连接，第六NMOS管的栅极与所述第十四PMOS管的漏极和所述第十四NMOS管的漏极连接，第六NMOS管的漏极与第四NMOS管的源极、第六PMOS管的漏极和第二二级放大模块连接；第七NMOS管的漏极分别与第五NMOS管的源极、所述第一PMOS管的源极和第十五NMOS管的栅极连接，第七NMOS管的栅极与第八NMOS管的栅极连接，第七NMOS管的源极与电源负极连接；第八NMOS管的漏极分别与第六NMOS管的源极、所述第二PMOS管的源极和第十六NMOS管的栅极连接，第八NMOS管的栅极与第七NMOS管的栅极连接，第八NMOS管的源极与电源负极连接。

具体的，GP增益自举模块、GN增益自举模块与共源共栅模块的第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管连接。

作为优选方案，输入模块包括第十五PMOS管、第十六PMOS管、第十七NMOS管、第十八NMOS管和第一电流源；第十五PMOS管的源极与电源正极连接，第十五PMOS管的栅极与偏置电压连接，第十五PMOS管的漏极分别与第十七NMOS管的漏极、第三PMOS管的源极、第八PMOS管的栅极和第一NMOS管的源极连接；第十六PMOS管的源极与电源正极连接，第十六PMOS管的栅极与偏置电压连接，第十六PMOS管的漏极分别与第十八NMOS管的漏极、第四PMOS管的源极、第七PMOS管的栅极和第二NMOS管的源极连接；第十七NMOS管的漏极分别与第十五PMOS管的漏极、第三PMOS管的源极、第八PMOS管的栅极和第一NMOS管的源极连接，第十七NMOS管的栅极与输入正端连接，第十七NMOS管的源极分别与第十八NMOS管的源极和第一电流源的正极连接；第十八NMOS管的漏极分别与第十六PMOS管的漏极、第四PMOS管的源极、第七PMOS管的栅极和第二NMOS管的源极连接，第十八NMOS管的栅极与输入负端连接，第十八NMOS管的源极分别与第十七NMOS管的源极和第一电流源的正极连接，第一电流源的负极与电源负极连接。

具体的，输入模块接收外界信号，将该信号输出至共源共栅模块。

作为优选方案，所述第一二级放大模块包括第十七PMOS管、第十九NMOS管、第一电容和第二电容；所述第二二级放大模块包括第十八PMOS管、第二十NMOS管、第三电容和第四电容；第十七PMOS管的源极与电源正极连接，第十七PMOS管的栅极分别与第一电容的一端、第三PMOS管的漏极、第五PMOS管的源极和第三NMOS管的漏极连接，第十七PMOS管的漏极分别与第一电容的另一端、第二电容的一端和第十九NMOS管的漏极连接；第十八PMOS管的源极与电源正极连接，第十八PMOS管的栅极分别与第三电容的一端、第四PMOS管的漏极、第六PMOS管的源极和第四NMOS管的漏极连接，第十八PMOS管的漏极分别与第三电容的另一端、第四电容的一端和第二十NMOS管的漏极连接；第十九NMOS管的漏极分别与第十七PMOS管的漏极、第一电容的另一端和第二电容的一端连接，第十九NMOS管的栅极分别与第二电容的另一端、第五NMOS管的漏极、第五PMOS管的漏极和第三NMOS管的源极连接；第二十NMOS管的漏极分别与第十八PMOS管的漏极、第三电容的另一端和第四电容的一端连接，第二十NMOS管的栅极分别与第四电容的另一端、第六NMOS管的漏极、第六PMOS管的漏极和第四NMOS管的源极连接。

具体的，第一二级放大模块和第二二级放大模块作为放大器的二次放大，将信号再一次放大。

作为优选方案，第十七PMOS管的漏极、第一电容的另一端、第二电容的一端和第十九NMOS管的漏极连接之处为输出正极端；第十八PMOS管的漏极、第三电容的另一端、第四电容的一端和第二十NMOS管的漏极连接之处为输出负极端。

具体的，第一二级放大模块和第二二级放大模块为放大器的输出，包括输出正极端和输出负极端。

作为优选方案，偏置电路模块包括第十九PMOS管、第二十PMOS管、第二十一NMOS管、第二十二NMOS管、第二电流源和第三电流源；第十九PMOS管的源极与电源正极连接，第十九PMOS管的栅极与其漏极和第二十PMOS管的源极连接；第二十PMOS管的源极与第十九PMOS管的栅极及漏极连接，第二十PMOS管的栅极与其漏极和第三电流源的正极连接，第三电流源的负极与电源负极连接；第二电流源的正极与电源正极连接，第二电流源的负极与第二十一NMOS管的漏极及栅极连接，第二十一NMOS管的源极与第二十二NMOS管的漏极及栅极连接；第二十二NMOS管的漏极与其栅极和第二十一NMOS管的源极连接，第二十二NMOS管的源极与电源负极连接。

具体的，偏置电路模块为折叠共源共栅模块提供偏置电压。

图2示出了根据本发明的一个增益自举放大电路的增益自举放大电路的原理图。图3示出了根据本发明的一个增益自举放大电路的增益自举放大电路的GP增益自举放大电路的结构图。图4示出了根据本发明的一个增益自举放大电路的增益自举放大电路的GN增益自举放大电路的结构图。

如图2、图3和图4所示，该增益自举放大电路，包括：一级放大模块、第一二级放大模块106-1、第二二级放大模块106-2、和偏置电路模块108；一级放大模块包括输入模块102和折叠共源共栅模块104，折叠共源共栅模块104分别与输入模块102、第一二级放大模块106-1、第二二级放大模块106-2和偏置电路模块108连接；折叠共源共栅模块104包括第一PMOS管Mcp1、第二PMOS管Mcp2、第三PMOS管M5、第四PMOS管M6、第五PMOS管M8、第六PMOS管M10、第一NMOS管Mcn1、第二NMOS管Mcn2、第三NMOS管M7、第四NMOS管M9、第五NMOS管M11、第六NMOS管M12、第七NMOS管M13、第八NMOS管M14、GP增益自举模块和GN增益自举模块，第一PMOS管Mcp1和第二PMOS管Mcp2为GP增益自举模块的钳位电路，第一NMOS管Mcn1和第二NMOS管Mcn2为GN增益自举模块的钳位电路；第一PMOS管Mcp1分别与第五NMOS管M11、第七NMOS管M13和GN增益自举模块连接，第二PMOS管Mcp2分别与第六NMOS管M12、第八NMOS管M14和GN增益自举模块连接，第三PMOS管M5分别与第五PMOS管M8、第三NMOS管M7、第一NMOS管Mcn1、第一二级放大模块106-1和GP增益自举模块连接；第四PMOS管M6分别与第六PMOS管M10、第四NMOS管M9、第二NMOS管Mcn2、第二二级放大模块106-2和GP增益自举模块连接；第五PMOS管M8分别与第三PMOS管M5、第三NMOS管M7、第五NMOS管M11、第一二级放大模块106-1和偏置电路模块108连接；第六PMOS管M10分别与第四PMOS管M6、第四NMOS管M9、第六NMOS管M12、第二二级放大模块106-2和偏置电路模块108连接；第一NMOS管Mcn1分别与输入模块102、第三PMOS管M5和GP增益自举模块连接，第二NMOS管Mcn2分别与输入模块102、第四PMOS管M6和GP增益自举模块连接，第三NMOS管M7分别与第三PMOS管M5、第五PMOS管M8、第五NMOS管M11、第一二级放大模块106-1和偏置电路模块108连接，第四NMOS管M9分别与第四PMOS管M6、第六PMOS管M10、第六NMOS管M12、第二二级放大模块106-2和偏置电路模块108连接，第五NMOS管M11分别与第五PMOS管M8、第一PMOS管Mcp1、第三NMOS管M7、第七NMOS管M13、第一二级放大模块106-1和GN增益自举模块连接，第六NMOS管M12分别与第六PMOS管M10、第二PMOS管Mcp2、第四NMOS管M9、第八NMOS管M14、第二二级放大模块106-2和GN增益自举模块连接，第七NMOS管M13分别与第一PMOS管Mcp1、第五NMOS管M11、第八NMOS管M14和GN增益自举模块连接，第八NMOS管M14分别与第二PMOS管Mcp2、第六NMOS管M12、第七NMOS管M13和GN增益自举模块连接。

其中，GP增益自举模块包括第七PMOS管LM7、第八PMOS管LM8、第九PMOS管LM9、第十PMOS管LM10、第九NMOS管LN9、第十NMOS管LN10、第十一NMOS管LN11和第十二NMOS管LN12；第七PMOS管LM7的源极与电源正极VDD连接，第七PMOS管LM7的栅极分别与第二NMOS管Mcn2的源极、第四PMOS管M6的源极连接，第七PMOS管LM7的漏极与第九PMOS管LM9的源极连接；第八PMOS管LM8的源极与电源正极VDD连接，第八PMOS管LM8的栅极分别与第一NMOS管Mcn1的源极、第三PMOS管M5的源极连接，第八PMOS管LM8的漏极与第十PMOS管LM10的源极连接；第九PMOS管LM9的源极与第七PMOS管LM7的漏极连接，第九PMOS管LM9的栅极与第十PMOS管LM10的栅极连接，第九PMOS管LM9的漏极分别与第四PMOS管M6的栅极、第九NMOS管LN9的漏极连接；第十PMOS管LM10的源极与第八PMOS管LM8的漏极连接，第十PMOS管LM10的栅极与第九PMOS管LM9的栅极连接，第十PMOS管LM10的漏极分别与第三PMOS管M5的栅极、第十NMOS管LN10的漏极连接；第九NMOS管LN9的漏极分别与第九PMOS管LM9的漏极和第四PMOS管M6的栅极连接，第九NMOS管LN9的栅极与第十NMOS管LN10的栅极连接，第九NMOS管LN9的源极与第十一NMOS管LN11的漏极连接；第十NMOS管LN10的漏极分别与第十PMOS管LM10的漏极和第三PMOS管M5的栅极连接，第十NMOS管LN10的栅极与第九NMOS管LN9的栅极连接，第十NMOS管LN10的源极与第十二NMOS管LN12的漏极连接；第十一NMOS管LN11的漏极与第九NMOS管LN9的源极连接，第十一NMOS管LN11的栅极与第十二NMOS管LN12的栅极连接，第十一NMOS管LN11的源极与电源负极GND连接；第十二NMOS管LN12的漏极与第十NMOS管LN10的源极连接，第十二NMOS管LN12的栅极与第十一NMOS管LN11的栅极连接，第十二NMOS管LN12的源极与电源负极GND连接，其中，第七PMOS管和第八PMOS管的阈值电压小于第一预设值。

其中，GN增益自举模块包括第十一PMOS管LM11、第十二PMOS管LM12、第十三PMOS管LM13、第十四PMOS管LM14、第十三NMOS管LN13、第十四NMOS管LN14、第十五NMOS管LN15和第十六NMOS管LN16；第十一PMOS管LM11的源极与电源正极VDD连接，第十一PMOS管LM11的栅极与第十二PMOS管LM12的栅极连接，第十一PMOS管LM11的漏极与第十三PMOS管LM13的源极连接；第十二PMOS管LM12的源极与电源正极VDD连接，第十二PMOS管LM12的栅极与第十一PMOS管LM11的栅极连接，第十二PMOS管LM12的漏极与第十四PMOS管LM14的源极连接；第十三PMOS管LM13的源极与第十一PMOS管LM11的漏极连接，第十三PMOS管LM13的栅极与第十四PMOS管LM14的栅极连接，第十三PMOS管LM13的漏极分别与第十三NMOS管LN13的漏极和第五NMOS管M11的栅极连接；第十四PMOS管LM14的源极与第十二PMOS管LM12的漏极连接，第十四PMOS管LM14的栅极与第十三PMOS管LM13的栅极连接，第十四PMOS管LM14的漏极分别与第十四NMOS管LN14的漏极和第六NMOS管M12的栅极连接；第十三NMOS管LN13的漏极分别与第十三PMOS管LM13的漏极和第五NMOS管M11的栅极连接，第十三NMOS管LN13的栅极与第十四NMOS管LN14的栅极连接，第十三NMOS管LN13的源极与第十五NMOS管LN15的漏极连接；第十四NMOS管LN14的漏极分别与第十四PMOS管LM14的漏极和第六NMOS管M12的栅极连接，第十四NMOS管LN14的栅极与第十三NMOS管LN13的栅极连接，第十四NMOS管LN14的源极与第十六NMOS管LN16的漏极连接；第十五NMOS管LN15的漏极与第十三NMOS管LN13的源极连接，第十五NMOS管LN15的栅极分别与第七NMOS管M13的漏极、第五NMOS管M11的源极和第一PMOS管Mcp1的源极连接，第十五NMOS管LN15的源极与电源负极GND连接；第十六NMOS管LN16的漏极与第十四NMOS管LN14的源极连接，第十六NMOS管LN16的栅极分别与第八NMOS管M14的漏极、第六NMOS管M12的源极和第二PMOS管Mcp2的源极连接，第十六NMOS管LN16的源极与电源负极GND连接，其中，第十一PMOS管和第十二PMOS管的阈值电压大于第二预设值。

其中，第一NMOS管Mcn1的漏极与其栅极和电源正极VDD连接，第一NMOS管Mcn1的源极分别与输入模块102和第三PMOS管M5的源极和GP增益自举模块的输入负端连接；第二NMOS管Mcn2的漏极与其栅极和电源正极VDD连接，第二NMOS管Mcn2的源极分别与输入模块102和第四PMOS管M6的源极和GP增益自举模块的输入正端连接，所述第一NMOS管Mcn1和所述第二NMOS管Mcn2起到钳位作用。

其中，第一PMOS管Mcp1的源极分别与第十五NMOS管LN15的栅极、第七NMOS管M13的漏极和第五NMOS管M11的源极连接，第一PMOS管Mcp1的漏极及其栅极与电源负极GND连接；第二PMOS管Mcp2的源极分别与第十六NMOS管LN16的栅极、第八NMOS管M14的漏极和第六NMOS管M12的源极连接，第二PMOS管Mcp2的漏极及其栅极与电源负极GND连接，所述第一PMOS管和所述第二PMOS管起到钳位作用。

其中，第三PMOS管M5的源极分别与第八PMOS管LM8的栅极和第一NMOS管Mcn1的源极连接，第三PMOS管M5的栅极分别与第十PMOS管LM10的漏极、第十NMOS管LN10的漏极连接，第三PMOS管M5的漏极分别与第一二级放大模块106-1、第五PMOS管M8的源极、第三NMOS管M7的漏极连接；第四PMOS管M6的源极分别与第七PMOS管LM7的栅极和第二NMOS管Mcn2的源极连接，第四PMOS管M6的栅极分别与第九PMOS管LM9的漏极、第九NMOS管LN9的漏极连接，第四PMOS管M6的漏极分别与第二二级放大模块106-2、第六PMOS管M10的源极、第四NMOS管M9的漏极连接；第五PMOS管M8的源极分别与第三PMOS管M5的漏极、第三NMOS管M7的漏极和第一二级放大模块106-1连接，第五PMOS管M8的栅极与偏置电路模块108连接，第五PMOS管M8的漏极分别与第一二级放大模块106-1、第五NMOS管M11的漏极、第三NMOS管M7的源极连接；第六PMOS管M10的源极分别与第四PMOS管M6的漏极、第四NMOS管M9的漏极和第二二级放大模块106-2连接，第六PMOS管M10的栅极与偏置电路模块108连接，第六PMOS管M10的漏极分别与第二二级放大模块106-2、第六NMOS管M12的漏极、第四NMOS管M9的源极连接；第三NMOS管M7的漏极分别与第五PMOS管M8的源极、第三PMOS管M5的漏极和第一二级放大模块106-1连接，第三NMOS管M7的栅极与偏置电路模块108连接，第三NMOS管M7的源极分别与第五PMOS管M8的漏极、第一二级放大模块106-1、第五NMOS管M11的漏极连接；第四NMOS管M9的漏极分别与第六PMOS管M10的源极、第四PMOS管M6的漏极和第二二级放大模块106-2连接，第四NMOS管M9的栅极与偏置电路模块108连接，第四NMOS管M9的源极分别与第六PMOS管M10的漏极、第二二级放大模块106-2、第六NMOS管M12的漏极连接；第五NMOS管M11的源极分别与第一PMOS管Mcp1的源极、第十五NMOS管LN15的栅极和第七NMOS管M13的漏极连接，第五NMOS管M11的栅极与第十三PMOS管LM13的漏极和第十三NMOS管LN13的漏极连接，第五NMOS管M11的漏极与第三NMOS管M7的源极、第五PMOS管M8的漏极和第一二级放大模块106-1连接；第六NMOS管M12的源极分别与第二PMOS管Mcp2的源极、第十六NMOS管LN16的栅极和第八NMOS管M14的漏极连接，第六NMOS管M12的栅极与第十四PMOS管LM14的漏极和第十四NMOS管LN14的漏极连接，第六NMOS管M12的漏极与第四NMOS管M9的源极、第六PMOS管M10的漏极和第二二级放大模块106-2连接；第七NMOS管M13的漏极分别与第五NMOS管M11的源极、第一PMOS管Mcp1的源极和第十五NMOS管LN15的栅极连接，第七NMOS管M13的栅极与第八NMOS管M14的栅极连接，第七NMOS管M13的源极与电源负极GND连接；第八NMOS管M14的漏极分别与第六NMOS管M12的源极、第二PMOS管Mcp2的源极和第十六NMOS管LN16的栅极连接，第八NMOS管M14的栅极与第七NMOS管M13的栅极连接，第八NMOS管M14的源极与电源负极GND连接。

其中，输入模块102包括第十五PMOS管M2、第十六PMOS管M3、第十七NMOS管M0、第十八NMOS管M1和第一电流源I1；第十五PMOS管M2的源极与电源正极VDD连接，第十五PMOS管M2的栅极与偏置电压连接，第十五PMOS管M2的漏极分别与第十七NMOS管M0的漏极、第三PMOS管M5的源极、第八PMOS管LM8的栅极和第一NMOS管Mcn1的源极连接；第十六PMOS管M3的源极与电源正极VDD连接，第十六PMOS管M3的栅极与偏置电压连接，第十六PMOS管M3的漏极分别与第十八NMOS管M1的漏极、第四PMOS管M6的源极、第七PMOS管LM7的栅极和第二NMOS管Mcn2的源极连接；第十七NMOS管M0的漏极分别与第十五PMOS管M2的漏极、第三PMOS管M5的源极、第八PMOS管LM8的栅极和第一NMOS管Mcn1的源极连接，第十七NMOS管M0的栅极与输入正端连接，第十七NMOS管M0的源极分别与第十八NMOS管M1的源极和第一电流源I1的正极连接；第十八NMOS管M1的漏极分别与第十六PMOS管M3的漏极、第四PMOS管M6的源极、第七PMOS管LM7的栅极和第二NMOS管Mcn2的源极连接，第十八NMOS管M1的栅极与输入负端连接，第十八NMOS管M1的源极分别与第十七NMOS管M0的源极和第一电流源I1的正极连接，第一电流源I1的负极与电源负极GND连接。

其中，所述第一二级放大模块106-1包括第十七PMOS管M15、第十九NMOS管M17、第一电容C1和第二电容C2；所述第二二级放大模块106-2包括第十八PMOS管M16、第二十NMOS管M18、第三电容C3和第四电容C4；第十七PMOS管M15的源极与电源正极VDD连接，第十七PMOS管M15的栅极分别与第一电容C1的一端、第三PMOS管M5的漏极、第五PMOS管M8的源极和第三NMOS管M7的漏极连接，第十七PMOS管M15的漏极分别与第一电容C1的另一端、第二电容C2的一端和第十九NMOS管M17的漏极连接；第十八PMOS管M16的源极与电源正极VDD连接，第十八PMOS管M16的栅极分别与第三电容C3的一端、第四PMOS管M6的漏极、第六PMOS管M10的源极和第四NMOS管M9的漏极连接，第十八PMOS管M16的漏极分别与第三电容C3的另一端、第四电容C4的一端和第二十NMOS管M18的漏极连接；第十九NMOS管M17的漏极分别与第十七PMOS管M15的漏极、第一电容C1的另一端和第二电容C2的一端连接，第十九NMOS管M17的栅极分别与第二电容C2的另一端、第五NMOS管M11的漏极、第五PMOS管M8的漏极和第三NMOS管M7的源极连接；第二十NMOS管M18的漏极分别与第十八PMOS管M16的漏极、第三电容C3的另一端和第四电容C4的一端连接，第二十NMOS管M18的栅极分别与第四电容C4的另一端、第六NMOS管M12的漏极、第六PMOS管M10的漏极和第四NMOS管M9的源极连接。

其中，第十七PMOS管M15的漏极、第一电容C1的另一端、第二电容C2的一端和第十九NMOS管M17的漏极连接之处为输出正极端；第十八PMOS管M16的漏极、第三电容C3的另一端、第四电容C4的一端和第二十NMOS管M18的漏极连接之处为输出负极端。

其中，偏置电路模块108包括第十九PMOS管M21、第二十PMOS管M22、第二十一NMOS管M19、第二十二NMOS管M20、第二电流源I2和第三电流源I3；第十九PMOS管M21的源极与电源正极VDD连接，第十九PMOS管M21的栅极与其漏极和第二十PMOS管M22的源极连接；第二十PMOS管M22的源极与第十九PMOS管M21的栅极及漏极连接，第二十PMOS管M22的栅极与其漏极和第三电流源I3的正极连接，第三电流源I3的负极与电源负极GND连接；第二电流源I2的正极与电源正极VDD连接，第二电流源I2的负极与第二十一NMOS管M19的漏极及栅极连接，第二十一NMOS管M19的源极与第二十二NMOS管M20的漏极及栅极连接；第二十二NMOS管M20的漏极与其栅极和第二十一NMOS管M19的源极连接，第二十二NMOS管M20的源极与电源负极GND连接。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。

Claims (7)

1.一种增益自举放大电路，其特征在于，包括：一级放大模块、第一二级放大模块和第二二级放大模块和偏置电路模块；

所述一级放大模块包括输入模块和折叠共源共栅模块，所述折叠共源共栅模块分别与所述输入模块、第一二级放大模块、第二二级放大模块和偏置电路模块连接；

所述折叠共源共栅模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、GP增益自举模块和GN增益自举模块，第一PMOS管和第二PMOS管为GP增益自举模块的钳位电路，第一NMOS管和第二NMOS管为GN增益自举模块的钳位电路；

所述第一PMOS管分别与所述第五NMOS管、第七NMOS管和GN增益自举模块连接，所述第二PMOS管分别与所述第六NMOS管、第八NMOS管和GN增益自举模块连接，所述第三PMOS管分别与所述第五PMOS管、第三NMOS管、第一NMOS管、第一二级放大模块和GP增益自举模块连接；所述第四PMOS管分别与所述第六PMOS管、第四NMOS管、第二NMOS管、第二二级放大模块和GP增益自举模块连接；所述第五PMOS管分别与所述第三PMOS管、第三NMOS管、第五NMOS管、第一二级放大模块和偏置电路模块连接；所述第六PMOS管分别与所述第四PMOS管、第四NMOS管、第六NMOS管、第二二级放大模块和偏置电路模块连接；

所述第一NMOS管分别与输入模块、第三PMOS管和GP增益自举模块连接，所述第二NMOS管分别与输入模块、第四PMOS管和GP增益自举模块连接，所述第三NMOS管分别与第三PMOS管、第五PMOS管、第五NMOS管、第一二级放大模块和偏置电路模块连接，所述第四NMOS管分别与第四PMOS管、第六PMOS管、第六NMOS管、第二二级放大模块和偏置电路模块连接，所述第五NMOS管分别与第五PMOS管、第一PMOS管、第三NMOS管、第七NMOS管、第一二级放大模块和GN增益自举模块连接，所述第六NMOS管分别与第六PMOS管、第二PMOS管、第四NMOS管、第八NMOS管、第二二级放大模块和GN增益自举模块连接，所述第七NMOS管分别与第一PMOS管、第五NMOS管、第八NMOS管和GN增益自举模块连接，所述第八NMOS管分别与第二PMOS管、第六NMOS管、第七NMOS管和GN增益自举模块连接；

所述GP增益自举模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；

所述第七PMOS管的源极与电源正极连接，所述第七PMOS管的栅极分别与所述第二NMOS管的源极、第四PMOS管的源极连接，所述第七PMOS管的漏极与所述第九PMOS管的源极连接；

所述第八PMOS管的源极与电源正极连接，所述第八PMOS管的栅极分别与所述第一NMOS管的源极、第三PMOS管的源极连接，所述第八PMOS管的漏极与所述第十PMOS管的源极连接；

所述第九PMOS管的源极与所述第七PMOS管的漏极连接，所述第九PMOS管的栅极与所述第十PMOS管的栅极连接，所述第九PMOS管的漏极分别与所述第四PMOS管的栅极、所述第九NMOS管的漏极连接；

所述第十PMOS管的源极与所述第八PMOS管的漏极连接，所述第十PMOS管的栅极与所述第九PMOS管的栅极连接，所述第十PMOS管的漏极分别与所述第三PMOS管的栅极、所述第十NMOS管的漏极连接；

第九NMOS管的漏极分别与所述第九PMOS管的漏极和所述第四PMOS管的栅极连接，第九NMOS管的栅极与第十NMOS管的栅极连接，第九NMOS管的源极与第十一NMOS管的漏极连接；

第十NMOS管的漏极分别与所述第十PMOS管的漏极和所述第三PMOS管的栅极连接，第十NMOS管的栅极与第九NMOS管的栅极连接，第十NMOS管的源极与第十二NMOS管的漏极连接；

第十一NMOS管的漏极与所述第九NMOS管的源极连接，第十一NMOS管的栅极与第十二NMOS管的栅极连接，第十一NMOS管的源极与电源负极连接；

第十二NMOS管的漏极与所述第十NMOS管的源极连接，第十二NMOS管的栅极与第十一NMOS管的栅极连接，第十二NMOS管的源极与电源负极连接，其中，第七PMOS管和第八PMOS管的阈值电压小于第一预设值；

所述GN增益自举模块包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；

所述第十一PMOS管的源极与电源正极连接，所述第十一PMOS管的栅极与所述第十二PMOS管的栅极连接，所述第十一PMOS管的漏极与所述第十三PMOS管的源极连接；

所述第十二PMOS管的源极与电源正极连接，所述第十二PMOS管的栅极与所述第十一PMOS管的栅极连接，所述第十二PMOS管的漏极与所述第十四PMOS管的源极连接；

所述第十三PMOS管的源极与所述第十一PMOS管的漏极连接，所述第十三PMOS管的栅极与所述第十四PMOS管的栅极连接，所述第十三PMOS管的漏极分别与所述第十三NMOS管的漏极和所述第五NMOS管的栅极连接；

所述第十四PMOS管的源极与所述第十二PMOS管的漏极连接，所述第十四PMOS管的栅极与所述第十三PMOS管的栅极连接，所述第十四PMOS管的漏极分别与所述第十四NMOS管的漏极和所述第六NMOS管的栅极连接；

第十三NMOS管的漏极分别与所述第十三PMOS管的漏极和第五NMOS管的栅极连接，第十三NMOS管的栅极与第十四NMOS管的栅极连接，第十三NMOS管的源极与第十五NMOS管的漏极连接；

第十四NMOS管的漏极分别与所述第十四PMOS管的漏极和第六NMOS管的栅极连接，第十四NMOS管的栅极与第十三NMOS管的栅极连接，第十四NMOS管的源极与第十六NMOS管的漏极连接；

第十五NMOS管的漏极与所述第十三NMOS管的源极连接，第十五NMOS管的栅极分别与第七NMOS管的漏极、第五NMOS管的源极和第一PMOS管的源极连接，第十五NMOS管的源极与电源负极连接；

第十六NMOS管的漏极与所述第十四NMOS管的源极连接，第十六NMOS管的栅极分别与第八NMOS管的漏极、第六NMOS管的源极和第二PMOS管的源极连接，第十六NMOS管的源极与电源负极连接，其中，第十一PMOS管和第十二PMOS管的阈值电压大于第二预设值；

所述第一二级放大模块包括第十七PMOS管、第十九NMOS管、第一电容和第二电容；所述第二二级放大模块包括第十八PMOS管、第二十NMOS管、第三电容和第四电容；

第十七PMOS管的源极与电源正极连接，第十七PMOS管的栅极分别与第一电容的一端、第三PMOS管的漏极、第五PMOS管的源极和第三NMOS管的漏极连接，第十七PMOS管的漏极分别与所述第一电容的另一端、第二电容的一端和第十九NMOS管的漏极连接；

第十八PMOS管的源极与电源正极连接，第十八PMOS管的栅极分别与第三电容的一端、第四PMOS管的漏极、第六PMOS管的源极和第四NMOS管的漏极连接，第十八PMOS管的漏极分别与所述第三电容的另一端、第四电容的一端和第二十NMOS管的漏极连接；

第十九NMOS管的漏极分别与第十七PMOS管的漏极、所述第一电容的另一端和第二电容的一端连接，第十九NMOS管的栅极分别与第二电容的另一端、第五NMOS管的漏极、第五PMOS管的漏极和第三NMOS管的源极连接；

第二十NMOS管的漏极分别与第十八PMOS管的漏极、所述第三电容的另一端和第四电容的一端连接，第二十NMOS管的栅极分别与第四电容的另一端、第六NMOS管的漏极、第六PMOS管的漏极和第四NMOS管的源极连接；

其中所述第一PMOS管的源极、所述第七NMOS管的漏极、所述第五NMOS管的源极共接，且均连接于所述GN增益自举模块的所述第七PMOS管的栅极；所述第一PMOS管的漏极和栅极与所述第七NMOS管的源极共接，所述第五NMOS管的栅极与所述GN增益自举模块的所述第九PMOS管的漏极、所述第九NMOS管的漏极共接。

2.根据权利要求1所 述的增益自举放大电路，其特征在于，所述第一NMOS管的漏极与其栅极和电源正极连接，所述第一NMOS管的源极分别与输入模块和第三PMOS管的源极和GP增益自举模块的输入负端连接；

所述第二NMOS管的漏极与其栅极和电源正极连接，所述第二NMOS管的源极分别与输入模块和第四PMOS管的源极和GP增益自举模块的输入正端连接，所述第一NMOS管和所述第二NMOS管起到钳位作用。

3.根据权利要求1所述的增益自举放大电路，其特征在于，所述第一PMOS管的源极分别与第十五NMOS管的栅极、第七NMOS管的漏极和第五NMOS管的源极连接，所述第一PMOS管的漏极及其栅极与电源负极连接；

所述第二PMOS管的源极分别与第十六NMOS管的栅极、第八NMOS管的漏极和第六NMOS管的源极连接，所述第二PMOS管的漏极及其栅极与电源负极连接，所述第一PMOS管和所述第二PMOS管起到钳位作用。

4.根据权利要求1所述的增益自举放大电路，其特征在于，所述第三PMOS管的源极分别与所述第八PMOS管的栅极和所述第一NMOS管的源极连接，所述第三PMOS管的栅极分别与所述第十PMOS管的漏极、所述第十NMOS管的漏极连接，所述第三PMOS管的漏极分别与第一二级放大模块、第五PMOS管的源极、所述第三NMOS管的漏极连接；

所述第四PMOS管的源极分别与所述第七PMOS管的栅极和所述第二NMOS管的源极连接，所述第四PMOS管的栅极分别与所述第九PMOS管的漏极、所述第九NMOS管的漏极连接，所述第四PMOS管的漏极分别与第二二级放大模块、第六PMOS管的源极、所述第四NMOS管的漏极连接；

所述第五PMOS管的源极分别与所述第三PMOS管的漏极、所述第三NMOS管的漏极和第一二级放大模块连接，所述第五PMOS管的栅极与所述偏置电路模块连接，所述第五PMOS管的漏极分别与第一二级放大模块、第五NMOS管的漏极、所述第三NMOS管的源极连接；

所述第六PMOS管的源极分别与所述第四PMOS管的漏极、所述第四NMOS管的漏极和第二二级放大模块连接，所述第六PMOS管的栅极与所述偏置电路模块连接，所述第六PMOS管的漏极分别与第二二级放大模块、第六NMOS管的漏极、所述第四NMOS管的源极连接；

所述第三NMOS管的漏极分别与所述第五PMOS管的源极、所述第三PMOS管的漏极和第一二级放大模块连接，所述第三NMOS管的栅极与所述偏置电路模块连接，所述第三NMOS管的源极分别与所述第五PMOS管的漏极、第一二级放大模块、第五NMOS管的漏极连接；

所述第四NMOS管的漏极分别与所述第六PMOS管的源极、所述第四PMOS管的漏极和第二二级放大模块连接，所述第四NMOS管的栅极与所述偏置电路模块连接，所述第四NMOS管的源极分别与所述第六PMOS管的漏极、第二二级放大模块、第六NMOS管的漏极连接；

第五NMOS管的源极分别与所述第一PMOS管的源极、第十五NMOS管的栅极和第七NMOS管的漏极连接，第五NMOS管的栅极与所述第十三PMOS管的漏极和所述第十三NMOS管的漏极连接，第五NMOS管的漏极与第三NMOS管的源极、第五PMOS管的漏极和第一二级放大模块连接；

第六NMOS管的源极分别与所述第二PMOS管的源极、第十六NMOS管的栅极和第八NMOS管的漏极连接，第六NMOS管的栅极与所述第十四PMOS管的漏极和所述第十四NMOS管的漏极连接，第六NMOS管的漏极与第四NMOS管的源极、第六PMOS管的漏极和第二二级放大模块连接；

第七NMOS管的漏极分别与第五NMOS管的源极、所述第一PMOS管的源极和第十五NMOS管的栅极连接，第七NMOS管的栅极与第八NMOS管的栅极连接，第七NMOS管的源极与电源负极连接；

第八NMOS管的漏极分别与第六NMOS管的源极、所述第二PMOS管的源极和第十六NMOS管的栅极连接，第八NMOS管的栅极与第七NMOS管的栅极连接，第八NMOS管的源极与电源负极连接。

5.根据权利要求1所述的增益自举放大电路，其特征在于，所述输入模块包括第十五PMOS管、第十六PMOS管、第十七NMOS管、第十八NMOS管和第一电流源；

所述第十五PMOS管的源极与电源正极连接，所述第十五PMOS管的栅极与偏置电压连接，所述第十五PMOS管的漏极分别与第十七NMOS管的漏极、所述第三PMOS管的源极、所述第八PMOS管的栅极和所述第一NMOS管的源极连接；

所述第十六PMOS管的源极与电源正极连接，所述第十六PMOS管的栅极与偏置电压连接，所述第十六PMOS管的漏极分别与第十八NMOS管的漏极、所述第四PMOS管的源极、所述第七PMOS管的栅极和所述第二NMOS管的源极连接；

第十七NMOS管的漏极分别与第十五PMOS管的漏极、所述第三PMOS管的源极、所述第八PMOS管的栅极和所述第一NMOS管的源极连接，第十七NMOS管的栅极与输入正端连接，第十七NMOS管的源极分别与第十八NMOS管的源极和第一电流源的正极连接；

第十八NMOS管的漏极分别与第十六PMOS管的漏极、所述第四PMOS管的源极、所述第七PMOS管的栅极和所述第二NMOS管的源极连接，第十八NMOS管的栅极与输入负端连接，第十八NMOS管的源极分别与第十七NMOS管的源极和第一电流源的正极连接，所述第一电流源的负极与电源负极连接。

6.根据权利要求1所述的增益自举放大电路，其特征在于，所述第十七PMOS管的漏极、所述第一电容的另一端、第二电容的一端和所述第十九NMOS管的漏极连接之处为输出正极端；

第十八PMOS管的漏极、所述第三电容的另一端、第四电容的一端和第二十NMOS管的漏极连接之处为输出负极端。

7.根据权利要求1所述的增益自举放大电路，其特征在于，所述偏置电路模块包括第十九PMOS管、第二十PMOS管、第二十一NMOS管、第二十二NMOS管、第二电流源和第三电流源；

第十九PMOS管的源极与电源正极连接，第十九PMOS管的栅极与其漏极和第二十PMOS管的源极连接；

第二十PMOS管的源极与第十九PMOS管的栅极及漏极连接，第二十PMOS管的栅极与其漏极和第三电流源的正极连接，第三电流源的负极与电源负极连接；

第二电流源的正极与电源正极连接，第二电流源的负极与第二十一NMOS管的漏极及栅极连接，第二十一NMOS管的源极与第二十二NMOS管的漏极及栅极连接；

第二十二NMOS管的漏极与其栅极和第二十一NMOS管的源极连接，第二十二NMOS管的源极与电源负极连接。

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