CN114553149A - 一种基于新型DreaMOS工艺的Doherty射频功率放大器模组及其输出匹配网络 - Google Patents

一种基于新型DreaMOS工艺的Doherty射频功率放大器模组及其输出匹配网络 Download PDF

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Abstract

本发明公开了一种基于新型DreaMOS工艺的Doherty射频功率放大器模组及其输出匹配网络，所述输出匹配网络包括主寄生电容、辅寄生电容和电感，主寄生电容一端接主路放大器的漏极，另一端接电感；辅寄生电容一端接辅路放大器的漏极，另一端接电感，主路放大器和辅路放大器并联，且主路放大器和辅路放大器均为DreaMOS晶体管，主寄生电容和辅寄生电容分别为主DreaMOS晶体管中的寄生电容和辅DreaMOS晶体管中的寄生电容。本发明通过采用DreaMOS工艺，简单高效地实现了Doherty射频功率放大器中输出匹配电路的功能，同时实现了超宽带，高效率和小型化。

Description

一种基于新型DreaMOS工艺的Doherty射频功率放大器模组及 其输出匹配网络
技术领域
本发明属于功率放大器技术领域，具体涉及一种基于新型DreaMOS工艺的Doherty射频功率放大器模组及其输出匹配网络。
背景技术
近年来，集成Doherty放大器已被用于实现具有中等输出功率的放大器，如10-50W，频率为2-3GHz。然而，在未来如MIMO***中微站，微微站，毫微站等应用中，在更高的频率如3.5GHz处需要一个更高的效率和更宽的带宽，比如覆盖3.3-4.2GHz频段，效率要求40％以上。那么应用传统的集成doherty方案或者分立方案，将变得非常困难。
在现有的分立的Dohtery功放中，在输出部分通常都会包含阻抗匹配网络，如图1所示，阻抗匹配网络包含主路的输出匹配网络Zc，辅路的输出匹配网络Zp，反相器Zinv和合路阻抗匹配网络Zcom。
上述方案有两个缺点：1、这里面的Zc，Zp等阻抗匹配网络通常由于面积的限制很难做成宽带匹配网络，所以通常这种结构的Doherty带宽只有5％左右，如果要做宽带的设计往往需要用到很大的面积，这种情况对于集成的功率放大器芯片或者模块是很不利的。2、现有方案中，输出匹配电路用了4个部分，包含Zc，Zp，Zinv，Zcom这四部分，很多时候用了比较长的传输线，导致损耗较高，从而效率较低。
其次，在现有的集成Doherty MMIC功放电路中，如图2所示，MOSFET晶体管中的寄生电容Cc和Cp，加上一个电感L组成的C-L-C网络就能完成原有方案中Zc，Zp和Zinv这3个部分电路的功能，这是集成化的优势。用C-L-C网络实现的Doherty功放，其中，1代表的是主路放大器MOSFET晶体管，2是辅路放大器的MOSFET晶体管，Cc是主路放大器的寄生电容Cds，Cp是辅路放大器晶体管的寄生电容Cds。更进一步，这里的电感L，在不同功率的Doherty功率放大器里的值不同，比如Massive MIMO应用中功率在40-100W范围，当电感L的数值比较小，在需要比较小的电感量的时候，电感L可以用键合线来实现。如图3所示，为实现电感L的另一种方式，当电感L比较大的时候，电感L就由键合线3.1，3.2和SMD电感本体3来组成。其中，键合线3.1和键合线3.2是用来连接晶体管和SMD电感本体3的键合线。在SMD电感本体3和晶体管2的交点的地方引出匹配网络4，将合路阻抗转换为负载阻抗，这里5就是负载。该方案中有以下2点缺点：1、与集成Doherty合路器的品质因素Q有关，该因数至少部分确定了Doherty放大器的功率附加效率。虽然高品质因素(High Q)SMD的Q因数较高，但是对于高频应用，这个Q值仍然不够高，导致整体链路的损耗较高，效率偏低。2、SMD电感本体6和隔直电容7的引入，SMD电感本体6的目的是使得这个方案的电路能在更高的频率上使用，谐振掉多余的寄生Cds电容。这个电路形成了一个简单的LC谐振电路，该电路对Dohety性能的整体带宽带来了一定的影响，仿真预测带宽减少20％左右，对于设计宽大放大器是非常不利的。
因此，如何提供一种小型化的超宽带高效率的Doherty射频功放模组，是一个急需解决的问题。
发明内容
本发明的主要目的在于提供一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，从而克服现有技术的不足。
本发明的另一目的在于提供包括上述输出匹配网络且采用DreaMOS晶体管实现的Doherty射频功率放大器模组。
为实现前述发明目的，本发明采用的技术方案包括：一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，包括主寄生电容、辅寄生电容和电感，所述主寄生电容一端接主路放大器的漏极，另一端接所述电感；所述辅寄生电容一端接辅路放大器的漏极，另一端接所述电感，所述主路放大器和辅路放大器并联，且所述主路放大器和辅路放大器均为DreaMOS晶体管，所述主寄生电容和辅寄生电容分别为主DreaMOS晶体管中的寄生电容和辅DreaMOS晶体管中的寄生电容。
在一优选实施例中，所述电感与所述主寄生电容和辅寄生电容形成LC匹配网络。
在一优选实施例中，所述电感包括第一键合线、第二键合线和第一SMD电感，所述第一键合线的一端接主寄生电容，另一端接第一SMD电感，所述第一SMD电感的另一端接第二键合线的一端，所述第二键合线的另一端接所述辅寄生电容；或者所述电感为第三键合线，所述第三键合线的一端接主寄生电容，另一端接辅寄生电容。
在一优选实施例中，所述输出匹配网络还包括合路阻抗匹配网络，所述合路阻抗匹配网络接辅寄生电容和电感的交点处。
在一优选实施例中，所述合路阻抗匹配网络包括第二电感和与第二电感相连的电容。
在一优选实施例中，所述合路阻抗匹配网络还通过一负载接地。
在一优选实施例中，所述主路放大器和辅路放大器均集成于一芯片上，所述芯片、电感和合路阻抗匹配网络均封装于一载板上。
本发明实施例提供了一种基于新型DreaMOS工艺的Doherty射频功率放大器模组，包括上述输出匹配网络。
在一优选实施例中，所述Doherty射频功率放大器模组还包括主路放大器和辅路放大器，所述主路放大器、辅路放大器和输出匹配网络均封装于一载板上。
在一优选实施例中，所述Doherty射频功率放大器模组还包括一封装于一载板上的输入匹配网络，所述输入匹配网络连接主路放大器和/或辅路放大器的输入端。
与现有技术相比较，本发明的有益效果至少在于：
1、本发明通过应用新型LDMOS工艺即DreaMOS(Drain extended advanced metaloxide semiconductor transistor，漏极外延的先进金属氧化物半导体晶体管)工艺，简单高效地实现了Doherty射频功率放大器中输出匹配电路的功能，同时实现了超宽带，高效率和小型化。
2、本发明因采用DreaMOS晶体管实现输出匹配电路，所以可以省去图3中的LC谐振电路，即电感6和隔直电容7，在增加带宽的同时，又简化了电路，相对于传统的方案，本发明所使用的部件更少，所需要的模块面积更小，成本也就更低。
3、由于DreaMOS晶体管的饱和效率提升了3％,导通电阻降低45％，回退效率将提升5％以上，那么本发明所采用的方案将整体提升5％左右的回退调制效率，较传统方案，尤其在高频，更容易实现高效率的目标。
4、由于DreaMOS晶体管的寄生电容Cds降低了40％以上，功率密度提升2.4倍，那么本发明中，对于高功率，比如50-1000W，或者高频应用，比如3.5G-8GHz，DreaMOS晶体管将带来更低的peak(峰值)路泄露，使得带宽和效率进一步提升。且合路阻抗更加友好，使得***匹配电路更容易匹配到50ohm(欧姆)，进一步拓宽了带宽，提高了效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有Doherty功放电路的结构示意图；
图2是现有集成Doherty MMIC功放电路的结构示意图；
图3是现有阻抗匹配网络的结构示意图；
图4是本发明其中一实施例的输出匹配电路的结构示意图；
图5是本发明另一实施例的输出匹配电路的结构示意图；
图6是本发明输出匹配电路的一具体实施例的结构示意图；
图7是本发明多级集成化的Doherty射频功放模组的结构示意图。
具体实施方式
通过应连同所附图式一起阅读的以下具体实施方式将更完整地理解本发明。本文中揭示本发明的详细实施例；然而，应理解，所揭示的实施例仅具本发明的示范性，本发明可以各种形式来体现。因此，本文中所揭示的特定功能细节不应解释为具有限制性，而是仅解释为权利要求书的基础且解释为用于教示所属领域的技术人员在事实上任何适当详细实施例中以不同方式采用本发明的代表性基础。
本发明所揭示的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组及其输出匹配网络，通过应用新型DreaMOS工艺，简单高效地实现了Doherty射频功率放大器中输出匹配电路的功能，同时实现了超宽带，高效率和小型化。
如图4所示，本发明其中一实施例所揭示的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，包括主寄生电容Cc，第一键合线31、辅寄生电容Cp，第二键合线32和第一SMD电感3，其中，主寄生电容Cc一端接主路放大器1的漏极，另一端接第一键合线31，第一键合线31的另一端接第一SMD电感3的一端；辅寄生电容Cp一端接辅路放大器2的漏极，另一端接第二键合线32，第二键合线32的另一端接第一SMD电感3的另一端，主路放大器1和辅路放大器2并联，且主路放大器1和辅路放大器2均采用DreaMOS晶体管，主寄生电容和辅寄生电容分别为主DreaMOS晶体管1中的寄生电容Cc和辅DreaMOS晶体管2中的寄生电容Cp。本发明采用DreaMOS晶体管中的寄生电容Cc和Cp，加上一个电感L组成的C-L-C网络来实现原有分立方案中Zc，Zp和Zinv这3个部分电路的功能。该实施例中，电感L包括上述第一键合线31、第二键合线32和第一SMD电感3。
由于传统集成Dohety功放中的SMD电感会带来很多的寄生电容，导致性能恶化，这个时候就需要用额外的电感来谐振掉多余的寄生电容，即需要LC谐振电路(由电感6和电容7组成)，该LC谐振电路将带来20％的带宽损失。本发明应用了DreaMOS工艺技术，由于DreaMOS晶体管的漏极寄生电容Cds降低了40％左右，即使外部SMD封装等带来的额外的寄生电容比较大，也小于DreaMOS的寄生电容Cds的降低量，因此本发明在实现输出匹配网络时，可以将图3中的元件6和7移除，增加带宽的同时，又简化了电路，降低了成本。
如下表所示，与LDMOS工艺相比，DreaMOS工艺可以全方位高效地提高了工艺性能。
Figure BDA0002795574280000051
由上表可知，DreaMOS晶体管天然具有DreaMOS双沟道设计，有效抑制了热载流子注入HCI，饱和电流提升50％，导通电阻降低45％，每瓦W的输出电容下降40％，饱和效率提升3％，功率密度提升2.4倍。且进一步拓宽了Doherty放大器的带宽和提高了效率，使得超宽带和超高效率的目标更容易实现。
实施时，结合图4所示，当第一SMD电感3值比较大时，其中，第一键合线31和第二键合线32用键合线来实现，第一SMD电感3用SMD电感来实现。而对于高功率，或者高频应用，第一SMD电感3的值可以进一步减小，结合图5所示，此时第一SMD电感3也可以用键合线来实现，这里的键合线是一个小电感的作用。这样使得输出匹配网络的电路结构变得更简单。即该替换实施例中，电感L整体为一第三键合线6，第三键合线6的两端分别连接主寄生电容Cc和辅寄生电容Cp。
结合图4～图7所示，本发明所揭示的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，还包括合路阻抗匹配网络4，合路阻抗匹配网络接第二键合线32和第一SMD电感3的交点处(如图4所示)或者第三键合线6与辅寄生电容Cp的交点处(如图5所示)，合路阻抗匹配网络4用于将交点处的合路阻抗转换为负载阻抗。合路阻抗匹配网络4还接一负载5，负载5接地。实施时，合路阻抗匹配网络4可以具体采用一个简单的LC谐振网络来实现，该LC谐振网络包括第二电感和与第二电感并连的电容，具体地，结合图4和图6所示，电容一端接第二键合线32和第一SMD电感3的交点处，另一端接地，第二电感一端接辅第二键合线32和第一SMD电感3的交点处，另一端接负载5。
对于低功率应用，比如小于30W，或者相对低频应用，比如2.7GHz以下，本发明DreaMOS工艺结合集成Doherty技术，也可以发挥巨大的优势。
如图6所示，为本发明输出匹配网络的一具体实施例，其中，主路放大器1的漏极和辅路放大器2的漏极均集成在一芯片上，电感、合路阻抗匹配网络4和芯片均封装在一个载板上，从而形成一个小型化的超宽带、高效率的Doherty射频功放模组。
如图7所示，为一个多级集成化的Doherty射频功放模组，其输入输出都匹配到50ohm。其中，主路放大器1和辅路放大器2的输入端11、22均接入一射频输入信号RFin，主路放大器1和辅路放大器2之间接输出匹配网络3，合路阻抗匹配网络4接输出匹配网络3与辅路放大器2的交点。该Doherty射频功放模组还包括一输入匹配网络，输入匹配网络连接主路放大器1和/或辅路放大器2的输入端。主路放大器1、辅路放大器2均集成在一芯片上，芯片、输出匹配网络3和合路阻抗匹配网络4均封装在一个载板上面。
本发明适用于基于基板应用的Doherty集成射频功率放大器，基站或者广播用的Doherty射频功率放大器，手机用的Doherty射频功率放大器等。
本发明的各方面、实施例、特征及实例应视为在所有方面为说明性的且不打算限制本发明，本发明的范围仅由权利要求书界定。在不背离所主张的本发明的精神及范围的情况下，所属领域的技术人员将明了其它实施例、修改及使用。
在本发明案中标题及章节的使用不意味着限制本发明；每一章节可应用于本发明的任何方面、实施例或特征。
在本发明案通篇中，在将组合物描述为具有、包含或包括特定组份之处或者在将过程描述为具有、包含或包括特定过程步骤之处，预期本发明教示的组合物也基本上由所叙述组份组成或由所叙述组份组成，且本发明教示的过程也基本上由所叙述过程步骤组成或由所叙述过程步骤组组成。
除非另外具体陈述，否则术语“包含(include、includes、including)”、“具有(have、has或having)”的使用通常应理解为开放式的且不具限制性。
应理解，各步骤的次序或执行特定动作的次序并非十分重要，只要本发明教示保持可操作即可。此外，可同时进行两个或两个以上步骤或动作。
此外，本案发明人还参照前述实施例，以本说明书述及的其它原料、工艺操作、工艺条件进行了试验，并均获得了较为理想的结果。
尽管已参考说明性实施例描述了本发明，但所属领域的技术人员将理解，在不背离本发明的精神及范围的情况下可做出各种其它改变、省略及/或添加且可用实质等效物替代所述实施例的元件。另外，可在不背离本发明的范围的情况下做出许多修改以使特定情形或材料适应本发明的教示。因此，本文并不打算将本发明限制于用于执行本发明的所揭示特定实施例，而是打算使本发明将包含归属于所附权利要求书的范围内的所有实施例。此外，除非具体陈述，否则术语第一、第二等的任何使用不表示任何次序或重要性，而是使用术语第一、第二等来区分一个元素与另一元素。

Claims (10)

1.一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，其特征在于，所述输出匹配网络包括主寄生电容、辅寄生电容和电感，所述主寄生电容一端接主路放大器的漏极，另一端接所述电感；所述辅寄生电容一端接辅路放大器的漏极，另一端接所述电感，所述主路放大器和辅路放大器并联，且所述主路放大器和辅路放大器均为DreaMOS晶体管，所述主寄生电容和辅寄生电容分别为主DreaMOS晶体管中的寄生电容和辅DreaMOS晶体管中的寄生电容。
2.根据权利要求1所述的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，其特征在于，所述电感与所述主寄生电容和辅寄生电容形成LC匹配网络。
3.根据权利要求1所述的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，其特征在于，所述电感包括第一键合线、第二键合线和第一SMD电感，所述第一键合线的一端接主寄生电容，另一端接第一SMD电感，所述第一SMD电感的另一端接第二键合线的一端，所述第二键合线的另一端接所述辅寄生电容；或者所述电感为第三键合线，所述第三键合线的一端接主寄生电容，另一端接辅寄生电容。
4.根据权利要求1所述的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，其特征在于，所述输出匹配网络还包括合路阻抗匹配网络，所述合路阻抗匹配网络接辅寄生电容和电感的交点处。
5.根据权利要求4所述的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，其特征在于，所述合路阻抗匹配网络包括第二电感和与第二电感相连的电容。
6.根据权利要求4所述的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，其特征在于，所述合路阻抗匹配网络还通过一负载接地。
7.根据权利要求4所述的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组的输出匹配网络，其特征在于，所述主路放大器和辅路放大器均集成于一芯片上，所述芯片、电感和合路阻抗匹配网络均封装于一载板上。
8.一种基于新型DreaMOS工艺的Doherty射频功率放大器模组，其特征在于，包括上述权利要求1～7任意一项所述的Doherty射频功率放大器模组的输出匹配网络。
9.根据权利要求8所述的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组，其特征在于，所述Doherty射频功率放大器模组还包括主路放大器和辅路放大器，所述主路放大器、辅路放大器和输出匹配网络均封装于一载板上。
10.根据权利要求9所述的一种基于新型DreaMOS工艺的Doherty射频功率放大器模组，其特征在于，所述Doherty射频功率放大器模组还包括一封装于一载板上的输入匹配网络，所述输入匹配网络连接主路放大器和/或辅路放大器的输入端。
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