CN114496031A - 每位使用多个单元的存储器装置架构 - Google Patents

每位使用多个单元的存储器装置架构 Download PDF

Info

Publication number
CN114496031A
CN114496031A CN202111156117.5A CN202111156117A CN114496031A CN 114496031 A CN114496031 A CN 114496031A CN 202111156117 A CN202111156117 A CN 202111156117A CN 114496031 A CN114496031 A CN 114496031A
Authority
CN
China
Prior art keywords
memory cell
memory
pair
address decoder
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111156117.5A
Other languages
English (en)
Inventor
J·M·麦克拉特
R·J·格莱舍内尔
H·吉杜图里
R·古德西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114496031A publication Critical patent/CN114496031A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4013—Memory devices with multiple cells per bit, e.g. twin-cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本申请案涉及一种每位使用多个单元的存储器装置架构。实施例涉及一种通过将两个物理存储器单元组合成单个逻辑位来允许分界读取电压的较低精度的架构。可将倒数二进制值写入到组成存储器对的所述两个存储器单元中。当使用偏置电路***及地址解码器激活时，所述存储器单元对创建具有可经比较以检测差分信号的电流的电流路径。实施例涉及写入及读取存储器单元对。

Description

每位使用多个单元的存储器装置架构
技术领域
本文中公开的至少一些实施例大体上涉及选择存储器装置的存储器单元作为读取或写入操作的部分。
背景技术
存储器装置由可经个别地选择以用于执行操作(例如(举例来说)读取及写入)的目的的存储器单元组成。存储器单元可存储一段数据，例如(举例来说)二进制数字。可以栅格状方式布置存储器单元，其中通过激活存储器单元的行及列来选择存储器单元。为选择存储器单元，对应于行的导电线及对应于列的导电线可能需要接收特定分界读取电压(VDM)。举例来说，通过修改存储器单元性质以实现所述单元的特定阈值电压(Vt)而将数据编码在所述单元中。如果VDM大于单元的Vt，那么所述单元被认为接通。当VDM>Vt时，单元可传导电流。当VDM<Vt时，单元不会传导电流。
用来产生VDM的电路***可包含复杂模拟电路，例如电流镜、参考电压产生器及产生特定VDM的其它偏置电路。此外，随着随时间推移使用存储器装置，或随着环境温度改变，可能需要产生不同VDM电平。举例来说，存储器单元可能随时间推移经历Vt漂移。因此，可在单元寿命开始时(例如，时间零)准确测量单元的特定VDM电平可能无法在数月或数年后准确测量单元。
发明内容
本公开的一实施例提供一种电子装置，所述电子装置包括：多个存储器单元，其布置成多个存储器单元对，其中存储器单元对经配置以存储单个位；第一地址解码器，其经配置以共同选择所述存储器单元对中的第一存储器单元及第二存储器单元；第二地址解码器，其经配置以个别地选择所述存储器单元对中的所述第一存储器单元及所述第二存储器单元；控制器，其经配置以通过使用所述第一地址解码器及第二地址解码器激活所述存储器单元对来启动对所述存储器单元对的读取操作；及比较器电路***，其经配置以响应于所述读取操作而将通过所述第一存储器单元的电流与通过所述第二存储器单元的电流进行比较以确定所述单个位的值。
本公开的另一实施例提供一种***，所述***包括：多个存储器单元，其布置成多个存储器单元对，其中存储器单元对经配置以存储单个位；第一地址解码器，其经配置以共同选择所述存储器单元对中的第一存储器单元及第二存储器单元；第二地址解码器，其经配置以个别地选择所述存储器单元对中的所述第一存储器单元及所述第二存储器单元；控制器，其经配置以通过使用所述第一地址解码器及第二地址解码器激活所述存储器单元对来启动写入操作以将所述单个位的值存储于所述存储器单元对中，其中所述写入操作包括将所述值写入在所述第一存储器单元中及将所述值的逆写入到所述第二存储器单元。
本公开的又一实施例提供一种方法，所述方法包括：将单个位存储到存储器单元对中，所述存储器单元对是存储器阵列中的多个存储器单元对中的一者；通过第一地址解码器共同选择所述存储器单元对中的第一存储器单元及第二存储器单元；通过第二地址解码器个别地选择所述存储器单元对中的所述第一存储器单元及所述第二存储器单元；响应于通过所述第一地址解码器共同选择且通过所述第二地址解码器个别地选择而将通过所述第一存储器单元的电流与通过所述第二存储器单元的电流进行比较以确定所述单个位的值。
附图说明
图1是根据本公开的实施例的存储器装置的图式。
图2A及2B是根据本公开的实施例的存储器装置的不同架构的图式。
图3A是在单个存储器单元中存储单个位的示意图。
图3B是根据本公开的各种实施例的在存储器单元对中存储单个位的示意图。
图4是根据本公开的实施例的比较电流信号的存储器装置的部分的示意图。
图5是说明根据各种实施例的与由存储器装置执行的写入操作有关的功能性的实例的流程图。
图6是说明根据各种实施例的与由存储器装置执行的读取操作有关的功能性的实例的流程图。
具体实施方式
本公开涉及在对存储器装置执行读取操作时减轻对管理及控制分界读取电压(VDM)的需求的存储器装置架构的***及方法。具体来说，本公开涉及将物理存储器单元逻辑组合成逻辑单个位。此方法减少对精确VDM的需求。
为提供更多上下文，在读取操作期间，“感测”一或多个存储器单元以确定编码在存储器单元中的位值。通过将VDM施加到目标存储器单元以试图跨越存储器单元感应电流来感测存储器单元。电流强度对应于位值。举例来说，强电流信号可表示二进制“1”而弱电流信号(例如，无电流或可忽略电流)可表示二进制“0”。可以栅格状方式布置存储器单元，使得可通过行及列来寻址存储器单元。为存取目标存储器单元，产生VDM且将VDM施加到单元的行及列。一旦单元是选择性的(例如，激活的)，其便可产生沿单元的列检测到的电流，其中所述电流对应于单元的状态(且表示单元中的存储值)。产生精确VDM带来许多挑战。举例来说，单元可随时间推移而退化，借此改变对特定VDM强度的要求。另外，存储器装置可能因装置而异，因此需要对VDM进行调谐以适应特定装置。此外，在同一装置内，不同存储器阵列或存储器阵列中的不同部分可具有不同电阻性路径，使得存储器装置中的一个单元所需的VDM可能不同于不同单元中的VDM。
本公开将逻辑信号位映射到被称为存储器单元对的两个物理单元(单元0及单元1)。存储器单元对的单元0及单元1存储倒数值。举例来说，存储逻辑二进制“1”，使得单元0存储二进制“1”且单元1存储二进制“0”。并且存储逻辑二进制“0”，使得单元0存储二进制“0”且单元1存储二进制“1”。虽然此架构最终将存储器装置的存储容量减少大约一半，但可实现几个益处。
举例来说，各种实施例允许存储器装置以较小固有窗口可靠地运行。另外，可能不存在归因于阈值电压漂移的容限损失且不存在归因于***学(例如，在使用电匹配单元时)的容限损失。此外，可能不需要在存储器装置的寿命内跟踪随时间或耐久性使用哪个VDM。额外益处包含通过允许不太精确VDM来简化***级媒体管理，放宽要求以确保跨越存储器阵列的均匀阈值电压，减少对读取重试操作的需求，及为终端用户提供更具确定性的读取延时。
图1是根据本公开的实施例的存储器装置的图式。存储器装置100是集成电路。存储器装置100可为半导体芯片或裸片或裸片堆叠。存储器装置100可包含一或多个存储器阵列103。存储器阵列103包括多个行及列且可按照行-列大小来定义。图1的实例展示具有标记为r1到rn的行及标记为c1到cn的列的存储器阵列103。在每一行及列处，相交点是配置以存储值的存储器单元。举例来说，数据阵列可含有如下四个元素：[A,B,C,D]，其中第一元素是A，第二元素是B，第三元素是C，且第四元素是D。数据阵列[A,B,C,D]可存储在存储器阵列103中，使得数据阵列的每一元素存储在对应存储器单元中。举例来说，元素A可存储在单元(r1,c1)中，元素B可存储在单元(r1,c2)中，元素C可存储在单元(r1,c3)中，且元素D可存储在单元(r1,c4)中。因此，在此实例中，数据阵列[A,B,C,D]沿第一行存储且占据前四列。此被称为“位并行”配置。作为另一实例，数据阵列[A,B,C,D]可沿第一列存储，占据前四行。此处，元素A可存储在单元(r1,c1)中，元素B可存储在单元(r2,c1)中，元素C可存储在单元(r3,c1)中，且元素D可存储在单元(r4,c1)中。此被称为“位串行”配置。每一元素[A,B,C,D]可为二进制数字(例如，0或1，或高值及低值)。因此，存储器阵列103是用来将数据存储为可通过行及列寻址的多个阵列元素的硬件组件。行也可被称为字线且列可被称为位线。字线可耦合到存储器单元的栅极而位线可耦合到存储器单元的源极。
根据实施例，存储器装置100可为电阻式随机存取存储器(ReRAM)、3D交叉点(3DXP)或实施电阻式存储器单元或可提供弯曲或调制其电导的其它存储器单元的其它存储器装置。此类单元可为二极管、包含浮动增益的晶体管及替换栅极晶体管等。举例来说，电阻式存储器单元通过根据存储器单元储存的数据调制存储器单元的电阻来存储数据。如果电阻式存储器单元存储二进制“0”，那么电阻可设置为低值，使得存储器单元形成短路(例如，电阻式短路)。如果存储器单元存储二进制“1”，那么电阻可设置为高值，使得存储器单元形成开路(例如，电阻式开路)。可充当存储器单元的其它不对称元件包含(举例来说)晶体管及磁性隧道结(MTJ)。存储器单元可包含自选择存储器单元，例如(举例来说)可在低/高阈值电压下设置/复位以编程“1”/“0”逻辑值的基于硫属化物的存储器单元。因此，单个存储器单元可通过修改物理性质(例如，电阻)以编码位值来存储所述位值。修改存储器单元以编码位被称为“写入”操作。在将存储器单元写入到特定位值(例如，二进制“1”或二进制“0”)之后，可执行读取操作以检测位值。在一些实施例中，存储器单元的编程可涉及正向或反向偏置存储器单元。
当存储器装置100体现为3D交叉点装置时，存储器单元可组织成不同层面。层面是存储器单元的层，其中层面堆叠在彼此顶部上以增加存储器密度。存储器阵列103可由存储器单元的多个层面组成。在此方面，可根据存储器阵列103、存储器阵列103内的层面、层面的行及层面的列来定位存储器单元。
存储器阵列103可包含由感测放大器组成的感测放大器(SA或感测放大器)阵列104。感测放大器可耦合到存储器单元的列(例如，位线)以检测流过存储器单元的电流或电压作为读取操作的部分。
存储器装置100可包含用以识别及选择特定存储器单元的解码器电路***。解码器电路***可包含行解码器106以激活(例如，充电或启用)被寻址存储器单元的行。举例来说，可向行解码器106提供地址且行解码器识别映射到输入地址的物理单元。行解码器106可耦合到行偏置电路109。行偏置电路109取决于单元操作的不同模式(例如，读取、写入)向选定行提供必要偏置电压。行偏置电路109可包含电压产生器、电压调节器、电流镜或产生特定目标电压或电流的其它有源组件。行偏置电路109可耦合到行解码器电路***106以提供适当偏置电压或偏置电流以激活特定行(例如，字线)上的存储器单元。
解码器电路***可包含列解码器112以选择及激活(例如，充电或启用)被寻址存储器单元的列。举例来说，可向列解码器112提供地址且列解码器识别映射到输入地址的物理单元。列解码器112可耦合到列偏置电路***115。列偏置电路***115取决于单元操作的不同模式(例如，读取、写入)向选定列提供必要偏置电压。列偏置电路***115可包含电压产生器、电压调节器、电流镜或产生特定目标电压或电流的其它有源组件。列偏置电路***115可耦合到列解码器电路***112以提供适当偏置电压或偏置电流以激活特定列(例如，位线)上的存储器单元。
行解码器106及列解码器112一起工作以选择被寻址的特定存储器单元作为读取或写入操作的部分。存储器单元的激活可感应作为读取操作的部分被感测的电流或电压信号，其中电流信号对应于存储器单元位值。感测放大器阵列104可用于读取通过激活的存储器单元的电流。
存储器装置100可进一步包含控制器118。控制器118包含由存储器装置实施的逻辑。控制器118可为专用处理器或实施通过存储器装置执行的逻辑的其它组件。控制器118可包括专用于将数据存储于存储器阵列103中的集成电路***。
在一些实施例中，控制器118可实施为耦合到存储器装置100的单独装置。举例来说，可在专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它专用处理器中实施控制器118。因此，控制器可为耦合到存储器装置100的主机装置的部分。
控制器118可包含启动操作(例如(举例来说)读取操作及写入操作)的微码。控制器118可解释感测放大器阵列104的输出以确定激活存储器单元的位值作为读取操作的部分。控制器118可通过向存储器装置100的各种组件提供控制信号来控制行解码器106、行偏置电路109、列解码器112及列偏置电路***115。
存储器装置100还可包含输入/输出(I/O)端口121。I/O端口121可在存储器装置100与外部***之间提供数据及/或控制信号。I/O端口121可耦合到连接存储器装置100的各种组件的内部总线。内部总线可在内部连结存储器装置100的各种组件，其允许这些组件在彼此之间交换数据及/或控制信号。I/O端口121可耦合到(举例来说)DDR5总线或PCIe总线。在此方面，外部***可向存储器阵列103读取或写入数据。另外，外部***可将控制信号传输到控制器118以编程或以其它方式控制控制器118。
外部***可包含具有PCB母板的主机处理器，其中存储器装置100通过总线(例如，DDR4、DDR5或PCIe等)连接到主机处理器。外部***可执行操作***、应用程序、库、脚本或编程语言。外部***可包含一或多个服务器机架或计算机或其它布置。服务器可为单个安装或可分布在许多不同地理位置。
本公开涉及使用存储器单元对来存储单个数据位。图1的实例展示可视化各种存储器单元对121a到121c的分解图。具体来说，存储器装置100包含布置成多个存储器单元对的多个存储器单元，其中存储器单元对经配置以存储单个位。图1描绘第一存储器单元对121a、第二存储器单元对121b及第三存储器单元对121c。每一存储器单元对121a到121c由第一存储器单元124及第二存储器单元127组成。在一些实施例中，第一存储器单元124及第二存储器单元127彼此相邻。在一些实施例中，第一存储器单元124及第二存储器单元127定位在邻近列处同时定位在相同行处。在一些实施例中，第一存储器单元124及第二存储器单元127定位在邻近行处同时定位在相同列处。根据实施例，架构可使具有类似或等效电阻路径的存储器单元配对。存储器单元的电阻路径可通过其在存储器装置内的物理位置来定义。电阻路径可随着在存储器单元与偏置电路***或感测放大器之间横穿的导电布线的长度或通孔数目而变化。
第一存储器单元124及第二存储器单元127表示映射到单个逻辑存储器单元的两个物理存储器单元，使得所述两个物理存储器单元可各自存储单独位而单个逻辑存储器单元对应于单个位。当第一存储器单元124编程为二进制“1”(例如，设置状态)时，存储器单元对中的第二存储器单元127编程为逆值或倒数值，其为二进制“0”(例如，复位状态)。当第一存储器单元124编程为二进制“0”(例如，复位状态)时，存储器单元对中的第二存储器单元127编程为逆值或倒数值，其为二进制“1”(例如，设置状态)。换句话说，可通过两个存储器单元124、127中的组合“01”表示逻辑位“0”。类似地，可通过两个存储器单元124、127中的组合“10”表示逻辑位“1”。
因此，特定存储器单元对121a到121c中的两个单元存储倒数值。在一些实施例中，给定存储器单元对121a到121c的第一存储器单元124及第二存储器单元127将不编程为相同值。当读取特定存储器单元对121a到121c的二进制值时，第一存储器单元124及第二存储器单元127之间的差分电流确定存储器单元对121a到121c是存储二进制“1”还是二进制“0”。
图2A及2B是根据本公开的实施例的存储器装置的不同架构的图式。图2A展示由配对在一起的第一存储器单元124及第二存储器单元127组成的存储器单元对121。从终端用户角度来看，存储器单元对121表现为单个逻辑单元，然而，其由两个单独物理存储器单元组成。在图2A中，第一存储器单元124及第二存储器单元127共享相同行(例如，字线)201但定位在不同列(例如，位线)204、208上。第一列204耦合到第一存储器单元124而第二列208耦合到第二存储器单元127。在一些实施例中，第一列204及第二列208邻近。在其它实施例中，第一列204及第二列208不邻近。
行解码器106可将第一存储器单元124及第二存储器单元127映射到相同行地址。换句话说，行解码器106共同选择第一存储器单元124及第二存储器单元127。列解码器112可分离第一存储器单元124及第二存储器单元127的两个列地址。换句话说，列解码器112个别地选择第一存储器单元124及第二存储器单元127。此允许第一存储器单元124及第二存储器单元127单独编程(例如，写入)及单独感测(例如，读取)。在一些实施例中，第一存储器单元124及第二存储器单元127可定位在堆叠阵列的两个不同层面上，在层面之间共享行201。
图2B展示由配对在一起的第一存储器单元124及第二存储器单元127组成的存储器单元对121的另一实施例。从终端用户角度来看，存储器单元对121表现为单个逻辑单元，然而，其由两个单独物理存储器单元组成。在图2B中，第一存储器单元124及第二存储器单元127共享相同列(例如，位线)210但定位在不同行(例如，字线)212、215上。第一行212耦合到第一存储器单元124而第二行215耦合到第二存储器单元127。在一些实施例中，第一行212及第二行215邻近。在其它实施例中，第一行212及第二行215不邻近。
列解码器112可将第一存储器单元124及第二存储器单元127映射到相同列地址。换句话说，列解码器112共同选择第一存储器单元124及第二存储器单元127。列解码器112可分离第一存储器单元124及第二存储器单元127的两个行地址。换句话说，行解码器106个别地选择第一存储器单元124及第二存储器单元127。此允许第一存储器单元124及第二存储器单元127单独编程(例如，写入)及单独感测(例如，读取)。在一些实施例中，第一存储器单元124及第二存储器单元可定位在堆叠阵列的两个不同层面上，在层面之间共享列210。
图3A是在单个存储器单元中存储单个位的示意图。图3A描绘其中一个逻辑位映射到一个物理存储器单元的架构。图3A的存储器架构包含具有第一存储器单元302及第二存储器单元305的多个存储器单元。第一存储器单元302及305未配对，使得其各自表示其自身的相应逻辑位。图3A展示独立地读取第一存储器单元302而不激活第二存储器单元305，即使第二存储器单元可定位在与第一存储器单元302相同的列或行上。行解码器通过将特定偏置电压施加到与第一存储器单元302相关联的行来激活第一存储器单元302。举例来说，可接通一或多个电流镜以将行分界电压施加到第一存储器单元302的行。
另外，列解码器通过将特定偏置电压施加到与第一存储器单元302相关联的列来激活第一存储器单元302。产生列分解电压且将其施加到此列。可指定列分界电压，使得第一存储器单元302在其编码有二进制“1”的情况下达到阈值但在其编码有二进制“0”的情况下不达到阈值。存储器装置可等待特定时间段以允许第一存储器单元达到阈值。
列分界电压可降低到允许感测同时还确保存储器单元在其编码有二进制“1”的情况下仍可达到阈值的点。接着，感测放大器317可感测沿电流路径308的电流。感测放大器317可将沿电流路径308的电流/电压与参考信号(例如，参考电流或电压)进行比较。将所述比较与阈值进行比较以确定第一存储器单元302是存储二进制“1”还是二进制“0”。接着，使用锁存器324将结果锁存到时钟信号上。
图3B是根据本公开的各种实施例的在存储器单元对中存储单个位的示意图。图3B展示其中存储器单元对含有第一存储器单元124及第二存储器单元127的实施例，其中所述存储器单元对映射到单个逻辑位。此外，图3B展示第一存储器单元124及第二存储器单元127共享相同行同时定位在单独列上。
行解码器通过将特定偏置电压施加到与第一存储器单元124及第二存储器单元127相关联的共同行来激活第一存储器单元124及第二存储器单元127。举例来说，可接通一或多个电流镜以将行偏置电压施加到第一存储器单元124的行。
另外，列解码器通过将特定偏置电压施加到与第一存储器单元124及第二存储器单元127相关联的列来激活第一存储器单元124及第二存储器单元127。产生列偏置电压且将其施加到列。最大列偏置电压设置可用于确保任何激活存储器单元可在编码有二进制“1”的情况下达到阈值。在一些实施例中，可在施加行偏置电压之前、期间或之后施加列偏置电压。
存储器装置可等待特定时间段以允许两个存储器单元124、127中的一者达到阈值。列偏置电压可降低到允许感测同时还确保以二进制“1”编码的存储器单元仍可达到阈值的点。接着，感测放大器367可感测沿跨越第一存储器单元124的第一电流路径361及跨越第二存储器单元127的第二电流路径364的差分电流。感测放大器367可产生差分信号370。因为存储器单元对存储倒数值，所以差分信号370将为正值或负值。将差分信号370转换成逻辑上表示存储器单元对的状态的二进制值。感测放大器367连同任何对应逻辑一起可表示比较器电路***，其响应于读取操作而将通过第一存储器单元124的电流或电压与通过第二存储器单元127的电流或电压进行比较以确定单个位的值。接着，使用锁存器373将结果锁存到时钟信号上。
图4是根据本公开的实施例的比较电流信号的存储器装置的部分的示意图。举例来说，代替使用直接接收跨越第一存储器单元124的第一电流路径361及跨越第二存储器单元127的第二电流路径364的感测放大器，图4展示使用至少两个感测放大器401、403的比较器电路***的实施例。在图4中，第一地址解码器405共同选择由第一存储器单元124及第二存储器单元127组成的存储器单元对。第一解码器偏置电路407将偏置电压施加到在第一存储器单元124与第二存储器单元127之间共享的线。
第二地址解码器408个别地选择第一存储器单元124及第二存储器单元127，其在单独线上被个别地选择。第二解码器偏置电路***412将偏置电压施加到对应于第一存储器单元124及第二存储器单元127的单独线。此后，一组感测开关415建立电路且创建第一电流路径433(其中所述第一电流路径包含第一存储器单元124)及包含第二存储器单元127的第二电流路径436。第一电流路径433表示第一存储器单元124的状态(例如，二进制“1”或“0”)而第二电流路径436表示第二存储器单元127的状态，其为第一存储器单元124的状态的倒数。
第一感测放大器401将第一电流路径433的电流与参考信号438进行比较且产生第一差分输出。第二感测放大器403将第二电流路径436的电流与参考信号438进行比较且产生第二差分输出。控制器118体现将第一感测放大器401与第二感测放大器403的输出进行比较以确定逻辑上表示存储器单元对的状态的二进制值的逻辑。可将此二进制值锁存到时钟信号上。
在一些实施例中，第一地址解码器405包括行解码器而第二地址解码器408包括列解码器。在其它实施例中，第一地址解码器405包括列解码器而第二地址解码器408包括行解码器。
图5是说明根据各种实施例的与由存储器装置执行的写入操作有关的功能性的实例的流程图。应了解，图5的流程图提供可用于实施如本文中描述的存储器装置100的许多不同类型的功能布置的说明性实例。图5的流程图也可被视为描绘在根据一或多个实施例的存储器装置100中实施的方法500的实例。具体来说，图5展示经配置以执行写入操作的控制器118的功能性的实例。
在项目505，存储器装置100启动写入命令。写入命令可识别地址位置及待写入到所述地址位置的值。写入命令可存储在由控制器118获取的队列中。控制器通过控制存储器装置100的各种组件执行写入命令来启动所述写入命令。
在项目510，存储器装置100确定存储器单元的物理位置。可根据写入命令中指定的地址来寻址存储器单元。存储器装置100可使用写入命令中指定的值来识别待写入的多个存储器单元对121。
在项目515，存储器装置100使用第一地址解码器(例如，行解码器106或列解码器112)共同选择存储器单元对121。此过程可应用于由写入命令指定的地址范围内的每一存储器单元对121。可产生偏置电压且将其施加到存储器单元对内的两个存储器单元共享的共同线。
在项目520，存储器装置100使用第二地址解码器(例如，行解码器106或列解码器112)个别地选择所述对中的第一存储器单元124。
在项目525，存储器装置100将单个位值写入到第一存储器单元124。通过写入命令中指定的值来确定单个位值。存储器装置可修改第一存储器单元124的电阻以编码单个位值。
在项目530，存储器装置100使用第二地址解码器个别地取消选择所述对中的第一存储器单元124。可通过移除选择偏置电压(例如，施加零偏置电压或其它电压以取消选择线)来实现取消选择。
在项目535，存储器装置100使用第二地址解码器个别地选择所述对中的第二存储器单元127。
在项目540，存储器装置将单个位值的逆写入到第二存储器单元127。具体来说，第二存储器单元127将具有第一存储器单元124的逆值或倒数二进制值。
在项目545，存储器装置100使用第二地址解码器个别地取消选择所述对中的第二存储器单元127。
在项目550，存储器装置100使用第一地址解码器共同取消选择存储器单元对121。
虽然图5展示与选择及取消选择线有关的特定操作顺序，但应了解，可重新布置所述顺序同时实现类似结果。
图6是说明根据各种实施例的与由存储器装置执行的读取操作有关的功能性的实例的流程图。应了解，图6的流程图提供可用于实施如本文中描述的存储器装置100的许多不同类型的功能布置的说明性实例。图6的流程图也可被视为描绘在根据一或多个实施例的存储器装置100中实施的方法600的实例。具体来说，图6展示经配置以执行读取操作的控制器118的功能性的实例。
在项目605，存储器装置启动读取命令。读取命令可识别存储器装置内的地址范围。完成读取命令之后的输出是与地址范围相关联的位值。读取命令可存储在由控制器118获取的队列中。控制器通过控制存储器装置100的各种组件执行读取命令来启动所述读取命令。
在项目610，存储器装置100确定存储器单元的物理位置。可根据读取命令中指定的地址来寻址存储器单元。存储器装置100可使用读取命令中指定的地址范围来识别待读取的多个存储器单元对121。
在项目615，存储器装置100使用第一地址解码器(例如，行解码器106或列解码器112)共同选择存储器单元对121。此过程可应用于通过读取命令指定的地址范围内的每一存储器单元对121。可产生偏置电压且将其施加到存储器单元对内的两个存储器单元共享的共同线。
在项目620，存储器装置100使用第二地址解码器(例如，行解码器106或列解码器112)单独选择所述对中的第一存储器单元124。
在项目625，存储器装置100使用第二地址解码器个别地选择所述对中的第二存储器单元127。可同时选择非共享线上的存储器单元。
在项目630，存储器装置100将通过第一存储器单元124的电流与通过第二存储器单元127的电流进行比较。在一些实施例中，感测放大器367经配置以确定通过第一存储器单元124的电流与通过第二存储器单元127的电流之间的差分电流。在其它实施例中，两个感测放大器401、403通过首先将每一电流与参考信号进行比较而将通过第一存储器单元124的电流与通过第二存储器单元127的电流进行比较。
在项目635，存储器装置100基于比较来确定二进制值。二进制值表示由存储器单元对存储的逻辑单个位。存储器装置100可使用包含感测放大器及逻辑的比较器电路***来比较存储器单元对中的两个单元之间的电流且将不同信号施加到阈值。
在项目640，存储器装置100取消选择存储器单元对。举例来说，第一地址解码器及第二地址解码器取消选择存储器单元对121中的第一单元124及第二单元127。
虽然图6展示与选择及取消选择线有关的特定操作顺序，但应了解，可重新布置所述顺序同时实现类似结果。
前述组件及/或其功能性可实施为各种***及方法。一些实施例包含电子装置，例如(举例来说)集成电路、芯片、裸片或其它半导体装置。电子装置可为包括存储器阵列及***电路***的存储器装置、微处理器、通用处理器或专用处理器、具有用于实施各种逻辑功能的逻辑门的离散逻辑电路、具有适当逻辑门的专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它半导体装置等。
可使用晶体管或其它类似切换组件来实施本文中描述的各种组件(例如，解码器、控制器、感测放大器、晶体管、开关、有源组件、信号产生器等)。本文中论述的切换组件或晶体管可表示场效应晶体管(FET)且包括三端子装置，其包含源极、漏极及栅极。端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，退化)半导体区域。源极及漏极可通过轻度掺杂半导体区域或沟道分离。如果沟道是n型(例如，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(例如，多数载子是空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封盖。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变为导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“接通”或“激活”的。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“关断”或“取消激活”的。
一些实施例可包含用于制造电子装置的方法。此可涉及与半导体制造有关的技术或将电子电路耦合在一起以形成用于电子连通的导电路径的其它技术。方法进一步包含在已制造或以其它方式生产装置且其准备好在现场操作之后操作所述装置。举例来说，操作电子装置包含产生信号(例如，电压、电流)、激活、切换、感测、选择或读取信号。
例如“电子连通”、“导电接触”、“经连接”及“经耦合”的术语可指支持组件之间的信号流动的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么组件被视为彼此电子连通(或彼此导电接触或连接或耦合)。
在任何给定时间，彼此电子连通(或彼此导电接触或连接或耦合)的组件之间的导电路径可基于可包含所连接组件的装置的操作而为开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径或所连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中，所连接组件之间的信号流动可举例来说使用一或多个中间组件(例如开关或晶体管)中断一段时间。
术语“耦合”包含从组件之间的开路关系(其中信号目前不能通过导电路径在组件之间传达)移动到组件之间的闭路关系(其中信号能够通过导电路径在组件之间传达)的条件。当组件(例如，使用导电路径传导的晶体管、切换组件)将其它组件耦合在一起时，组件引发允许信号通过先前不容许信号流动的导电路径在其它组件之间流动的变化。
应注意，上文描述的方法描述可能实施方案，并且可重新布置或以其它方式修改操作及步骤，并且其它实施方案是可能的。此外，可组合来自两种或更多种方法的特征。本文中所描述的信息及信号可使用多种不同科技及技术中的任一者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽度，及/或在已制造电子装置之后操作所述电子装置。
另外，前述组件可使用硬件描述语言(例如(举例来说)Verilog、VHDL或其它类似语言)体现为程序代码。程序代码可存储在计算机可读介质中。计算机可读介质可包括许多物理介质(例如(举例来说)磁性、光学或半导体介质)中的任一者。合适计算机可读介质的更具体实例将包含(但不限于)磁带、磁性软盘、磁性硬盘驱动器、存储卡、固态驱动器、USB闪存驱动器或光盘。而且，计算机可读介质可为随机存取存储器(RAM)，其包含(举例来说)静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)，或磁性随机存取存储器(MRAM)。另外，计算机可读介质可为只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)或其它类型的存储器装置。
上文论述的流程图展示***或电子装置内的组件的实施方案的功能性及操作。每一块可表示电路或若干互连电路以实施指定逻辑功能。
尽管流程图展示特定执行顺序，但应了解，所述执行顺序可能不同于所描绘的执行顺序。举例来说，两个或更多个框的执行顺序可相对于所展示的顺序打乱。而且，可同时或部分同时执行连续展示的两个或更多个框。此外，在一些实施例中，可跳过或省略框中的一或多者。应了解，全部此类变化在本公开的范围内。
除非另有特别说明，否则例如短语“X、Y或Z中的至少一者”的析取性语言结合上下文理解为通常用于呈现项目、术语等可为X、Y或Z或其任何组合(例如，X、Y及/或Z)。因此，此析取性语言通常不意在且不应暗示某些实施例需要X中的至少一者、Y中的至少一者或Z中的至少一者各自存在。
应强调，本公开的上述实施例仅是为了清楚理解本公开的原理而阐述的实施方案的可能实例。可对上述实施例进行许多变化及修改而实质上不会背离本公开的精神及原理。全部此类修改及变化旨在在本文中包含于本公开的范围内且受所附权利要求书的保护。

Claims (20)

1.一种电子装置，其包括：
多个存储器单元，其布置成多个存储器单元对，其中存储器单元对经配置以存储单个位；
第一地址解码器，其经配置以共同选择所述存储器单元对中的第一存储器单元及第二存储器单元；
第二地址解码器，其经配置以个别地选择所述存储器单元对中的所述第一存储器单元及所述第二存储器单元；
控制器，其经配置以通过使用所述第一地址解码器及第二地址解码器激活所述存储器单元对来启动对所述存储器单元对的读取操作；及
比较器电路***，其经配置以响应于所述读取操作而将通过所述第一存储器单元的电流与通过所述第二存储器单元的电流进行比较以确定所述单个位的值。
2.根据权利要求1所述的电子装置，其中所述第一地址解码器包括行解码器且其中所述第二地址解码器包括列解码器。
3.根据权利要求1所述的电子装置，其中所述第一地址解码器包括列解码器且其中所述第二地址解码器包括行解码器。
4.根据权利要求1所述的电子装置，其中所述电子装置包括3D交叉点存储器装置。
5.根据权利要求1所述的电子装置，其中所述存储器单元对经配置以通过调整所述第一存储器单元的电阻及所述第二存储器单元的电阻来存储单个位。
6.根据权利要求1所述的电子装置，其中第一存储器单元邻近所述第二存储器单元。
7.根据权利要求1所述的电子装置，其中所述控制器经配置以启动写入操作以将所述值存储于所述存储器单元对中，其中所述写入操作包括将所述值写入在所述第一存储器单元中及将所述值的逆写入到所述第二存储器单元。
8.根据权利要求7所述的电子装置，其中所述写入操作包括串行地将所述值写入到所述第一存储器单元及将所述值的逆写入到所述第二存储器单元。
9.根据权利要求1所述的电子装置，其中所述比较器电路***包括感测放大器，所述感测放大器接收对应于通过所述第一存储器单元的所述电流的第一输入及对应于通过所述第二存储器单元的所述电流的第二输入。
10.一种***，其包括：
多个存储器单元，其布置成多个存储器单元对，其中存储器单元对经配置以存储单个位；
第一地址解码器，其经配置以共同选择所述存储器单元对中的第一存储器单元及第二存储器单元；
第二地址解码器，其经配置以个别地选择所述存储器单元对中的所述第一存储器单元及所述第二存储器单元；
控制器，其经配置以通过使用所述第一地址解码器及第二地址解码器激活所述存储器单元对来启动写入操作以将所述单个位的值存储于所述存储器单元对中，
其中所述写入操作包括将所述值写入在所述第一存储器单元中及将所述值的逆写入到所述第二存储器单元。
11.根据权利要求10所述的***，其中所述第一地址解码器包括行解码器且其中所述第二地址解码器包括列解码器。
12.根据权利要求10所述的***，其中所述第一地址解码器包括列解码器且其中所述第二地址解码器包括行解码器。
13.根据权利要求10所述的***，其中所述电子装置包括3D交叉点存储器装置。
14.根据权利要求10所述的***，其中所述存储器单元对经配置以通过调整所述第一存储器单元的电阻及所述第二存储器单元的电阻来存储单个位。
15.根据权利要求10所述的***，其中第一存储器单元邻近所述第二存储器单元。
16.根据权利要求10所述的***，其中所述控制器经配置以通过将通过所述第一存储器单元的电流与通过所述第二存储器单元的电流进行比较来启动读取操作以确定所述单个位的所述值。
17.根据权利要求10所述的***，其中所述写入操作包括串行地将所述值写入到所述第一存储器单元及将所述值的逆写入到所述第二存储器单元。
18.一种方法，其包括：
将单个位存储到存储器单元对中，所述存储器单元对是存储器阵列中的多个存储器单元对中的一者；
通过第一地址解码器共同选择所述存储器单元对中的第一存储器单元及第二存储器单元；
通过第二地址解码器个别地选择所述存储器单元对中的所述第一存储器单元及所述第二存储器单元；
响应于通过所述第一地址解码器共同选择且通过所述第二地址解码器个别地选择而将通过所述第一存储器单元的电流与通过所述第二存储器单元的电流进行比较以确定所述单个位的值。
19.根据权利要求18所述的方法，其中所述第一地址解码器包括行解码器且其中所述第二地址解码器包括列解码器。
20.根据权利要求18所述的方法，其进一步包括：
启动写入操作以将所述值存储于所述存储器单元对中，其中所述写入操作包括将所述值写入在所述第一存储器单元中及将所述值的逆写入到所述第二存储器单元。
CN202111156117.5A 2020-10-26 2021-09-30 每位使用多个单元的存储器装置架构 Pending CN114496031A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/080,310 2020-10-26
US17/080,310 US11605418B2 (en) 2020-10-26 2020-10-26 Memory device architecture using multiple physical cells per bit to improve read margin and to alleviate the need for managing demarcation read voltages

Publications (1)

Publication Number Publication Date
CN114496031A true CN114496031A (zh) 2022-05-13

Family

ID=81257752

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111156117.5A Pending CN114496031A (zh) 2020-10-26 2021-09-30 每位使用多个单元的存储器装置架构

Country Status (2)

Country Link
US (1) US11605418B2 (zh)
CN (1) CN114496031A (zh)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1764982B (zh) * 2003-03-18 2011-03-23 株式会社东芝 相变存储器装置及其制造方法
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
US9117519B2 (en) 2012-08-29 2015-08-25 Micron Technology, Inc. Methods, devices and systems using over-reset state in a memory cell
US10157669B2 (en) 2013-04-02 2018-12-18 Micron Technology, Inc. Method of storing and retrieving information for a resistive random access memory (RRAM) with multi-memory cells per bit
KR101753366B1 (ko) * 2014-10-29 2017-07-03 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9396795B1 (en) * 2014-12-30 2016-07-19 The Regents Of The University Of Michigan Storage device supporting logical operations, methods and storage medium
US9613691B2 (en) * 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
US10366747B2 (en) 2017-11-30 2019-07-30 Micron Technology, Inc. Comparing input data to stored data
US10395738B2 (en) 2017-11-30 2019-08-27 Micron Technology, Inc. Operations on memory cells
US10546632B2 (en) * 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10381075B2 (en) * 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
JP6599494B2 (ja) * 2018-02-14 2019-10-30 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20210056476A (ko) * 2019-11-08 2021-05-20 삼성전자주식회사 시냅스 소자 및 시냅스 소자를 포함하는 뉴로모픽 프로세서
US11657259B2 (en) * 2019-12-20 2023-05-23 Sandisk Technologies Llc Kernel transformation techniques to reduce power consumption of binary input, binary weight in-memory convolutional neural network inference engine
US11934798B2 (en) * 2020-03-31 2024-03-19 Micron Technology, Inc. Counter-based multiplication using processing in memory
US11133062B1 (en) 2020-05-07 2021-09-28 Micron Technology, Inc. Two memory cells sensed to determine one data value

Also Published As

Publication number Publication date
US20220130447A1 (en) 2022-04-28
US20230215489A1 (en) 2023-07-06
US11605418B2 (en) 2023-03-14

Similar Documents

Publication Publication Date Title
US7248498B2 (en) Serial transistor-cell array architecture
US11989228B2 (en) Multi-state programming of memory cells
US8085615B2 (en) Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line
US11783902B2 (en) Multi-state programming of memory cells
JP7471422B2 (ja) メモリセルの三状態プログラミング
US7280392B2 (en) Integrated memory device and method for operating the same
US20140153310A1 (en) Content addressable memory
US9496037B2 (en) Memory circuit
CN111489778B (zh) 存储器器件及其操作方法
US11328784B2 (en) Memory with cells having multiple select transistors
US10891998B2 (en) Memory device operating based on a write current for a given operation condition and a method of driving the write current
JP7430278B2 (ja) メモリでのプログラム動作中の寄生電流の防止
US20080175035A1 (en) Non-volatile resistance changing for advanced memory applications
US20220215870A1 (en) Ferroelectric random access memory device and method for operating read and write thereof
WO2022101655A1 (en) Method and system for accessing memory cells
US11605418B2 (en) Memory device architecture using multiple physical cells per bit to improve read margin and to alleviate the need for managing demarcation read voltages
US12020743B2 (en) Memory device architecture using multiple physical cells per bit to improve read margin and to alleviate the need for managing demarcation read voltages
CN116114021A (zh) 使用非对称电流脉冲来对存储器单元进行编程
US11328770B2 (en) Semiconductor storage device
WO2022043727A1 (en) Methods and systems for improving read and write of memory cells

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination