CN114443525B - 一种数据处理***、方法、电子设备及存储介质 - Google Patents

一种数据处理***、方法、电子设备及存储介质 Download PDF

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Abstract

本发明实施例公开了一种数据处理***、方法、电子设备及存储介质。其中，数据处理子***，包括：中断处理模块和数据处理模块，中断处理模块与数据处理模块通信连接，其中：中断处理模块用于向数据处理模块发送多个待处理数据，并在确定接收到目标数据处理指示指令的情况下，生成中断指令；数据处理模块用于接收待处理数据，按照待处理数据的接收顺序依次对待处理数据进行数据处理，并在每个待处理数据处理完成后，向中断处理模块发送每个待处理数据对应的数据处理指示指令。本发明实施例的技术方案提高了数据处理过程中的数据传输效率，降低了数据处理时延和计算资源占用量，进而提高了数据处理效率。

Description

一种数据处理***、方法、电子设备及存储介质
技术领域
本发明实施例涉通信技术领域，尤其涉及一种数据处理***、方法、电子设备及存储介质。
背景技术
数据处理技术是通信技术领域的一个重要组成部分，可以广泛应用于物联网通信领域、车载通信领域、金融通信领域等具体通信场景。
现有技术中，数据处理的过程通常以数据为单位，即每次仅针对一条数据进行数据处理。例如，每次针对一条数据进行签名处理或验签处理等。这种以数据处理为单位的数据处理方式存在数据传输效率低、时延长且占用过多计算资源等问题。
发明内容
本发明实施例提供一种数据处理***、方法、电子设备及存储介质，以提高数据处理过程中的数据传输效率，降低数据处理时延和计算资源占用量，进而提高数据处理效率。
第一方面，本发明实施例提供了一种数据处理子***，包括：中断处理模块和数据处理模块，中断处理模块与数据处理模块通信连接，其中：
中断处理模块用于向数据处理模块发送多个待处理数据，并在确定接收到目标数据处理指示指令的情况下，生成中断指令；其中，目标数据处理指示指令用于指示末次待处理数据处理完成；
数据处理模块用于接收待处理数据，按照待处理数据的接收顺序依次对待处理数据进行数据处理，并在每个待处理数据处理完成后，向中断处理模块发送每个待处理数据对应的数据处理指示指令。
第二方面，本发明实施例还提供了一种数据处理***，包括：
任意实施例所提供的数据处理子***，还包括通信处理器、中央处理器CPU和数据存储模块，其中：
通信处理器与数据存储模块通信连接，用于向数据存储模块发送待处理数据；
数据存储模块还与数据处理子***和CPU通信连接，用于存储待处理数据；
CPU与数据处理子***通信连接，用于接收数据处理子***发送的通信数据，或向数据存储模块发送待处理数据；其中，通信数据为数据处理子***对待处理数据进行数据处理后得到的数据。
第三方面，本发明实施例还提供了一种数据处理方法，应用于数据处理模块，包括：
接收多个待处理数据；
按照待处理数据的接收顺序依次对待处理数据进行数据处理；
在每个待处理数据处理完成后，生成每个待处理数据对应的数据处理指示指令；
其中，数据处理指示指令包括目标数据处理指示指令，目标数据处理指示指令用于指示生成中断指令。
第四方面，本发明实施例还提供了一种电子设备，该电子设备包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序；
当一个或多个程序被一个或多个处理器执行，使得一个或多个处理器实现本发明任意实施例所提供的数据处理方法。
第五方面，本发明实施例还提供了一种计算机存储介质，其上存储有计算机程序，该程序被处理器执行时实现本发明任意实施例所提供的数据处理方法。
本发明实施例通过中断处理模块将多个待处理数据发送至数据处理模块，以使数据处理模块按照待处理数据的接收顺序依次对待处理数据进行数据处理，并在每个待处理数据处理完成后，向中断处理模块发送每个待处理数据对应的数据处理指示指令。中断处理模块接收到目标数据处理指示指令时，生成中断指令，以指示批量待处理数据处理完成，解决了现有数据处理过程中存在的在数据传输效率低、时延长且占用过多计算资源等问题，提高了数据处理过程中的数据传输效率，降低了数据处理时延和计算资源占用量，进而提高了数据处理效率。
附图说明
图1是本发明实施例一提供的一种数据处理子***的示意图；
图2是本发明实施例一提供的一种数据处理模块通信连接示例图；
图3是本发明实施例二提供的一种数据处理***的示意图；
图4是本发明实施例二提供的一种一次中断对应的待处理数据配置结果示意图；
图5为本发明实施例三提供的一种数据处理方法的流程图；
图6为本发明实施例四提供的一种电子设备的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。
另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各项操作(或步骤)描述成顺序的处理，但是其中的许多操作可以被并行地、并发地或者同时实施。此外，各项操作的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。
实施例一
图1是本发明实施例一提供的一种数据处理子***的示意图，本实施例可适用于处理多个待处理数据后产生一次中断的情况。相应的，如图1所示，该数据处理子***100，包括：中断处理模块110和数据处理模块120，其中：中断处理模块110用于向数据处理模块120发送多个待处理数据，并在确定接收到目标数据处理指示指令的情况下，生成中断指令。数据处理模块120用于接收待处理数据，按照待处理数据的接收顺序依次对待处理数据进行数据处理，并在每个待处理数据处理完成后，向中断处理模块110发送每个待处理数据对应的数据处理指示指令。其中，目标数据处理指示指令用于指示末次待处理数据处理完成。
其中，待处理数据可以是数据处理模块120需要处理的数据，示例性的，待处理数据可以包括但不限于待签名处理的数据或待验签处理的数据，其中，待签名处理的数据可以是需要做签名处理的数据，待验签处理的数据可以是需要做验签处理的数据。具体的，需要做验签处理的数据可以包括公钥以及待验签数据。待验签数据可以是来自发送方的经过签名处理得到的数据。需要做签名处理的数据可以包括私钥、签名者信息以及待签名数据。待签名数据可以是需要进行签名处理但是还未进行签名处理的原始数据。示例性的，待签名数据可以包括电子文件、支付宝转账数据或者车辆位置数据等，本发明实施例对待签名数据的数据内容和类型不做具体限定。签名者信息可以是能够证明签名者身份的信息，例如签名者信息可以包括签名者身份证号或者签名者电话号码等。中断指令可以是用于指示生成中断操作的指令。在本发明实施例中，一个中断指令可以对应多个待处理数据的处理过程。数据处理指示指令可以是数据处理模块120发送的一种数据指令，数据处理指示指令可以用于指示待处理数据处理完成。每一个数据处理指示指令可以用来指示对应的待处理数据已完成处理。末次待处理数据可以是数据处理模块120接收到的最后一个待处理数据。目标数据处理指示指令可以是数据处理模块120在最后一个待处理数据处理完成时发送的数据处理指示指令。
具体的，中断处理模块110可以将多个待处理数据依次发送至数据处理模块120，数据处理模块120按照待处理数据的接收顺序依次对待处理数据进行数据处理。例如，数据处理模块120将接收到的第一个待处理数据进行处理，并在该待处理数据处理完成后，向中断处理模块110发送该待处理数据对应的数据处理指示指令，即指示该待处理数据已完成处理。中断处理模块110在收到第一个待处理数据对应的数据处理指示指令后，向数据处理模块120发送第二个待处理数据，数据处理模块120在完成第二个待处理数据数据处理后向中断处理模块110发送第二个待处理数据的数据处理指示指令，以此类推。数据处理模块120在最后一个待处理数据处理完成时向中断处理模块110发送目标数据处理指示指令，即指示最后一个待处理数据处理完成，中断处理模块110在接收到目标数据处理指示指令后生成中断指令。
在一个具体的例子中，当车辆在发送自身已完成签名处理的数据的同时又要对多个其他车辆发送的已完成签名处理的数据进行验签处理时，现有技术会每次针对一条数据进行数据处理并产生一次中断，这将导致现有技术不能满足车辆通信领域对数据处理效率以及数据传输效率的要求。而本发明实施例提供的数据处理子***100可以实现针对多次数据处理只产生一个中断指令，这将有效降低数据处理时延。如果接收到的已经完成签名处理的数据包括车辆位置信息，通过本发明实施例提供的数据处理子***100可以使得车辆位置信息能够被路侧设备以及周边车辆及时接收处理，有效降低车辆事故发生率。
在本发明的一个可选实施例中，数据处理模块120可以具体用于对待处理数据进行签名处理和/或验签处理。
其中，签名处理可以为对待签名处理的数据进行数据处理。例如，对待签名处理的数据进行摘要计算，得到待签名处理数据摘要，进一步通过私钥对待签名处理数据摘要进行签名计算。验签处理可以为对待验签处理的数据进行验签处理。例如，通过验签算法对待验签处理的数据进行摘要计算，得到待验签处理数据摘要，进一步通过公钥对待验签处理数据摘要进行验签计算。
在本发明实施例中，数据处理模块120对接收到的待验签处理的数据进行验签处理，还可以对接收到的待签名处理的数据进行签名处理。如果待验签处理的数据进行验签处理后得到的验签处理数据与该待验签处理的数据对应的发送方的待签名处理数据相一致，则证明接收到的信息的完整性以及不可否认性，否则证明接收到的信息被篡改。
可选的，数据处理模块120支持基于ECDSA(Elliptic Curve Digital SignatureAlgorithm，椭圆曲线数字签名算法)以及SM2(国密非对称加密算法)的签名、验签运算；支持SHA2(Secure Hash Algorithm 2，安全散列算法2)和SM3(摘要算法)的哈希计算功能；支持AES(Advanced Encryption Standard，高级加密标准)以及SM4(国密对称加密算法)等加密运算功能。
在本发明的一个可选实施例中，中断处理模块110可以包括配置参数存储模块；配置参数存储模块用于存储待处理数据的配置参数；中断处理模块110用于根据配置参数向数据处理模块120发送多个待处理数据。
其中，配置参数可以用于对待处理数据进行配置。例如，可以确定待处理数据的源地址信息和目的地址信息等。
具体的，中断处理模块110可以根据配置参数存储模块中存储的待处理数据的配置参数读取待处理数据，并将待处理数据发送至数据处理模块120。中断处理模块110每次向数据处理模块120发送一个待处理数据，经过多次的待处理数据的传输，最终实现向数据处理模块120发送多个待处理数据。
在本发明的一个可选实施例中，配置参数可以包括源端配置参数和目的端配置参数；源端配置参数可以包括源端地址和各源端对应目的端的寄存器数量；目的端配置参数可以包括目的端地址和各目的端对应的数据长度。
其中，源端配置参数可以是发送待处理数据端的相关参数，目的端配置参数可以是接收待处理数据端的相关参数。中断处理模块110根据源端配置参数可以读取待处理数据，根据目的端配置参数可以将待处理数据发送至数据处理模块120。源端地址可以是待处理数据所在内存地址，中断处理模块110根据源端配置参数中的源端地址进行待处理数据的读取。目的端地址可以是待处理数据在数据处理模块120中的内存地址。源端对应目的端的寄存器数量可以是待处理数据在数据处理模块120所占用的寄存器数量，用于对数据处理模块120的寄存器进行配置。目的端对应的数据长度可以为待处理数据占用的字节数。
具体的，中断处理模块110根据源端地址读取待处理数据后，根据目的端地址将待处理数据发送至数据处理模块120相应的用于存储待处理数据的寄存器中。
示例性的，中断处理模块110需要向数据处理模块120传输2个待处理数据，即源端对应目的端的寄存器数量为2。如果每个待处理数据占用1个字节，则目的端对应的数据长度为2个字节。因为一个中断指令对应多个待处理数据的处理过程，所以每条中断指令对应的待处理数据的源端地址、目的端地址、个数以及所占字节数可能不同。中断处理模块110在读取和发送待处理数据之前，需要对源端地址、各源端对应目的端的寄存器数量、目的端地址以及各目的端对应的数据长度进行配置。
图2是本发明实施例一提供的一种数据处理模块通信连接示例图，如图2所示，数据处理模块120可以包括数据处理单元121、数据处理结果寄存器122和数据状态寄存器123，数据处理单元121与中断处理模块110通信连接，其中：数据处理单元121用于接收中断处理模块110根据配置参数发送的待处理数据并进行数据处理，得到数据处理结果；数据处理结果寄存器122与数据处理单元121通信连接，用于接收并存储数据处理结果；数据状态寄存器123与数据处理单元121通信连接，用于在确定数据处理单元121得到数据处理结果后，更新待处理数据的数据处理状态。
示例性的，中断处理模块110将一个需要做验签处理的数据发送至数据处理单元121，数据处理单元121将接收到的需要做验签处理的数据进行存储以及验签处理。数据处理结果寄存器122接收并存储数据处理单元121发送的验签处理后的数据。在数据处理单元121发出该验签处理后的数据的同时，数据状态寄存器123更新该需要做验签处理的数据的数据处理状态为完成状态。如果需要做验签处理的数据还未进行验签处理，则未进行验签处理的需要做验签处理的数据对应的数据处理状态为待处理状态。
在本发明的一个可选实施例中，中断处理模块110还可以用于：针对各待处理数据生成数据处理标识；数据处理标识用于指示数据处理模块120开始进行数据处理。
其中，数据处理标识可以是一种数据标识，例如，数据处理标识可以是一种标志位，该标志位可以设置于各个待处理数据之后。
示例性的，标志位即数据处理标识可以添加于各个待处理数据的最后，当数据处理模块120读取到待处理数据的标志位后开始进行数据处理。
本发明实施例通过中断处理模块将多个待处理数据发送至数据处理模块，以使数据处理模块按照待处理数据的接收顺序依次对待处理数据进行数据处理，并在每个待处理数据处理完成后，向中断处理模块发送每个待处理数据对应的数据处理指示指令。中断处理模块接收到目标数据处理指示指令时，生成中断指令，以指示批量待处理数据处理完成，解决了现有数据处理过程中存在的在数据传输效率低、时延长且占用过多计算资源等问题，提高了数据处理过程中的数据传输效率，降低了数据处理时延和计算资源占用量，进而提高了数据处理效率。
实施例二
图3是本发明实施例二提供的一种数据处理***的示意图，如图3所示，数据处理***包括本发明任意实施例中的数据处理子***100，还包括通信处理器130、CPU140和数据存储模块150，其中：通信处理器130与数据存储模块150通信连接，用于向数据存储模块150发送待处理数据；数据存储模块150还与数据处理子***100和CPU140通信连接，用于存储待处理数据；CPU140与数据处理子***100通信连接，用于接收数据处理子***100发送的通信数据，或向数据存储模块150发送待处理数据；其中，通信数据为数据处理子***100对待处理数据进行数据处理后得到的数据。
其中，通信数据可以包括对待验签处理的数据进行数据处理后得到的数据。
具体的，数据存储模块150接收并存储通信处理器130发送的多个待验签处理的数据。中断处理模块110读取数据存储模块150所存储的多个待验签处理的数据，并将待验签处理的数据发送至数据处理模块120，数据处理模块120对接收到的待验签处理的数据进行验签处理，在将多个待验签处理的数据处理完成后，由中断处理模块110生成中断指令。CPU140根据中断指令产生中断为下一次多个待验签处理的数据处理或者其他程序调用做准备。当有至少一个待签名处理的数据需要进行签名处理时，CPU140将待签名处理的数据发送至数据存储模块150，数据处理子***100读取数据存储模块150所存储的待签名处理的数据并进行签名处理。可选的，数据存储模块150可以集成于数据处理模块120中。
图4是本发明实施例二提供的一种一次中断对应的待处理数据配置结果示意图，如图3和图4所示，黑色区域代表数据存储模块150的内存空间，白色区域代表数据处理模块120的内存空间，中断处理模块110将待处理数据从数据存储模块150的内存空间读取之后发送至数据处理模块120的数据处理单元121中。其中，数据存储模块150所存储的各个待处理数据均具有数据处理标识。
示例性的，数据处理单元121根据数据处理标识开始对第一个待处理数据进行数据处理，在完成对第一个待处理数据的处理后，数据处理模块120将对应的数据处理结果存储在数据处理结果寄存器122内存空间中，并将该待处理数据对应的数据状态存储在数据状态寄存器123内存空间中，同时数据处理模块120向中断处理模块110发送数据处理指示指令。中断处理模块110将数据处理结果发送至数据存储模块150的数据处理结果存放区，并将数据处理状态发送至数据存储模块150的数据状态存放区。中断处理模块110接收到第一个待处理数据对应的数据处理指示指令后，将第二个待处理数据发送至数据处理单元121。数据处理单元121进行第二次数据处理，并将数据处理结果和数据处理状态分别发送至数据处理结果寄存器122和数据状态寄存器123。同时数据处理模块120向中断处理模块110发送数据处理指示指令。中断处理模块110将数据处理结果以及数据处理状态分别发送至数据处理结果存放区和数据状态存放区。中断处理模块110接收到第二个待处理数据对应的数据处理指示指令后，将第三个待处理数据发送至数据处理单元121。以此类推，数据处理子***100可以完成N个待处理数据的处理。多个待处理数据处理完成后，CPU140根据中断处理模块110发出的中断指令产生中断。
在本发明的一个可选实施例中，如图3所示，数据处理***还可以包括射频接口160，射频接口160与通信处理器130通信连接，用于接收原始待处理数据，并将原始待处理数据发送至通信处理器130；通信处理器130用于对原始待处理数据进行数据预处理，生成待处理数据。
其中，原始待处理数据可以是原始的未经过任何数据处理的数据。示例性的，原始待处理数据可以包括射频接口160接收的未经过数据预处理的待验签处理的数据。射频接口160可以包括但不仅限于RBDP(Radiofrontend-Baseband Digital Parallel，无线前端与基带数字并行)接口或者标准/非标准高速接口等。数据预处理可以包括对原始待处理数据或者对已完成签名处理的数据进行数据处理。
示例性的，射频接口160接收未经过数据预处理的需要做验签处理的数据，并将未经过数据预处理的需要做验签处理的数据发送至通信处理器130，通信处理器130将接收到的未经过数据预处理的需要做验签处理的数据进行译码、加速以及解包等处理。通信处理器130还可以将已完成签名处理的数据进行译码、加速以及打包等处理，并将数据预处理后所得数据发送至射频接口160，进一步由射频接口160将数据发送给其他设备进行验签处理。
在本发明的一个可选实施例中，如图3所示，CPU140还可以用于在数据处理子***100进行数据处理之前，对数据存储模块150进行配置参数初始化处理。
其中，配置参数初始化处理可以包括对数据存储模块150所存储的待处理数据对应的内存单元的初始化，例如待处理数据的起始地址、目的地址、所占内存空间以及内存单元字节数的设置。
相应的，如图3所示，在数据处理子***100进行数据处理之前，CPU140为数据存储模块150开辟内存空间，并根据待处理数据对应的起始地址、目的地址以及内存单元字节数进行待处理数据的存储。CPU140还可以根据中断处理模块110发送的中断指令进行响应即产生中断。CPU140还可以对其它设备的数据请求进行应答，例如，向发送数据请求的设备进行应答。其中，应答请求可以是设备A对设备B的数据请求的应答。例如，设备B需要设备A的位置信息，设备B对设备A发送位置信息请求，设备A对该请求做出应答即向设备B发送自身位置信息或者不响应请求。另外，CPU140可以判断是否进行待验签处理的数据的验签处理和/或待签名处理的数据的签名处理并进行相应程序的调度等，例如，CPU140可以判断是否进行待验签数据的验签处理和/或待签名数据的签名处理并进行相应程序的调度等。
本发明实施例在通过数据存储模块接收并存储通信处理器发送的待处理数据后，数据处理子***对待处理数据进行处理，并将通信数据发送至CPU。同时CPU也可以发送待处理数据至数据存储模块，数据处理子***对待处理数据进行处理并将处理后数据发送至通信处理器。实现了数据处理子***与CPU，以及数据处理子***与通信处理器的双向通信，并且数据处理子***可以实现对多个待处理数据完成数据处理后仅产生一次中断指令，解决了现有数据处理过程中的计算机资源占用过多的问题，提高了数据处理效率，降低了数据传输时延和计算机占用量。
实施例三
图5为本发明实施例三提供的一种数据处理方法的流程图，本实施例可适用于高速签名/验签的场景，该方法可以由数据处理模块来执行，该模块可以由软件和/或硬件方式来实现，并一般可集成在电子设备中，相应的，如图5所示，该方法包括如下操作：
S310、接收多个待处理数据。
S320、按照待处理数据的接收顺序依次对待处理数据进行数据处理。
S330、在每个待处理数据处理完成后，生成每个待处理数据对应的数据处理指示指令。
其中，数据处理指示指令包括目标数据处理指示指令，目标数据处理指示指令用于指示生成中断指令。
可选的，所述按照所述待处理数据的接收顺序依次对所述待处理数据进行数据处理，包括：按照所述待处理数据的接收顺序依次对所述待处理数据进行签名处理和/或验签处理。
可选的，在接收多个待处理数据之前，还包括：通过中断处理模块的配置参数存储模块存储所述待处理数据的配置参数；通过中断处理模块根据所述配置参数向所述数据处理模块发送多个待处理数据。
可选的，所述配置参数包括源端配置参数和目的端配置参数；所述源端配置参数包括源端地址和各源端对应目的端的寄存器数量；所述目的端配置参数包括目的端地址和各目的端对应的数据长度。
可选的，所述数据处理模块包括数据处理单元、数据处理结果寄存器和数据状态寄存器，所述数据处理单元与所述中断处理模块通信连接，所述按照所述待处理数据的接收顺序依次对所述待处理数据进行数据处理，还包括：通过数据处理单元接收所述中断处理模块根据所述配置参数发送的所述待处理数据并进行数据处理，得到数据处理结果；通过数据处理结果寄存器接收并存储所述数据处理结果；在确定所述数据处理单元得到所述数据处理结果后，通过数据状态寄存器更新所述待处理数据的数据处理状态。
可选的，在接收多个待处理数据之后，还包括：针对各所述待处理数据生成数据处理标识；所述数据处理标识用于指示所述数据处理模块开始进行数据处理。
可选的，在所述接收多个待处理数据之前，还包括：通过通信处理器向数据存储模块发送所述待处理数据；通过数据存储模块存储所述待处理数据；通过CPU接收通信数据，或向所述数据存储模块发送所述待处理数据；其中，所述通信数据为对所述待处理数据进行数据处理后得到的数据。
可选的，在所述接收多个待处理数据之前，还包括：通过射频接口接收原始待处理数据，并将所述原始待处理数据发送至所述通信处理器；所述通信处理器用于对所述原始待处理数据进行数据预处理，生成所述待处理数据。
可选的，在所述按照待处理数据的接收顺序依次对待处理数据进行数据处理之前，还包括：通过CPU对所述数据存储模块进行配置参数初始化处理。
本发明实施例通过中断处理模块将多个待处理数据发送至数据处理模块，以使数据处理模块按照待处理数据的接收顺序依次对待处理数据进行数据处理，并在每个待处理数据处理完成后，向中断处理模块发送每个待处理数据对应的数据处理指示指令。中断处理模块接收到目标数据处理指示指令时，生成中断指令，以指示批量待处理数据处理完成，解决了现有数据处理过程中存在的在数据传输效率低、时延长且占用过多计算资源等问题，提高了数据处理过程中的数据传输效率，降低了数据处理时延和计算资源占用量，进而提高了数据处理效率。
实施例四
图6为本发明实施例四提供的一种电子设备的结构示意图。图6示出了适于用来实现本发明实施方式的电子设备412的框图。图6显示的电子设备412仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图6所示，电子设备412以通用计算设备的形式表现。电子设备412的组件可以包括但不限于：一个或者多个处理器416，存储装置428，连接不同***组件(包括存储装置428和处理器416)的总线418。
总线418表示几类总线结构中的一种或多种，包括存储器总线或者存储器控制器，***总线，图形加速端口，处理器或者使用多种总线结构中的任意总线结构的局域总线。举例来说，这些体系结构包括但不限于工业标准体系结构(Industry StandardArchitecture，ISA)总线，微通道体系结构(Micro Channel Architecture，MCA)总线，增强型ISA总线、视频电子标准协会(Video Electronics Standards Association，VESA)局域总线以及***组件互连(Peripheral Component Interconnect，PCI)总线。
电子设备412典型地包括多种计算机***可读介质。这些介质可以是任何能够被电子设备412访问的可用介质，包括易失性和非易失性介质，可移动的和不可移动的介质。
存储装置428可以包括易失性存储器形式的计算机***可读介质，例如随机存取存储器(Random Access Memory，RAM)430和/或高速缓存存储器432。电子设备412可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机***存储介质。仅作为举例，存储***434可以用于读写不可移动的、非易失性磁介质(图6未显示，通常称为“硬盘驱动器”)。尽管图6中未示出，可以提供用于对可移动非易失性磁盘(例如“软盘”)读写的磁盘驱动器，以及对可移动非易失性光盘(例如只读光盘(Compact Disc-Read Only Memory，CD-ROM)、数字视盘(Digital Video Disc-Read Only Memory，DVD-ROM)或者其它光介质)读写的光盘驱动器。在这些情况下，每个驱动器可以通过一个或者多个数据介质接口与总线418相连。存储装置428可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本发明各实施例的功能。
具有一组(至少一个)程序模块426的程序436，可以存储在例如存储装置428中，这样的程序模块426包括但不限于操作***、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。程序模块426通常执行本发明所描述的实施例中的功能和/或方法。
电子设备412也可以与一个或多个外部设备414(例如键盘、指向设备、摄像头、显示器424等)通信，还可与一个或者多个使得用户能与该电子设备412交互的设备通信，和/或与使得该电子设备412能与一个或多个其它计算设备进行通信的任何设备(例如网卡，调制解调器等等)通信。这种通信可以通过输入/输出(Input/Output，I/O)接口422进行。并且，电子设备412还可以通过网络适配器420与一个或者多个网络(例如局域网(Local AreaNetwork，LAN)，广域网Wide Area Network，WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器420通过总线418与电子设备412的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备412使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、磁盘阵列(Redundant Arrays of IndependentDisks，RAID)***、磁带驱动器以及数据备份存储***等。
处理器416通过运行存储在存储装置428中的程序，从而执行各种功能应用以及数据处理，例如实现本发明上述实施例所提供的数据处理方法，包括：接收多个待处理数据；按照所述待处理数据的接收顺序依次对所述待处理数据进行数据处理；在每个所述待处理数据处理完成后，生成每个所述待处理数据对应的数据处理指示指令；其中，所述数据处理指示指令包括目标数据处理指示指令，所述目标数据处理指示指令用于指示生成中断指令。
本发明实施例通过中断处理模块将多个待处理数据发送至数据处理模块，以使数据处理模块按照待处理数据的接收顺序依次对待处理数据进行数据处理，并在每个待处理数据处理完成后，向中断处理模块发送每个待处理数据对应的数据处理指示指令。中断处理模块接收到目标数据处理指示指令时，生成中断指令，以指示批量待处理数据处理完成，解决了现有数据处理过程中存在的在数据传输效率低、时延长且占用过多计算资源等问题，提高了数据处理过程中的数据传输效率，降低了数据处理时延和计算资源占用量，进而提高了数据处理效率。
实施例五
本发明实施例五还提供一种存储计算机程序的计算机存储介质，所述计算机程序在由计算机处理器执行时用于执行本发明上述实施例任一所述的数据处理方法：接收多个待处理数据；按照所述待处理数据的接收顺序依次对所述待处理数据进行数据处理；在每个所述待处理数据处理完成后，生成每个所述待处理数据对应的数据处理指示指令；其中，所述数据处理指示指令包括目标数据处理指示指令，所述目标数据处理指示指令用于指示生成中断指令。
本发明实施例的计算机存储介质，可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是但不限于电、磁、光、电磁、红外线、或半导体的***、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ReadOnly Memory，ROM)、可擦式可编程只读存储器((Erasable Programmable Read OnlyMemory，EPROM)或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行***、装置或者器件使用或者与其结合使用。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行***、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、电线、光缆、射频(Radio Frequency，RF)等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言或其组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言，诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种数据处理子***，其特征在于，包括中断处理模块和数据处理模块，所述中断处理模块与所述数据处理模块通信连接，其中：
所述中断处理模块用于向所述数据处理模块发送多个待处理数据，并在确定接收到目标数据处理指示指令的情况下，生成中断指令；其中，所述目标数据处理指示指令用于指示末次待处理数据处理完成；
所述中断处理模块包括配置参数存储模块；
所述配置参数存储模块用于存储所述待处理数据的配置参数；
所述中断处理模块具体用于根据所述配置参数向所述数据处理模块发送多个待处理数据；
所述数据处理模块用于接收所述待处理数据，按照所述待处理数据的接收顺序依次对所述待处理数据进行数据处理，并在每个所述待处理数据处理完成后，向所述中断处理模块发送每个所述待处理数据对应的数据处理指示指令。
2.根据权利要求1所述的***，其特征在于，所述数据处理模块具体用于对待处理数据进行签名处理和/或验签处理。
3.根据权利要求1所述的***，其特征在于，所述配置参数包括源端配置参数和目的端配置参数；
所述源端配置参数包括源端地址和各源端对应目的端的寄存器数量；
所述目的端配置参数包括目的端地址和各目的端对应的数据长度。
4.根据权利要求1所述的***，其特征在于，所述数据处理模块包括数据处理单元、数据处理结果寄存器和数据状态寄存器，所述数据处理单元与所述中断处理模块通信连接，其中：
所述数据处理单元用于接收所述中断处理模块根据所述配置参数发送的所述待处理数据并进行数据处理，得到数据处理结果；
所述数据处理结果寄存器与所述数据处理单元通信连接，用于接收并存储所述数据处理结果；
所述数据状态寄存器与所述数据处理单元通信连接，用于在确定所述数据处理单元得到所述数据处理结果后，更新所述待处理数据的数据处理状态。
5.根据权利要求1所述的***，其特征在于，所述中断处理模块还用于：
针对各所述待处理数据生成数据处理标识；所述数据处理标识用于指示所述数据处理模块开始进行数据处理。
6.一种数据处理***，其特征在于，包括权利要求1-5任一所述的数据处理子***，还包括通信处理器、中央处理器CPU和数据存储模块，其中：
所述通信处理器与所述数据存储模块通信连接，用于向所述数据存储模块发送所述待处理数据；
所述数据存储模块还与所述数据处理子***和所述CPU通信连接，用于存储所述待处理数据；
所述CPU与所述数据处理子***通信连接，用于接收所述数据处理子***发送的通信数据，或向所述数据存储模块发送所述待处理数据；其中，所述通信数据为所述数据处理子***对所述待处理数据进行数据处理后得到的数据；
所述CPU还用于在所述数据处理子***进行数据处理之前，对所述数据存储模块进行配置参数初始化处理。
7.根据权利要求6所述的***，其特征在于，还包括射频接口，所述射频接口与所述通信处理器通信连接，用于接收原始待处理数据，并将所述原始待处理数据发送至所述通信处理器；
所述通信处理器用于对所述原始待处理数据进行数据预处理，生成所述待处理数据。
8.一种数据处理方法，其特征在于，应用于数据处理模块，包括：
接收多个待处理数据；
按照所述待处理数据的接收顺序依次对所述待处理数据进行数据处理；
在每个所述待处理数据处理完成后，生成每个所述待处理数据对应的数据处理指示指令；
其中，所述数据处理指示指令包括目标数据处理指示指令，所述目标数据处理指示指令用于指示生成中断指令；
在所述接收多个待处理数据之前，还包括：通过中断处理模块的配置参数存储模块存储所述待处理数据的配置参数；通过中断处理模块根据所述配置参数向所述数据处理模块发送多个待处理数据。
9.一种电子设备，其特征在于，所述电子设备包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序；
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求8所述的数据处理方法。
10.一种计算机存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求8所述的数据处理方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116401188B (zh) * 2023-03-30 2024-04-12 昆易电子科技(上海)有限公司 基于fpga的处理方法、电路以及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661823A (en) * 1989-09-29 1997-08-26 Kabushiki Kaisha Toshiba Image data processing apparatus that automatically sets a data compression rate
CN1731358A (zh) * 2005-08-18 2006-02-08 上海交通大学 减轻片上***软件负载的方法
CN110211364A (zh) * 2019-05-30 2019-09-06 深圳创维－Rgb电子有限公司 一种测试***、测试方法、电子设备及存储介质

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713772A (ja) * 1993-06-29 1995-01-17 Mitsubishi Electric Corp データ処理装置
CN110209473B (zh) * 2018-04-12 2023-04-18 腾讯科技（深圳）有限公司 中断处理设备、云服务器、中断处理方法及业务处理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661823A (en) * 1989-09-29 1997-08-26 Kabushiki Kaisha Toshiba Image data processing apparatus that automatically sets a data compression rate
CN1731358A (zh) * 2005-08-18 2006-02-08 上海交通大学 减轻片上***软件负载的方法
CN110211364A (zh) * 2019-05-30 2019-09-06 深圳创维－Rgb电子有限公司 一种测试***、测试方法、电子设备及存储介质

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