CN114400035A - 存储器的编程方法、存储器及存储*** - Google Patents

存储器的编程方法、存储器及存储*** Download PDF

Info

Publication number
CN114400035A
CN114400035A CN202111461490.1A CN202111461490A CN114400035A CN 114400035 A CN114400035 A CN 114400035A CN 202111461490 A CN202111461490 A CN 202111461490A CN 114400035 A CN114400035 A CN 114400035A
Authority
CN
China
Prior art keywords
programming
memory
memory cell
pulse
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111461490.1A
Other languages
English (en)
Inventor
赵向南
刘红涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111461490.1A priority Critical patent/CN114400035A/zh
Publication of CN114400035A publication Critical patent/CN114400035A/zh
Priority to CN202280003635.XA priority patent/CN116547759A/zh
Priority to PCT/CN2022/112987 priority patent/WO2023098145A1/en
Priority to US17/942,108 priority patent/US20230176748A1/en
Priority to TW111146466A priority patent/TWI842248B/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本申请实施例提供一种存储器的编程方法，所述方法包括：对所述存储器中的第一存储单元和第二存储单元进行第一编程；其中，所述第一存储单元用于存储第一类数据，所述第二存储单元用于存储第二类数据；所述第一类数据的预定存储时长大于所述第二类数据的预定存储时长；对所述存储器中的所述第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的目标编程状态相同。

Description

存储器的编程方法、存储器及存储***
技术领域
本申请涉及半导体技术领域，涉及但不限于一种存储器的编程方法、存储器及存储***。
背景技术
随着现代社会5G和大数据的发展，对于存储器容量的需求不断增加，一种能提高存储器位密度(Bit Density)同时减少位成本(Bit Cost)的三维闪存存储器(3D NANDFlash)得到了迅速发展。但是，为了追求更高的存储密度，其堆叠层数和单个存储单元的存储位数越来越高，这给存储器的可靠性带来了巨大挑战，严重时甚至会导致数据丢失。
现有技术中，在将数据编程到3D NAND存储单元的过程中，部分电荷会被束缚到能级较浅的陷阱中。在编程结束后，这些电荷会脱离陷阱的束缚重新回到导电沟道中去，从而使得编程后的阈值往低漂移，阈值电压分布变宽，导致存储器的可靠性变差。
发明内容
有鉴于此，本申请实施例提供了一种存储器的编程方法、存储器及存储***。
第一方面，本申请实施例提供了一种存储器的编程方法，所述方法包括：
对所述存储器中的第一存储单元和第二存储单元进行第一编程；其中，所述第一存储单元用于存储第一类数据，所述第二存储单元用于存储第二类数据；所述第一类数据的预定存储时长大于所述第二类数据的预定存储时长；
对所述存储器中的所述第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的目标编程状态相同。
在一些实施例中，所述第一编程包括至少一个第一编程脉冲，所述第二编程包括至少一个与所述第一编程脉冲对应的第二编程脉冲；所述第二编程与所述第一编程的目标编程状态相同，包括：
所述第一编程脉冲与对应的所述第二编程脉冲的脉冲电压和/或脉冲时间相同。
在一些实施例中，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于单个的所述第一存储单元进行的所述第一编程结束，在对下一存储单元进行所述第一编程之前，对所述第一存储单元进行所述第二编程。
在一些实施例中，所述方法还包括：
响应于单个的所述第二存储单元进行的所述第一编程结束，对下一存储单元进行所述第一编程。
在一些实施例中，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一串存储单元中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述一串存储单元中的所述第一存储单元进行所述第二编程。
在一些实施例中，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一页存储单元中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述一页存储单元中的所述第一存储单元进行所述第二编程。
在一些实施例中，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一存储块中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述存储块中的所述第一存储单元进行所述第二编程。
本申请实施例还提供了一种存储器的编程方法，所述方法包括：
对所述存储器中的第一存储单元进行第一编程；其中，所述第一存储单元中数据的预定存储时长大于预设值；
继续对所述存储器中的第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的目标编程状态相同。
在一些实施例中，所述第一编程包括至少一个第一编程脉冲；所述第二编程包括至少一个与所述第一编程脉冲对应的第二编程脉冲，所述第二编程与所述第一编程目标编程状态相同，包括：
所述第一编程脉冲与所述对应的第二编程脉冲的脉冲电压和/或脉冲时间相同。
在一些实施例中，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于单个的所述第一存储单元进行的所述第一编程结束，在对下一存储单元进行所述第一编程之前，对所述第一存储单元进行所述第二编程。
在一些实施例中，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一串存储单元中的所述第一存储单元进行的所述第一编程结束，继续对所述一串存储单元中的所述第一存储单元进行所述第二编程。
在一些实施例中，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一页存储单元中的所述第一存储单元进行的所述第一编程结束，继续对所述一页存储单元中的所述第一存储单元进行所述第二编程。
在一些实施例中，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一存储块中的所述第一存储单元进行的所述第一编程结束，继续对所述存储块中的所述第一存储单元进行所述第二编程。
另一方面，本申请实施例还提供了一种存储器，包括：
存储单元阵列，包括多个存储单元；其中，每个存储单元被编程为多个编程状态中的一个；
***电路，被配置为：
对所述存储器中的第一存储单元和第二存储单元进行第一编程；其中，所述第一存储单元用于存储第一类数据，所述第二存储单元用于存储第二类数据；所述第一类数据的预定存储时长大于所述第二类数据的预定存储时长；
对所述存储器中的所述第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的编程脉冲相同。
本申请实施例还提供了一种存储***，所述存储***，包括：
存储器和控制器；
其中，所述存储器的***电路被配置为：
执行上述任一实施例中的编程方法；
所述控制器，与所述存储器耦接，用于控制所述存储器。
本申请实施例提供了一种存储器的编程方法，该方法通过对预定存储时长较长的第一存储单元进行两次编程，可以减少第一存储单元浅能级陷阱中的电荷脱离束缚回到导电沟道中，使第一类数据更好的保持在存储单元中，减少了误码率，改善了存储器的可靠性。
附图说明
图1为本申请实施例提供的一种存储器的编程方法的流程图；
图2为本申请实施例提供的不同存储单元类型的示意图；
图3为本申请实施例提供的一种增量步进式脉冲编程的示意图；
图4为本申请实施例提供的一种电荷捕获型存储单元的结构示意图；
图5为本申请实施例提供的一种阈值电压分布变化的示意图；
图6为本申请实施例提供的一种阈值电压分布变化的示意图；
图7为本申请实施例提供的一种编程顺序的示意图；
图8为本申请实施例提供的一种编程顺序的示意图；
图9为本申请实施例提供的一种编程顺序的示意图；
图10为本申请实施例提供的一种存储器的编程方法的流程图；
图11为本申请实施例提供的一种存储器的示意图；
图12A至图12C为本申请实施例提供的一种存储***的示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图更详细地对本发明进行更全面的描述。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本申请实施例提供了一种存储器的编程方法，如图1所示，所述方法包括：
步骤S101、对所述存储器中的第一存储单元和第二存储单元进行第一编程；其中，所述第一存储单元用于存储第一类数据，所述第二存储单元用于存储第二类数据；所述第一类数据的预定存储时长大于所述第二类数据的预定存储时长；
步骤S102、对所述存储器中的所述第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的目标编程状态相同。
本申请实施例中涉及的存储器是指可以执行诸如编程、读取和擦除数据等操作的存储器装置。例如：NAND闪存(NAND Flash Memory)、NOR闪存(NOR Flash Memory)、动态随机存储器(Dynamic Random Access Memory，DRAM)、铁电随机存储器(FerroelectricRandom Access Memory，FRAM)、磁性随机存储器(Magnetoresistive Random AccessMemory，MRAM)、相变随机存储器(Phase Change Random Access Memory，PCRAM)或阻变随机存储器(Resistive Random Access Memory，RRAM)等。存储器装置可以包括存储单元阵列和控制逻辑，其中，存储单元阵列的读/写以及验证等操作可以通过多条字线(WordLine，WL)和多条位线(Bit Line，BL)来实现控制。在本申请实施例中，存储单元阵列可以包括多个存储单元串，每个存储单元串又可以包括多个存储单元，每个存储单元都连接有对应的字线和位线。位线信号可以施加至存储单元的源极，字线信号可以施加到存储单元的栅极。这里的存储单元可以是非易失性存储单元。
对于非易失性存储器，例如NAND存储器而言，如图2所示，其中的存储单元可以根据编程数据的位数被分为：存储1位数据的单层存储单元(Single Level Cell)、存储2位数据的双层存储单元(Multi Level Cell，MLC)、存储3位数据的三层存储单元(Triple LevelCell，TLC)或存储4位数据的四层存储单元(Quad Level Cell，QLC)。这里，SLC的写入/擦除(Program/Erase，P/E)周期最长，因此可靠性和耐久性更好，但是成本较高；相对地，TLC或QLC的PE周期较短，且可靠性和耐久性一般，但是成本较低。示例性地，存储器中的一些存储单元可以是SLC，而一些替他存储单元可以是TLC。
在另一方面，存储单元又可以根据实际情况中存储数据的类型被分成：用于存储第一类数据的第一存储单元和用于存储第二类数据的第二存储单元。在相关技术中，存储器可以根据访问频率将编程至存储单元中的数据分为冷数据和热数据。其中，冷数据是指访问频率低于存储器设定参考值的数据，其预定存储时长相对较长；热数据是指访问频率高于存储器设定参考值的数据，其存储时长相对较低。示例性地，在本申请实施例中，第一类数据可以是冷数据，第二类数据可以是热数据。因此，第一存储单元可以用于存储预定存储时长较长的冷数据，第二存储单元可以用于存储预定存储时长较短的热数据。
需要说明的是，在进行第一编程的过程中，本申请实施例中的第一存储单元和第二存储单元可以分别进行编程处理，直至达到对应的目标编程状态。这里，在达到目标状态后，第一存储单元或第二存储单元对应的验证操作通过。示例性地，可以先对第一存储单元进行第一编程，再对第二存储单元进行第一编程；或可以先对第二存储单元进行第一编程，再对第一存储单元进行第一编程。可以理解的是，本申请实施例对第一存储单元和第二存储单元进行第一编程的顺序和时间不作过多限制，通过其他方式以达到上述效果的方案也应属于本申请实施例所要求保护的范围。
在一些实施例中，所述对所述存储器中的第一存储单元和第二存储单元进行第一编程，包括：
对所述第一存储单元和第二存储单元所连接的字线施加第一编程脉冲；
所述对所述存储器中的所述第一存储单元进行第二编程，包括：
对所述第一存储单元所连接的字线施加第二编程脉冲。
对存储单元的编程方法可以是增量步进式脉冲编程(Incremental-step-pulseprogramming，ISPP)。如图3所示，当需要将数据编程到存储单元中时，可以通过设定的初始编程脉冲进行编程。在脉冲结束后，通过验证电压Vv来对所编程的存储单元进行验证，以判断存储单元是否已经处于正确的编程状态。若存储单元未被编程至正确的编程状态，将会在目前施加的初始脉冲电压Vp0的基础上加上增量步进脉冲编程的调整值ΔV作为新的脉冲电压Vp1，并且根据新的脉冲电压和脉冲时间对上述存储单元进行一轮新的编程和验证，直至存储单元被编程至正确的状态。需要说明的是，上述存储单元正确的编程状态需要根据实际情况来进行确定，且在编程的过程中，可以通过多个编程脉冲将存储单元编程至所需要的状态。这里，每一个编程脉冲过后可以对至少一个状态进行验证。例如，对于MLC的存储单元，其对应有四个状态，分别为擦除态“11”、第一态“10”、第二态“01”和第三态“00”。在将存储单元编程至第一态“10”的过程中，可以通过3个编程脉冲，且在每个编程脉冲后，都可以对第一态“10”、第二态“01”和第三态“00”进行验证。
另一方面，在一些实施例中，NAND存储器存储数据的类型可以分为浮栅型和电荷捕获型。其中，电荷捕获型的存储单元结构如图4所示，可以分为导电沟道410、隧穿层420、存储层430和阻挡层440。数据编程实际就是在强电场的作用下，将电荷从导电沟道穿过隧穿层注入到存储层的过程。这里的存储层中可以有大量的陷阱，将注入的电荷束缚在存储层中。其中，陷阱的能级越深，电荷的保持特性越好，越不会因为外界电场变化而脱离陷阱。但在实际的存储器中，每个存储单元特性并未完全相同。例如，有的存储单元存储层的浅能级的陷阱，电荷的保持特性较差；有的存储单元，在隧穿层中还可能存在一些陷阱，使得编程过程的电荷被束缚在隧穿层等。如图5所示，上述电荷在编程结束后，由于电场变化，很容易脱离陷阱的束缚，重新回到导电沟道中去，从而导致存储单元的阈值电压往低漂移，阈值电压分布展宽，并进一步影响存储器的可靠性。
在本申请实施例中，可以根据存储数据的类型对存储单元进行编程。例如，对于存储第一类数据的第一存储单元，可以在第一编程结束后，继续进行一次第二编程。这里，第一类数据可以是上述的冷数据，这类数据对于电荷保持特性要求较高，并且需要长时间的存储。因此，在对第一存储单元进行第二编程的过程中，可以同步地将上述第二存储单元禁止编程。示例性地，先将编程导通电压施加到第一存储单元对应的位线，使导电沟道导通，同步地将编程禁止电压施加到第二存储单元对应的其他位线；接着，再将与第一编程相同的编程脉冲施加到第一存储单元对应的字线，并将导通电压施加到第二存储单元对应的字线。这样，在第一存储单元对应的栅极与导电沟道之间产生的电场，可以将导电沟道中的电荷捕获到存储层中。
需要说明的是，在上述第一编程后，第一存储单元可以达到对应的目标编程状态，并且具有对应的阈值电压范围；在继续进行一次第二编程后，所述第一存储单元的目标编程状态不变，对应的阈值电压范围变窄，从而可以提高存储数据的效果。
因此，本申请实施例提供的编程方法通过对预定存储时长较长的第一存储单元进行两次编程，可以减少第一存储单元浅能级陷阱中的电荷脱离束缚回到导电沟道中，使第一类数据更好的保持在存储单元中，减少了误码率，改善了存储器的可靠性。
在一些实施例中，所述第一编程包括至少一个第一编程脉冲，所述第二编程包括至少一个与所述第一编程脉冲对应的第二编程脉冲；所述第二编程与所述第一编程的目标编程状态相同，包括：
所述第一编程脉冲与对应的所述第二编程脉冲的脉冲电压和/或脉冲时间相同。
本申请实施例在进行第一编程的过程中，可以采用至少一个第一编程脉冲使得对应的第一存储单元达到目标编程状态。其中，该第一编程脉冲可以具有对应的脉冲电压V1和脉冲时间T1。另一方面，在进行第二编程的过程中，可以采用与第一编程对应且相同的第二编程脉冲进行编程。这里，该第二编程脉冲可以具有脉冲电压V2和脉冲时间T2。示例性地，上述脉冲电压V2和脉冲时间T2可以分别与第一编程脉冲的脉冲电压V1和脉冲时间T1相等；或上述脉冲电压V2可以与脉冲电压V1相等，而脉冲时间T2与脉冲时间T1不相等；或上述脉冲时间T2可以与脉冲时间T1相等，脉冲电压V2与脉冲电压V1不相等。可以理解的是，当第一编程过程中有多个第一编程脉冲时，第二编程过程也可以具有对应数量的多个第二编程脉冲。
需要说明的是，本申请实施例的第二编程与第一编程对应的目标编程状态相同，因此，在第一编程的基础上继续进行相同的第二编程，可以减少因调整编程脉冲带来的多余步骤，并达到收窄阈值电压的效果，从而提高第一存储单元中数据的存储时长，提升存储器的可靠性。
可以理解的是，在另一些实施例中，上述第二编程过程中采用的第二编程脉冲也可以与第一编程过程中采用的第一编程脉冲不同，即编程过程中的编程脉冲数量不同、每个编程脉冲的脉冲电压不同或每个编程脉冲的脉冲时间不同。这样，也可以使得第一编程与第二编程对应的第一存储单元的目标编程状态相同，并且收窄阈值电压范围。
在一些实施例中，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于单个的所述第一存储单元进行的所述第一编程结束，在对下一存储单元进行所述第一编程之前，对所述第一存储单元进行所述第二编程。
在本申请实施例中，第一编程是对第一存储单元和第二存储单元进行的编程操作，包括多个编程验证循环，并且在同一个编程验证循环中可以包括一个编程脉冲和至少一个验证操作。示例性地，可以针对单个第一存储单元进行第一编程操作。例如，对于MLC的存储单元，在对第一态“10”进行编程过程中的某个编程脉冲结束后，将验证电压施加到上述单个第一存储单元对应的字线。若验证通过，则第一类数据已被编程至该第一存储单元，即第一编程结束。此时，控制器将接收到该第一存储单元第一编程结束的指令，并反馈给该第一存储单元，使其继续进行第二编程。若验证不通过，则需要在当前编程脉冲电压的基础上加上增量步进脉冲编程的调整值ΔV作为新的脉冲电压进行下一轮的编程验证循环，直至该第一存储单元被编程至第一态“10”。
需要说明的是，上述第二编程是在当前第一存储单元的第一编程之后，且在下一存储单元进行第一编程之前的编程操作。如图6所示，本申请实施例针对存储第一类数据(例如冷数据)的第一存储单元进行两次编程操作，可以收窄第一存储单元对应状态的阈值电压，从而改善存储器的可靠性。
在一些实施例中，所述方法还包括：
响应于单个的所述第二存储单元进行的所述第一编程结束，对下一存储单元进行所述第一编程。
在本申请实施例中，上述第一编程是针对第一存储单元和第二存储单元进行的编程操作。若响应于单个第一存储单元的编程结束，则对该存储单元进行第二编程；若响应于单个第二存储单元的编程结束，则对该存储单元后的下一存储单元进行第一编程。示例性地，将编程脉冲施加到单个第二存储单元对应的字线后，进行验证操作。若验证通过，则会断开该第二存储单元，对下一个待编程的存储单元进行第一编程，这里的第一编程与对上述单个第二存储单元进行的编程操作相同；若验证不通过，则会在当前编程脉冲电压的基础上加上增量步进脉冲编程的调整值ΔV作为新的脉冲电压进行下一轮的编程验证循环，直至该第二存储单元的编程结束。
换句话说，本申请实施例对单个存储单元依次编程，其中，若上述存储单元为第一存储单元，则需要进行第二编程，使得第一类数据保持特性改善；若上述存储单元为第二存储单元，则无需进行第二编程，继续对下一存储单元进行第一编程，并重复上述操作，直到存储器阵列中的每个存储单元都被编程至正确的状态。
本申请实施例对单个存储单元依次编程可以提高编程的准确性，有效地改善单个存储单元的阈值电压分布，并进一步提升存储器的可靠性。
在一些实施例中，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一串存储单元中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述一串存储单元中的所述第一存储单元进行所述第二编程。
在本申请实施例中，存储器阵列可以被分为多个存储单元串，在每个存储单元串中包括至少一个第一存储单元或至少一个第二存储单元。这里所说的一串是指一个位线平面或一条导电沟道，在导电沟道与每个字线平面相交的位置为单个的存储单元结构。此外，每个存储单元串还可以包括顶部选择栅(Top Selective Gate，TSG)、底部选择栅(BottomSelective Gate，BSG)和至少一条伪字线(Dummy Word Line，DWL)。示例性地，如图7所示，对该存储单元串的存储单元进行第一编程，这里的第一编程包括多个编程验证循环。在第一编程结束后，对该存储单元串中的第一存储单元对应的字线上施加与第一编程相同的编程脉冲，继续进行第二编程，并在第二存储单元对应的字线上施加导通电压，使其禁止编程。
在一些实施例中，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一页存储单元中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述一页存储单元中的所述第一存储单元进行所述第二编程。
在本申请实施例中，存储器阵列被可以分为多个存储单元页，在每个存储单元页中包括至少一个第一存储单元或至少一个第二存储单元。这里所说的一页是指一个字线平面，在字线平面与每条导电沟道相交的位置为单个的存储单元结构。示例性地，如图8所示，对该存储单元页的存储单元进行第一编程，这里的第一编程包括多个编程验证循环。在第一编程结束后，对该存储单元页对应的字线上施加与第一编程相同的编程脉冲，继续进行第二编程，并在第二存储单元对应的位线上施加电源电压，使其禁止编程。
在一些实施例中，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一存储块中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述存储块中的所述第一存储单元进行所述第二编程。
在本申请实施例中，存储器阵列可以位于一个衬底上，且多个存储单元串和多个存储单元页可以组成一个存储单元块。这里所说的存储块可以包括第一存储单元、第二存储单元和不需要编程的存储单元。示例性地，如图9所示，对该存储块中的第一存储单元和第二存储单元进行第一编程，这里的第一编程包括多个编程验证循环。在第一编程结束后，可以通过存储块中的字线对每一页的存储单元进行选择，通过存储块中的位线对每一串的存储单元进行选择。例如，对该存储块中所有的第一存储单元对应的字线上施加与第一编程相同的编程脉冲，对应的位线上施加导通电压，继续进行第二编程；对该存储块中所有的第二存储单元对应的字线上施加导通电压，对应的位线上施加电源电压，使其禁止编程。
需要说明的是，本申请实施例中涉及的存储单元阵列还可以包括上部选择晶体管、下部选择晶体管或伪字线。这些结构都可以在存储器编程的过程中更好的控制存储单元，使得存储的数据能更好地保持在对应的存储单元中。
本申请实施例对存储单元串、存储单元页或存储块统一进行第一编程后再对其中的第一存储单元进行第二编程，这样可以同步地对多个存储单元进行编程或验证操作，进而有效地减少编程时间，在提供编程效率的同时保证了存储器的可靠性。
在一些实施例中，对所述存储器中的存储单元的编程顺序为：
由所述存储器的底部至顶部依次编程；其中，所述存储单元包括第一存储单元和/或第二存储单元。
在本申请实施例中，存储器可以是3D NAND，其存储单元阵列由多层栅极和多层绝缘层依次堆叠形成。这里，可以从存储器底部的字线依次施加编程电压至存储器顶部的字线，即正向编程顺序。示例性地，将编程脉冲施加至最靠近衬底的字线后，将导通电压施加至其他字线；随后，依次将编程脉冲施加至对应字线，并将导通电压施加至其他字线，直到所有编程结束。需要说明的是，存储单元阵列中的所有存储单元可以包括第一存储单元和/或第二存储单元，具体情况需要根据实际编程需求决定。
在一些实施例中，对所述存储器中的存储单元的编程顺序为：
由所述存储器的顶部至底部依次编程；其中，所述存储单元包括第一存储单元和/或第二存储单元。
同理的，在本申请实施例中存储器是3D NAND时，其存储单元阵列由多层栅极和多层绝缘层依次堆叠形成。这里，可以从存储器顶部的字线依次施加编程电压至存储器底部的字线，即反向编程顺序。示例性地，将编程脉冲施加至最远离衬底的字线后，将导通电压施加至其他字线；随后，依次将编程脉冲施加至对应字线，并将导通电压施加至其他字线，直到所有编程结束。需要说明的是，存储单元阵列中的所有存储单元可以包括第一存储单元和/或第二存储单元，具体情况需要根据实际编程需求决定。
在一些实施例中，所述方法还包括：
在对所述第二存储单元进行所述第一编程后，对所述第二存储单元进行第一验证。
在本申请实施例中，对第二存储单元的编程操作是在其对应的字线上施加编程脉冲，在编程脉冲结束后可以在上述字线上施加第一验证电压进行第一验证操作，这里的验证操作是用于判断第二存储单元是否已进入正确的编程状态。常规的验证操作包括预充电、发展和读出等阶段。其中，预充电阶段可以通过电压发生器或灵敏放大器等装置对位线施加电压进行充电，这样是为了使位线与衬底间，即源极和漏极间产生电压差，从而后续可以根据电压的变化检测存储单元的阈值电压，进而判断验证是否达到正确的编程状态。发展阶段则对应位线放电或维持电压的过程，是用于判断验证是否通过的阶段。读出阶段是通过与位线连接的感测电路来将验证的状态读出在锁存器中，用于后续和存储器控制器进行交互。
示例性地，若第二存储单元对应的阈值电压大于上述第一验证电压，则该第二存储单元已达到正确的编程状态；若第二存储单元对应的阈值电压小于上述第一验证电压，则该第二存储单元未达到正确的编程状态，还需要进行下一轮的编程验证循环。
在一些实施例中，所述方法还包括：
在对所述第一存储单元进行所述第一编程后，对所述第一存储单元进行第一验证；和/或
在对所述第一存储单元进行所述第二编程后，对所述第一存储单元进行第二验证。
在本申请实施例中，由于第一存储单元会经历第一编程和第二编程，因此可以根据实际情况进行验证操作。示例性地，当第一存储单元结束第一编程，可以将第一验证电压施加到该第一存储单元对应的字线，并通过预充电、发展和读出阶段验证其状态；或当第一存储单元结束第二编程，可以将第二验证电压施加到该第一存储单元对应的字线，并通过预充电、发展和读出阶段验证其状态；或当第一存储单元结束第一编程和第二编程时，分别都进行一次验证操作，其中，第一验证操作施加的是第一验证电压，第二验证操作施加的是第二验证电压。这里的第一验证电压可以等于第二验证电压。
如图10所示，本申请实施例还提供了一种存储器的编程方法，所述方法包括：
步骤S201、对所述存储器中的第一存储单元进行第一编程；其中，所述第一存储单元中数据的预定存储时长大于预设值；
步骤S202、继续对所述存储器中的第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的目标编程状态相同。
在一些实施例中，所述第一编程包括至少一个第一编程脉冲；所述第二编程包括至少一个与所述第一编程脉冲对应的第二编程脉冲，所述第二编程与所述第一编程目标编程状态相同，包括：
所述第一编程脉冲与所述对应的第二编程脉冲的脉冲电压和/或脉冲时间相同。
在一些实施例中，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于单个的所述第一存储单元进行的所述第一编程结束，在对下一存储单元进行所述第一编程之前，对所述第一存储单元进行所述第二编程。
在一些实施例中，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一串存储单元中的所述第一存储单元进行的所述第一编程结束，继续对所述一串存储单元中的所述第一存储单元进行所述第二编程。
在一些实施例中，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一页存储单元中的所述第一存储单元进行的所述第一编程结束，继续对所述一页存储单元中的所述第一存储单元进行所述第二编程。
在一些实施例中，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一存储块中的所述第一存储单元进行的所述第一编程结束，继续对所述存储块中的所述第一存储单元进行所述第二编程。
在本申请实施例中，上述第一存储单元用于存储预定存储时长大于预设值的冷数据。这里的预设值是指实际使用中对应数据需要在存储器中存储的最短时长，当第一存储单元中冷数据的预定存储时长等于或大于上述预设值时，可以减少第一存储单元浅能级陷阱中的电荷脱离束缚回到导电沟道中，使数据更好的保持在第一存储单元中，减少了误码率。
需要说明的是，本申请实施例提供的存储器的编程方法可以只针对第一存储单元进行编程。具体地，先进行第一编程使第一存储单元达到对应的目标编程状态，再继续进行第二编程使该第一存储单元对应的阈值电压范围变窄。可以理解的是，在对第一存储单元进行编程的过程中，可以同步地对第一存储单元以外的存储单元进行编程操作、验证操作或禁止编程操作等，上述编程方法也属于本申请所要求保护的范围。
如图11所示，本申请实施例还提供了一种存储器100，包括：
存储单元阵列110，包括多个存储单元111；
***电路120，被配置为：
对所述存储器中的第一存储单元和第二存储单元进行第一编程；其中，所述第一存储单元用于存储第一类数据，所述第二存储单元用于存储第二类数据；所述第一类数据的预定存储时长大于所述第二类数据的预定存储时长；
对所述存储器中的所述第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的编程脉冲相同。
在本申请实施例中，存储器是指可以执行诸如编程、读取和擦除数据等操作的存储器装置，并且存储器装置可以包括存储单元阵列和控制逻辑。其中，存储单元阵列的读/写以及验证等操作可以通过多条字线和多条位线来实现控制。在本申请实施例中，存储单元阵列可以包括多个存储单元串，每个存储单元串又可以包括多个存储单元，每个存储单元都连接有对应的字线和位线。位线信号可以施加至存储单元的源极，字线信号可以施加到存储单元的栅极。这里的存储单元可以是非易失性存储单元。
本申请实施例中的***电路可以包括电压发生器、灵敏方法器或其他电子器件，并通过金属导线与上述存储单元阵列连接。这里的金属导线连接存储单元阵列的字线、位线或选择晶体管等。示例性地，在编程和验证的过程中，***电路中的电压发生器可以产生对应的编程脉冲和验证电压施加到存储单元对应的字线上，或将预充电电压施加到存储单元对应的位线上。
如图12A所示，本申请实施例还提供了一种存储***1000，所述存储***1000，包括：
存储器1100和控制器1200；
其中，所述存储器1100的***电路被配置为：
执行上述任一实施例中的编程方法；
所述控制器1200，与所述存储器1100耦接，用于控制所述存储器1100。
在本申请实施例中，上述存储器1100可以是图1至图10中的任一所述存储器或图11中的存储器100，其包括但不限于NAND闪存、垂直NAND闪存、NOR闪存、动态随机存储器、铁电随机存储器、磁性随机存储器、相变随机存储器、阻变随机存储器或纳米随机存储器等。
另一方面，本申请实施例中的控制器1200可以被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器或者用于在诸如个人计算器、数字相机、移动电话等电子设备中使用的其他介质。在一些实施例中，控制器还可以被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。进一步地，控制器可以管理存储器中的数据，并且与主机通信。控制器可以被配置为控制存储器读取、擦除和编程等操作；还可以被配置为管理关于存储在或要存储在存储器中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等；还可以被配置为处理关于从存储器读取的或者被写入到存储器中的数据的纠错码(ECC)。此外，控制器还可以执行任何其他合适的功能，例如格式化存储器，或者根据特定通信协议与外部设备(例如，主机)通信。示例性地，控制器可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、***部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
在本申请实施例中，控制器1200和一个或多个存储器1100可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储***可以实施并且封装到不同类型的终端电子产品中。如图12B所示，控制器1200和单个存储器1100可以集成到存储器卡2000中。存储器卡2000可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡2000还可以包括将存储器卡2000与主机耦合的存储器卡连接器1300。在如图12C中所示的另一实施例中，控制器1200和多个存储器1100可以集成到SSD 3000中。SSD 3000还可以包括将SSD 3000与主机耦合的SSD连接器1400。在一些实施方式中，SSD 3000的存储容量和/或操作速度大于存储器卡2000的存储容量和/或操作速度。
需要说明的是，本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种存储器的编程方法，其特征在于，所述方法包括：
对所述存储器中的第一存储单元和第二存储单元进行第一编程；其中，所述第一存储单元用于存储第一类数据，所述第二存储单元用于存储第二类数据；所述第一类数据的预定存储时长大于所述第二类数据的预定存储时长；
对所述存储器中的所述第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的目标编程状态相同。
2.根据权利要求1所述的方法，其特征在于，所述第一编程包括至少一个第一编程脉冲，所述第二编程包括至少一个与所述第一编程脉冲对应的第二编程脉冲；所述第二编程与所述第一编程的目标编程状态相同，包括：
所述第一编程脉冲与对应的所述第二编程脉冲的脉冲电压和/或脉冲时间相同。
3.根据权利要求1所述的方法，其特征在于，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于单个的所述第一存储单元进行的所述第一编程结束，在对下一存储单元进行所述第一编程之前，对所述第一存储单元进行所述第二编程。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
响应于单个的所述第二存储单元进行的所述第一编程结束，对下一存储单元进行所述第一编程。
5.根据权利要求1所述的方法，其特征在于，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一串存储单元中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述一串存储单元中的所述第一存储单元进行所述第二编程。
6.根据权利要求1所述的方法，其特征在于，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一页存储单元中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述一页存储单元中的所述第一存储单元进行所述第二编程。
7.根据权利要求1所述的方法，其特征在于，所述对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一存储块中的所述第一存储单元和所述第二存储单元进行的所述第一编程结束，对所述存储块中的所述第一存储单元进行所述第二编程。
8.一种存储器的编程方法，其特征在于，所述方法包括：
对所述存储器中的第一存储单元进行第一编程；其中，所述第一存储单元中数据的预定存储时长大于预设值；
继续对所述存储器中的第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的目标编程状态相同。
9.根据权利要求8所述的方法，其特征在于，所述第一编程包括至少一个第一编程脉冲；所述第二编程包括至少一个与所述第一编程脉冲对应的第二编程脉冲，所述第二编程与所述第一编程目标编程状态相同，包括：
所述第一编程脉冲与对应的所述第二编程脉冲的脉冲电压和/或脉冲时间相同。
10.根据权利要求8所述的方法，其特征在于，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于单个的所述第一存储单元进行的所述第一编程结束，在对下一存储单元进行所述第一编程之前，对所述第一存储单元进行所述第二编程。
11.根据权利要求8所述的方法，其特征在于，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一串存储单元中的所述第一存储单元进行的所述第一编程结束，继续对所述一串存储单元中的所述第一存储单元进行所述第二编程。
12.根据权利要求8所述的方法，其特征在于，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一页存储单元中的所述第一存储单元进行的所述第一编程结束，继续对所述一页存储单元中的所述第一存储单元进行所述第二编程。
13.根据权利要求8所述的方法，其特征在于，所述继续对所述存储器中的所述第一存储单元进行第二编程，包括：
响应于一存储块中的所述第一存储单元进行的所述第一编程结束，继续对所述存储块中的所述第一存储单元进行所述第二编程。
14.一种存储器，其特征在于，包括：
存储单元阵列，包括多个存储单元；
***电路，被配置为：
对所述存储器中的第一存储单元和第二存储单元进行第一编程；其中，所述第一存储单元用于存储第一类数据，所述第二存储单元用于存储第二类数据；所述第一类数据的预定存储时长大于所述第二类数据的预定存储时长；
对所述存储器中的所述第一存储单元进行第二编程；其中，所述第二编程与所述第一编程的编程脉冲相同。
15.一种存储***，其特征在于，所述存储***，包括：
存储器和控制器；
其中，所述存储器的***电路被配置为：
执行如权利要求1至13任一所述的编程方法；
所述控制器，与所述存储器耦接，用于控制所述存储器。
CN202111461490.1A 2021-12-02 2021-12-02 存储器的编程方法、存储器及存储*** Pending CN114400035A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202111461490.1A CN114400035A (zh) 2021-12-02 2021-12-02 存储器的编程方法、存储器及存储***
CN202280003635.XA CN116547759A (zh) 2021-12-02 2022-08-17 存储器设备、存储器***及其程序操作方法
PCT/CN2022/112987 WO2023098145A1 (en) 2021-12-02 2022-08-17 Memory device, memory system, and program operation method thereof
US17/942,108 US20230176748A1 (en) 2021-12-02 2022-09-09 Memory device, memory system, and program operation method thereof
TW111146466A TWI842248B (zh) 2021-12-02 2022-12-02 記憶體設備、記憶體系統及其程式化操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111461490.1A CN114400035A (zh) 2021-12-02 2021-12-02 存储器的编程方法、存储器及存储***

Publications (1)

Publication Number Publication Date
CN114400035A true CN114400035A (zh) 2022-04-26

Family

ID=81225978

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111461490.1A Pending CN114400035A (zh) 2021-12-02 2021-12-02 存储器的编程方法、存储器及存储***

Country Status (2)

Country Link
CN (1) CN114400035A (zh)
WO (1) WO2023098145A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114995750A (zh) * 2022-05-25 2022-09-02 北京得瑞领新科技有限公司 提高闪存数据可靠性的方法、装置、存储介质及存储设备
WO2023098145A1 (en) * 2021-12-02 2023-06-08 Yangtze Memory Technologies Co., Ltd. Memory device, memory system, and program operation method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8130552B2 (en) * 2008-09-11 2012-03-06 Sandisk Technologies Inc. Multi-pass programming for memory with reduced data storage requirement
US9378830B2 (en) * 2013-07-16 2016-06-28 Seagate Technology Llc Partial reprogramming of solid-state non-volatile memory cells
US9799401B2 (en) * 2014-09-16 2017-10-24 Seagate Technology Llc Incremental step pulse programming
US10157681B2 (en) * 2015-09-14 2018-12-18 Sandisk Technologies Llc Programming of nonvolatile memory with verify level dependent on memory state and programming loop count
JP7148727B2 (ja) * 2019-02-20 2022-10-05 長江存儲科技有限責任公司 メモリシステムをプログラムする方法
EP3948868B1 (en) * 2019-10-18 2024-06-05 Yangtze Memory Technologies Co., Ltd. Method of programming and verifying memory device and related memory device
CN114400035A (zh) * 2021-12-02 2022-04-26 长江存储科技有限责任公司 存储器的编程方法、存储器及存储***

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023098145A1 (en) * 2021-12-02 2023-06-08 Yangtze Memory Technologies Co., Ltd. Memory device, memory system, and program operation method thereof
CN114995750A (zh) * 2022-05-25 2022-09-02 北京得瑞领新科技有限公司 提高闪存数据可靠性的方法、装置、存储介质及存储设备

Also Published As

Publication number Publication date
TW202324421A (zh) 2023-06-16
WO2023098145A1 (en) 2023-06-08

Similar Documents

Publication Publication Date Title
CN110503997B (zh) 存储器装置及其操作方法
US8976592B2 (en) Nonvolatile memory device with flag cells and user device including the same
CN111916130B (zh) 擦除具有极少编程页面的区块的***与方法
US20220076754A1 (en) Memory device and method of operating the same
WO2023098145A1 (en) Memory device, memory system, and program operation method thereof
CN112885394B (zh) 存储器装置和操作该存储器装置的方法
CN115019861A (zh) 存储器、存储器的编程方法及存储器***
CN115798552A (zh) 存储器装置及该存储器装置的操作方法
US11335406B2 (en) Memory device for performing program verify operation and method of operating the same
KR20210074028A (ko) 메모리 장치 및 그 동작 방법
CN116580731A (zh) 存储器装置和操作该存储器装置的方法
CN116631481A (zh) 存储器设备及其操作方法
US11742035B2 (en) Memory device including bit line precharge operation during program verify operation
CN111798903B (zh) 存储器***、存储器装置和存储器控制器
CN114974380A (zh) 存储器装置及其操作方法
CN115376573A (zh) 存储器设备及其操作方法
TWI842248B (zh) 記憶體設備、記憶體系統及其程式化操作方法
US20230176748A1 (en) Memory device, memory system, and program operation method thereof
US20230260560A1 (en) Method of reducing program disturbance in memory device and memory device utilizing same
US20240161840A1 (en) Interface protocols between memory controller and nand flash memory for cache programming
US20230367480A1 (en) Memory device configured to reduce verification time and operating method thereof
US20230307055A1 (en) Concurrent slow-fast memory cell programming
US20240005992A1 (en) Operation method of memory device including memory block connected to wordlines
KR20240112940A (ko) 메모리 디바이스, 메모리 시스템 및 그 프로그램 동작 방법
US20220375534A1 (en) Memory device and method of operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination