CN114389609A - 一种补偿电路及补偿方法 - Google Patents

Abstract

本发明公开另外一种补偿电路及补偿方法，涉及模数转换器技术领域，用于提供一种不使用大电容就能实现精确的采样时间偏差补偿的技术方案。补偿电路包括冗余遍历模块和具有冗余电容的可变延时线；其中，具有冗余电容的可变延时线包括冗余电容和多个位电容。冗余遍历模块用于获取时间交织ADC的采样时间偏差，根据采样时间偏差，以及冗余电容的位权重生成控制码序列，并将控制码序列发送给具有冗余电容的可变延时线。具有冗余电容的可变延时线根据控制码序列调整冗余电容的状态，从而对时间交织ADC的采样时间偏差进行补偿。

Description

一种补偿电路及补偿方法

技术领域

本发明涉及模数转换器技术领域，尤其涉及一种补偿电路及补偿方法。

背景技术

模数转换器(Analog-to-digital Converter，ADC)作为连接模拟世界与数字世界的桥梁，在模数混合信号处理***中的作用十分重要。近年来，随着现代通信***、高端仪器仪表等相关***的迅速发展，对ADC速度、精度的要求也越来越高。时间交织(TI)ADC通过并行复用多个子ADC，可以提高整体采样率，解决了目前工艺下单通道ADC速度与精度己接近物理极限的问题。

理想情况下，TI-ADC通过各通道均匀地交替工作，可以实现采样率的成倍提高。但实际上，由于采样时钟分频与驱动电路的不完全对称，会造成各通道存在采样时刻偏差，并严重限制TI-ADC的动态性能。随着TI-ADC速度与精度的不断提升，其对采样时间偏差的要求迅速上升。因此，为了使TI-ADC保持高性能工作，对存在的采样时间偏差进行校准是十分必要的。

目前，对TI-ADC的采样时间偏差的校准包括数字域的校准和模拟域的校准。其中，在数字域中实现对TI-ADC的采样时间校准时，在每个通道的输出数据路径中***长的高速有限冲激响应滤波器以消除采样时间偏差，但是设计使用这种滤波器会带来沉重的功耗和电路复杂性负担。在模拟域中实现对TI-ADC的采样时间校准时，通常采用可变延迟线(Variable Delay Line，VDL)来缩小不同通道间的采样时间偏差，但由于工艺失配的原因，可变延迟线中的电容会存在电容失配的现象，这种情况将会导致DAC转换特性中的非单调型和失码，为了避免该问题，传统方法是通过使用大电容将电容失配限制在小范围内。但是，这样会导致更大的功耗和更大的驱动负载。

发明内容

本发明的目的在于提供一种补偿电路及补偿方法，用于提供一种不使用大电容就能实现精确的采样时间偏差补偿的技术方案。

第一方面，本发明提供一种补偿电路，用于对时间交织ADC的采样时间偏差进行补偿，补偿电路包括冗余遍历模块和具有冗余电容的可变延时线；其中，具有冗余电容的可变延时线包括冗余电容和多个位电容。冗余遍历模块用于获取时间交织ADC的采样时间偏差，根据采样时间偏差，以及冗余电容的位权重生成控制码序列，并将控制码序列发送给具有冗余电容的可变延时线。具有冗余电容的可变延时线根据控制码序列调整冗余电容的状态，从而对时间交织ADC的采样时间偏差进行补偿。

与现有技术相比，本发明提供的补偿电路包括位于数字域的冗余遍历模块，以及位于模拟域的具有冗余电容的可变延时线。具有冗余电容的可变延时线包括冗余电容和多个位电容。冗余遍历模块用于获取时间交织ADC的采样时间偏差，并基于采样时间偏差，以及冗余电容的位权重生成控制码序列。之后，具有冗余电容的可变延时线根据控制码序列，至少调整冗余电容的状态，从而解决可变延迟线中的电容会发生的电容失配，进而对时间交织ADC的采样时间偏差进行补偿。基于此，本发明通过在具有冗余电容的可变延时线中增加冗余电容，且该冗余电容的位权重为所述多个位电容中目标位电容的位权重，相对于现有技术中采用大电容将电容失配限制在小范围内，会导致更大的功耗和更大的驱动负载，本发明增加的冗余电容，可以在不使用大电容的基础上，解决由于工艺失配而导致失码的问题。再者，数字域中的冗余遍历模块可以根据冗余电容的位权重以及时间交织ADC的采样时间偏差，生成控制码序列。可变延时线可以根据控制码序列调整冗余电容的状态，从而对时间交织ADC的采样时间偏差进行补偿，可以缩小时间交织ADC各通道之间的采样时间偏差。

进一步的，具有冗余电容的可变延时线还包括时钟通路；

每个所述位电容的一端连接所述时钟通路，另一端通过控制开关接地，所述冗余电容的一端连接所述时钟通路，另一端通过控制开关接地。

进一步的，所述目标位电容根据所述时间交织ADC的工艺失配程度，和/或所述时间交织ADC的精度需求确定。

进一步的，所述目标位电容为位权重不大于多个所述位电容的位权重中间部分的位电容的位权重。

第二方面，本发明公开了一种补偿方法，包括以下步骤：

获取时间交织ADC的采样时间偏差；

根据所述时间交织ADC的采样时间偏差，以及所述冗余电容的位权重，确定控制码序列，并将所述控制码序列发送给所述具有冗余电容的可变延时线；所述具有冗余电容的可变延时线包括冗余电容和多个位电容，所述冗余电容的位权重为所述多个位电容中目标位电容的位权重；所述具有冗余电容的可变延时线用于根据所述控制码序列调整所述冗余电容和所述多个位电容的状态，从而对所述时间交织ADC的采样时间偏差进行补偿。

进一步的，所述根据所述时间交织ADC的采样时间偏差，以及所述冗余电容的位权重确定控制码序列，并将所述控制码序列发送给所述具有冗余电容的可变延时线包括：

根据所述冗余电容的位权重，将所述具有冗余电容的可变延时线的输入量程等分为多个间隔段；其中，每个所述间隔段均具有相应的间隔码，所述间隔段的间隔码根据所述间隔段在所述输入量程的位置确定；

根据当前间隔段的间隔码，与前一个间隔段的间隔码的关系，确定控制码序列；

将所述控制码序列发送给所述具有冗余电容的可变延时线。

进一步的，所述根据当前间隔段的间隔码，与前一个间隔段的间隔码的关系，确定控制码序列包括：

当所述当前间隔段的间隔码大于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容容的控制码，至少确定所述冗余电容的控制码，其中，所述冗余电容的控制码用于组成所述控制码序列。

进一步的，所述当所述当前间隔段的间隔码大于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容的控制位，至少确定所述冗余电容的控制位包括：

当所述当前间隔段的间隔码大于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第一电位时，确定所述所述冗余电容的控制码为第二电位；其中，所述第一电位和第二电位的电位相反；

当所述当前间隔段的间隔码大于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第二电位时，确定所冗余电容的控制码，以及与所述冗余电容等价的位电容的控制码均为第一电位，并确定比所述冗余电容的位权重高一位的位电容的控制码为第二电位。

进一步的，所述根据当前间隔段的间隔码，与前一个间隔段的间隔码的关系，确定控制码序列包括：

当所述当前间隔段的间隔码小于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容的控制码，至少确定所述冗余电容的控制码。

进一步的，所述当所述当前间隔段的间隔码小于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容的控制码，至少确定所述冗余电容的控制码包括：

当所述当前间隔段的间隔码小于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第一电位时，确定所冗余电容的控制码为第一电位，确定与所述冗余电容等价的位电容的控制码为第二电位；

当当所述当前间隔段的间隔码小于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第二电位时，确定所述冗余电容的控制码为第二电位。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为一种理想的9位电容DAC型VDL的电路结构图；

图2为一种存在电容失配的9位电容DAC型VDL的电路结构图；

图3为一种存在电容失配的9位DAC的转换特性；

图4为一种存在电容失配的9位DAC校准收敛仿真图；

图5为本发明实施例提供的一种补偿电路的结构示意图；

图6为本发明实施例提供的一种补偿方法的步骤流程图；

图7为本发明实施例提供的一种存在冗余电容的10位DAC的转换特性；

图8为本发明实施例提供的一种存在冗余电容的10位DAC的校准收敛仿真图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

模数转换器(ADC)作为连接模拟世界与数字世界的桥梁，在模数混合信号处理***中的作用十分重要。近年来，现代通信***、高端仪器仪表等相关***发展迅速，其对ADC速度、精度的要求也越来越高。时间交织(TI)ADC通过并行复用多个子ADC，可以提高整体采样率，解决了目前工艺下单通道ADC速度与精度己接近物理极限的问题，成为了研究的热点。

理想情况下，TI-ADC通过各通道均匀地交替工作，可以实现采样率的成倍提高。但实际上，采样时钟分频与驱动电路的不完全对称，会造成各通道存在采样时刻偏差，并严重限制TI-ADC的动态性能。随着TI-ADC速度与精度的不断提升，其对采样时间偏差的要求迅速上升。因此，为了使TI-ADC保持高性能工作，对存在的采样时间偏差进行校准是十分必要的。

目前，在数字域中实现对TI-ADC的采样时间校准时，在每个通道的输出数据路径中***长的高速有限冲激响应滤波器以消除采样时间偏差，但是设计使用这种滤波器会带来沉重的功耗和电路复杂性负担。在模拟域中实现对TI-ADC的采样时间校准时，通常采用可变延迟线(variable delay line，VDL)来缩小不同通道间的采样时间偏差，但有工艺失配的原因，可变延迟线中的电容会存在电容失配的现象，这种情况将会导致DAC转换特性中的非单调型和失码，为了避免该问题，传统方法是通过使用大电容将电容失配限制在小范围内。但是，这样会导致更大的功耗和更大的驱动负载。

具体的，电容DAC通常用于实现传统VDL中的延迟调整，理想的9bit电容DAC型VDL的电路结构图如图1所示。由于工艺失配，VDL中的电容会存在电容失配的现象将导致DAC的位权重偏离理想值。如图2所示，位权重应该为128C的电容，位权重偏离至134C。如图3所示，位权重偏离理想值，可能会导致在DAC转换特性中的非线性和失码。

与DAC的非单调性相比，在VDL的延迟调整中失码的问题会更加严重。例如，一个9位二进制加权电容DAC的理想电容位权重为1、2、4、8、16、32、64、128和256LSB(令单位电容的位权重为1LSB)。如图4所示，如果由于工艺失配导致的权重为128的电容偏移到134，它将导致DAC输出中128LSB和133LSB之间的输出丢失。因此，一旦采样时间偏差校准收敛的终点在128LSB和133LSB之间，DAC输出最终将在127LSB和134LSB之间来回跳跃，这会影响采样时间偏差校准的整体准确性。为了避免该问题，传统方法是通过简单地使用大电容从而将电容失配限制在小范围内。但是，这种方法带来的大面积会带更大的功耗和更大的驱动负载。

基于此，本发明实施例公开了一种补偿电路，用于对时间交织ADC的采样时间偏差进行补偿，参照图5，补偿电路包括冗余遍历模块(RTM)10和具有冗余电容的可变延时线(R-VDL)20。其中，具有冗余电容的可变延时线20包括冗余电容Cr和多个位电容(C1、C2、C3、...Cn)。冗余遍历模块10的输入端与时间交织ADC的采样时间偏差提取模块电连接，用于获取时间交织ADC的采样时间偏差。冗余遍历模块10还用于根据获取的采样时间偏差，以及冗余电容的位权重生成控制码序列，并将控制码序列发送给具有冗余电容的可变延时线20。具有冗余电容的可变延时线20根据控制码序列至少调整冗余电容的状态，从而对时间交织ADC的采样时间偏差进行补偿。

基于此，本发明实施例通过在具有冗余电容的可变延时线中增加冗余电容，该冗余电容的位权重为所述多个位电容中目标位电容的位权重，相对于现有技术中采用大电容将电容失配限制在小范围内，会导致更大的功耗和更大的驱动负载，本发明增加的冗余电容，可以在不使用大电容的基础上，解决由于工艺失配而导致失码的问题。再者，数字域中的冗余遍历模块可以根据冗余电容的位权重以及时间交织ADC的采样时间偏差，生成控制码序列。可变延时线可以根据控制码序列调整冗余电容的状态，从而对时间交织ADC的采样时间偏差进行补偿，可以缩小时间交织ADC各通道之间的采样时间偏差。

参照图5，具有冗余电容的可变延伸线包括时钟通路。时钟通路为沿CLK_-IN至CLK_-O的通路，上述每个位电容的一端连接时钟通路，另一端通过控制开关后接地。同样的，上述冗余电容的一端连接时钟通路，另一端通过控制开关接地。

本发明实施例中的具有冗余电容的可变延伸线通过控制码序列至少控制与冗余电容连接的控制开关的状态，从而控制具有冗余电容的可变延伸线能够延时的程度，进而对时间交织ADC的采样时间偏差进行补偿，可以缩小时间交织ADC各通道之间的采样时间偏差。

在实际中，目标位电容根据时间交织ADC的工艺失配程度，和/或时间交织ADC的精度需求确定。

具体的，如果时间交织ADC的工艺失配程度较高，则可采用权重较大的位电容作为目标电容，例如，对于9位ADC来说，目标电容的权重的16LSB。如果时间交织ADC的工艺失配程度较低，则可采用权重较小的位电容作为目标电容，例如，对于9位ADC来说，目标电容的权重的4LSB。如果时间交织ADC的精度需求较高，则采用权重较大的位电容作为目标电容。例如，对于9位ADC来说，目标电容的权重的16LSB。如果时间交织ADC的精度需求较高，则可采用权重较小的位电容作为目标电容。例如，对于9位ADC来说，目标电容的权重的4LSB。

基于此，在实际的选择中，可以根据时间交织ADC的工艺失配程度，和/或时间交织ADC的精度需求选择多个位电容中的合适的位电容作为目标电容。

在一种可能的实现方式中，上述目标位电容为位权重不大于多个所述位电容的位权重中间部分的位电容的位权重。基于此，冗余电容的位权重为目标位电容的位权重，也就是说，冗余电容的位权重同样不大于多个位电容具有的多个位权重的中间位权重。如此设置，可以在不使用大电容的基础上，解决由于工艺失配而导致失码的问题。

第二方面，本发明实施例还公开了一种补偿方法，该补偿方法应用于上述补偿电路中。参照图6，上述补偿方法包括以下步骤：

S100，获取时间交织ADC的采样时间偏差。

在本发明实施例中，通过冗余遍历模块获取时间交织ADC的采样时间偏差，具体可以是，冗余遍历模块与时间交织ADC的采样时间偏差获取模块电连接，用于获取时间交织ADC的采样时间偏差。且冗余遍历模块中集成有具有冗余电容的可变延时线中冗余电容的位权重。根据上述补偿电路的内容可知，冗余电容的位权重根据所述时间交织ADC的工艺失配程度，和/或所述时间交织ADC的精度需求确定。在实际中，冗余电容的位权重可以为：位权重处于多个所述位电容的位权重中间部分的位电容的位权重，基于此，可以在不使用大电容的基础上，解决由于工艺失配而导致失码的问题。

S200，根据所述时间交织ADC的采样时间偏差，以及所述冗余电容的位权重，确定控制码序列，并将所述控制码序列发送给所述具有冗余电容的可变延时线。

其中，具有冗余电容的可变延时线包括冗余电容和多个位电容，所述冗余电容的位权重为所述多个位电容中目标位电容的位权重。具有冗余电容的可变延时线用于根据控制码序列，至少调整冗余电容的状态，以对可变延伸线能够延时的程度进行调整，从而对时间交织ADC的采样时间偏差进行补偿。具体的，冗余电容的状态可以通过与冗余电容电连的控制开关来调整。可以理解为：可变延时线用于根据控制码序列，控制与冗余电容电连的控制开关的状态。具体的，当需要通过可变延伸线增大时钟的延时程度时，控制序列码用于控制与冗余电容电连的控制开关的状态为闭合状态，当需要通过可变延伸线减小时钟的延时程度时，控制序列码用于控制与冗余电容电连的控制开关的状态为断开状态。

在本发明实施例中，根据时间交织ADC的采样时间偏差，以及冗余电容的位权重确定控制码序列，并将控制码序列发送给具有冗余电容的可变延时线包括：

根据冗余电容的位权重，将具有冗余电容的可变延时线的输入量程等分为多个间隔段；其中，每个间隔段均具有相应的间隔码，间隔段的间隔码根据所述间隔段在所述输入量程的位置确定。

例如，当原始可变延时线的精度为9位时，本发明实施例在原始可变延时线中增加冗余电容位，以将9位原始可变延时线扩展为10位。可以结合时间交织ADC的工艺失配程度，以及时间交织ADC的精度需求确定冗余电容的位权重为16LSB。此时，与冗余电容等价的位电容的位权重为16LSB，具有冗余电容的可变延时线中各个电容的位权重分别为1LSB、2LSB、4LSB、8LSB、16LSB、16LSB、32LSB、64LSB、128LSB和256LSB。

然后，根据冗余电容的位权重(16LSB)，将9位DAC的输入量程等分为32个间隔。其中，每个间隔段的长度均为16LSB，按照输入量程，该32个间隔段的间隔码依次为1,2,3...32。

基于等效替代的原理与间隔码的斜率，利用冗余电容和与冗余电容等价的位电容(如例子中的2个16LSB的电容)进行各种组合，等效替换高权重的电容(例子中的32LSB电容)，避免由于高位权重失配导致的失码问题。

作为一种可能的实现方式，当前间隔段的间隔码大于前一个间隔段的间隔码时，根据与冗余电容等价的位电容的控制码，至少确定所述冗余电容的控制码，其中，所述冗余电容的控制码用于组成所述控制码序列。

具体的，当前间隔段的间隔码大于前一个间隔段的间隔码，且与冗余电容等价的位电容的控制码为第一电位时，确定所述所述冗余电容的控制码为第二电位。其中，第一电位与所述第二电位电性相反。第一电位用于控制相应的控制开关保持闭合状态，第二电位用于控制相应的控制开关保持断开状态。也就是说，此时，设置与冗余电容等价的位电容的控制开关处于闭合状态，设置冗余电容的控制开关处于断开状态。

当前间隔段的间隔码大于前一个间隔段的间隔码，且与冗余电容等价的位电容的控制码为第二电位时，确定所冗余电容的控制码，以及与冗余电容等价的位电容的控制码均为第一电位，并确定比冗余电容的位权重高一位的位电容的控制码为第二电位，并利用前一间隔段的间隔码更新所述当前间隔段的间隔码。此时，冗余电容的的控制开关以及与冗余电容等价的位电容的控制开关均处于闭合状态。由于冗余电容的位权重和与冗余电容等价的位电容的位权重之和等于冗余电容的位权重高一位的位电容的位权重，当冗余电容的的控制开关以及与冗余电容等价的位电容的控制开关均处于闭合状态，可以设定比冗余电容的位权重高一位的位电容的控制码为第二电位，也就是说，可以设定比冗余电容的位权重高一位的位电容的控制开关处于断开状态。进一步的，为了使间隔段的间隔码和高以为权重的位电容的间隔码保持一致，当比冗余电容的位权重高一位的位电容的控制开关处于断开状态时，需要设定当前间隔段的间隔码也相应发生变化，因此，利用前一间隔段的间隔码更新所述当前间隔段的间隔码可以为，将当前间隔段的间隔码设置为上一间隔段的间隔码。

作为一种可能的实现方式，当所述当前间隔段的间隔码小于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容的控制码，至少确定所述冗余电容的控制码。

具体的，当所述当前间隔段的间隔码小于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第一电位时，确定所冗余电容的控制码为第一电位，确定与所述冗余电容等价的位电容的控制码为第二电位。此时，控制冗余电容的的控制开关处于闭合状态，与冗余电容等价的位电容的控制开关均处于断开状态。

当前间隔段的间隔码小于前一个间隔段的间隔码，且与冗余电容等价的位电容的控制码为第二电位时，确定所述冗余电容的控制码为第二电位。此时，控制冗余电容的的控制开关处于断开状态，与冗余电容等价的位电容的控制开关均处于断开状态。

基于此，本发明实施例基于等效替代的原理与间隔码的斜率，利用冗余电容和与冗余电容等价的电容进行各种组合，等效替换高权重的电容，避免由于高位权重失配导致的失码问题。

作为一种具体的示例，以9位精度校正为例。首先，将原始的9位DAC扩展为模拟域中具有冗余位的10位DAC，以实现MF-VDL。结合设计和工艺匹配要求，可以将冗余位的权重设置为16LSB。现在，10位DAC的理想权重为1、2、4、8、16、16、32、64、128和256LSB。此MF-VDL对16LSB内的失码不敏感。同时，将RTM模块集成到数字域中，以将VDL的dm(n)的9位数字控制码扩展为10位数字控制码dR,m(n)。该RTM模块分三个步骤进行：

由于理想的9位DAC的输入范围是0到511LSB并且冗余的权重是16LSB，因此首先将9位数字控制码0-511LSB的满量程分为长度为16LSB的32个间隔。

通过比较dm(n)的间隔码和dm(n-1)的间隔码的间隔码来判断间隔码的斜率。

基于间隔码的斜率，判断是否使用两个权重为16LSB的电容实现权重为32LSB的电容，从9位dm(n)获得10位dR,m(n)。

在实际中，如果在MF-VDL的10位DAC中权重为128LSB的电容偏离到134LSB，则该DAC的传输曲线如图7所示。可以看出，本发明提供的补偿方法可以根据输入控制码的变化方向来调整DAC输出。在图7中，该DAC的输出可以覆盖从0LSB到511LSB的范围。

图8示了基于本发明实施例提供的补偿方法提供的非理想10位DAC校准收敛的仿真。与非理想9位DAC的校准收敛相比，如果采样时间偏差校准收敛的终点为130LSB，则收敛最终将达到130LSB。

基于此，本发明实施例提供的补偿方法极易模拟域中的MF-VDL和数字域中的RTM模块的组合，只要最小的5个电容成比例且其他电容的失配不会超过16LSB，就可以实现DAC输出从0LSB到511LSB的全覆盖。该方法可以确保准确的校正结果而不会失码，从而大大减少了对VDL中电容失配的要求。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种补偿电路，其特征在于，用于对时间交织ADC的采样时间偏差进行补偿，所述补偿电路包括位于数字域的冗余遍历模块，以及位于模拟域的具有冗余电容的可变延时线；其中，所述具有冗余电容的可变延时线包括冗余电容和多个位电容，所述冗余电容的位权重为所述多个位电容中目标位电容的位权重；

所述冗余遍历模块用于获取所述时间交织ADC的采样时间偏差，根据所述采样时间偏差，以及所述冗余电容的位权重生成控制码序列，并将所述控制码序列发送给所述具有冗余电容的可变延时线；

所述具有冗余电容的可变延时线根据所述控制码序列至少调整所述冗余电容的状态，从而对所述时间交织ADC的采样时间偏差进行补偿。

2.根据权利要求1所述的补偿电路，其特征在于，所述具有冗余电容的可变延时线还包括时钟通路；

每个所述位电容的一端连接所述时钟通路，另一端通过控制开关接地，所述冗余电容的一端连接所述时钟通路，另一端通过控制开关接地。

3.根据权利要求2所述的补偿电路，其特征在于，所述目标位电容根据所述时间交织ADC的工艺失配程度，和/或所述时间交织ADC的精度需求确定。

4.根据权利要求2所述的补偿电路，其特征在于，所述目标位电容为位权重不大于多个所述位电容的位权重中间部分的位电容的位权重。

5.一种补偿方法，其特征在于，用于权利要求1-4任一项所述的补偿电路中，所述补偿方法包括以下步骤：

获取时间交织ADC的采样时间偏差；

根据所述时间交织ADC的采样时间偏差，以及所述冗余电容的位权重，确定控制码序列，并将所述控制码序列发送给所述具有冗余电容的可变延时线；所述具有冗余电容的可变延时线包括冗余电容和多个位电容，所述冗余电容的位权重为所述多个位电容中目标位电容的位权重；所述具有冗余电容的可变延时线用于根据所述控制码序列，至少调整所述冗余电容的状态，从而对所述时间交织ADC的采样时间偏差进行补偿。

6.根据权利要求5所述的补偿方法，其特征在于，所述根据所述时间交织ADC的采样时间偏差，以及所述冗余电容的位权重确定控制码序列，并将所述控制码序列发送给所述具有冗余电容的可变延时线包括：

根据所述冗余电容的位权重，将所述具有冗余电容的可变延时线的输入量程等分为多个间隔段；其中，每个所述间隔段均具有相应的间隔码，所述间隔段的间隔码根据所述间隔段在所述输入量程的位置确定；

根据当前间隔段的间隔码，与前一个间隔段的间隔码的关系，确定控制码序列；

将所述控制码序列发送给所述具有冗余电容的可变延时线。

7.根据权利要求6所述的补偿方法，其特征在于，所述根据当前间隔段的间隔码，与前一个间隔段的间隔码的关系，确定控制码序列包括：

当所述当前间隔段的间隔码大于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容的控制码，至少确定所述冗余电容的控制码，其中，所述冗余电容的控制码用于组成所述控制码序列。

8.根据权利要求7所述的补偿方法，其特征在于，所述当所述当前间隔段的间隔码大于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容的控制位，至少确定所述冗余电容的控制位包括：

当所述当前间隔段的间隔码大于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第一电位时，确定所述冗余电容的控制码为第二电位；其中，所述第一电位和第二电位的电位相反；

当所述当前间隔段的间隔码大于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第二电位时，确定所述冗余电容的控制码，以及与所述冗余电容等价的位电容的控制码均为第一电位，并确定比所述冗余电容的位权重高一位的位电容的控制码为第二电位，并利用前一间隔段的间隔码更新所述当前间隔段的间隔码。

9.根据权利要求6所述的补偿方法，其特征在于，所述根据当前间隔段的间隔码，与前一个间隔段的间隔码的关系，确定控制码序列包括：

当所述当前间隔段的间隔码小于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容的控制码，至少确定所述冗余电容的控制码。

10.根据权利要求9所述的补偿方法，其特征在于，所述当所述当前间隔段的间隔码小于前一个间隔段的间隔码时，根据与所述冗余电容等价的位电容的控制码，至少确定所述冗余电容的控制码包括：

当所述当前间隔段的间隔码小于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第一电位时，确定所冗余电容的控制码为第一电位，确定与所述冗余电容等价的位电容的控制码为第二电位；

当所述当前间隔段的间隔码小于前一个间隔段的间隔码，且与所述冗余电容等价的位电容的控制码为第二电位时，确定所述冗余电容的控制码为第二电位。

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