CN114388519A - 三维存储器及其制备方法 - Google Patents

Abstract

本申请公开了一种三维存储器及其制备方法。所述方法包括：在衬底上设置包括多个阶梯台阶的叠层结构；形成覆盖每个阶梯台阶顶面和侧壁的缓冲层；去除覆盖每个阶梯台阶侧壁的缓冲层，并在阶梯台阶上方形成介质层；以及去除每个阶梯台阶顶面的缓冲层及其下方的栅极牺牲层的一部分以形成空间，并在空间内填充导电材料以在每个阶梯台阶顶面形成浮动接触结构。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体器件领域，更具体地，涉及三维存储器及其制备方法。

背景技术

一般来说，三维存储器包括由栅极层和层间绝缘层交替堆叠形成的叠层结构，其中，通过位于叠层结构的台阶区的接触部以实现外部电路与栅极的电连接。在三维存储器的实际制备过程中，为了实现接触部与叠层结构中的栅极层之间的电连接，需要在覆盖叠层结构的介质层中蚀刻形成显露出台阶区的各栅极层顶面的接触孔，然后在接触孔中填充导电材料以形成接触部。

然而，随着三维存储器集成程度的提高以及堆叠层数的增加，台阶结构会导致接触孔的深度难以控制，因而在形成接触孔的过程中极易造成栅极层击穿。在这种情况下，在接触孔中填充用于形成接触部的导电材料之后，会导致不同栅极层之间的短接(即不同层之间的字线桥接)，从而引发存储器的失效。

因此，需要一种三维存储器及其制备方法，有效地改善字线桥接问题，从而提高三维存储器的电性能或良率。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，并不一定属于本申请的申请日之前的现有技术。

发明内容

为了解决或部分解决现有技术中存在的上述问题中，本申请的一方面提供了一种三维存储器的制备方法，所述方法可包括：在衬底上设置包括多个阶梯台阶的叠层结构，每个阶梯台阶包括栅极牺牲层和层间绝缘层，栅极牺牲层的上表面的至少一部分暴露；形成覆盖每个阶梯台阶顶面和侧壁的缓冲层；去除覆盖每个阶梯台阶侧壁的缓冲层，并在阶梯台阶上方形成介质层；以及去除每个阶梯台阶顶面的缓冲层及其下方的栅极牺牲层的一部分以形成空间，并在空间内填充导电材料以在每个阶梯台阶顶面形成浮动接触结构。

在本申请的一个实施方式中，在形成所述缓冲层时选用刻蚀速率大于所述栅极牺牲层的材料。

在本申请的一个实施方式中，缓冲层的材料可以为TS SIN，并且栅极牺牲层的材料可以为SIN。

在本申请的一个实施方式中，可以采用磷酸作为刻蚀剂通过湿法刻蚀工艺去除每个阶梯台阶顶面的缓冲层及其下方的栅极牺牲层的一部分。

在本申请的一个实施方式中，介质层可填充去除侧壁的缓冲层所形成的空间。

在本申请的一个实施方式中，在衬底上设置包括多个阶梯台阶的叠层结构可包括：在衬底上方交替堆叠栅极牺牲层和层间绝缘层以形成叠层结构；将栅极牺牲层和层间绝缘层形成为具有多个阶梯台阶的阶梯形式，每个阶梯台阶的顶面分别暴露出相应的层间绝缘层的至少一部分；以及去除层间绝缘层的暴露的部分，以暴露出下方的栅极牺牲层的至少一部分。

在本申请的一个实施方式中，去除层间绝缘层的暴露的部分可包括：采用干法刻蚀工艺去除暴露的部分。

在本申请的一个实施方式中，所述方法还可包括：形成贯穿介质层并连接至浮动接触结构的接触孔，并在接触孔填充导电材料形成接触部。

在本申请的一个实施方式中，所述方法还可包括：形成贯穿介质层和浮动接触结构的接触孔，并在接触孔填充导电材料形成接触部。

在本申请的一个实施方式中，所述方法还可包括：形成贯穿介质层和所述缓冲层及其下方栅极牺牲层未被去除的部分并延伸至衬底的虚拟沟道孔，并在虚拟沟道孔填充绝缘材料形成虚拟沟道结构。

本申请的另一方面提供了一种三维存储器，所述三维存储器可包括：半导体层；叠层结构，设置于半导体层上，叠层结构包括形成多个阶梯台阶的交替堆叠的栅极层和层间绝缘层，其中栅极层包括栅极导电部分和栅极牺牲部分；以及浮动接触结构，位于阶梯台阶中的远离半导体层的顶面栅极层上，并与顶面栅极层中所包括的栅极导电部分和栅极牺牲部分均接触。

在本申请的一个实施方式中，其特征在于，所述三维存储器还包括缓冲层部分，在垂直于栅极间隙的方向上，缓冲层部分位于同一层的相邻浮动接触结构之间。

在本申请的一个实施方式中，其特征在于，缓冲层部分在垂直于栅极间隙的方向上的长度短于位于其下方的栅极牺牲部分。

在本申请的一个实施方式中，其特征在于，缓冲层部分的材料是TS SIN，并且栅极牺牲部分的材料是SIN。

在本申请的一个实施方式中，其特征在于，缓冲层部分的材料是TS SIN，并且栅极牺牲部分的材料是SIN。

在本申请的一个实施方式中，其特征在于，所述三维存储器还包括介质层。介质层位于阶梯台阶和浮动接触结构上方，其中，位于上下相邻阶梯台阶顶面上的浮动接触结构由介质层间隔开。

在本申请的一个实施方式中，其特征在于，所述三维存储器还包括接触部。接触部贯穿介质层并电连接至浮动接触结构。

在本申请的一个实施方式中，其特征在于，所述三维存储器还包括虚拟沟道结构。虚拟沟道结构贯穿介质层、缓冲层部分和栅极牺牲部分并延伸至半导体层。

在本申请的一个实施方式中，其特征在于，更为远离半导体层的浮动接触结构在垂直于半导体层的方向上的厚度更高。

本申请的又一方面提供了一种存储器***，所述存储器***可包括：控制器；以及上述任一种存储器，其中，所述控制器耦合至存储器，并用于控制存储器进行数据存储。

本申请可利用缓冲层来形成浮动接触结构，然后再通过浮动接触结构实现栅极与接触部之间的电连接。相比于现有技术，本申请的方案改善了台阶区的工艺可控性，有效地避免了在接触孔形成过程中导致的不同栅极层之间字线桥接。

附图说明

通过参照以下附图对非限制性实施方式所作出的详细描述，本申请的其它特征、目的和优点将会变得更为显而易见。本申请的实施方式在附图的图示中以示例性的方式而非限制性的方式示出，在附图中，相同的附图标记指示类似的元件。其中：

图1是根据本申请的一个实施方式的存储器局部结构的立体图；

图2是根据本申请的一个实施方式的存储器局部结构的俯视图；

图3A和图3B是根据本申请的一个实施方式的存储器局部结构的截面示意图；

图4是根据本申请的一个实施方式的三维存储器的制备方法的流程图；

图5是根据本申请的一个实施方式设置衬底和叠层结构之后存储器结构的局部截面示意图；

图6是根据本申请的一个实施方式在台阶区形成阶梯台阶之后存储器结构的局部截面示意图；

图7是根据本申请的一个实施方式去除层间绝缘层显露部分之后存储器结构的局部截面示意图；

图8是根据本申请的一个实施方式形成覆盖每个阶梯台阶顶面的和侧壁的缓冲层之后存储器结构的局部截面示意图；

图9是根据本申请的一个实施方式去除形成在阶梯台阶侧壁的缓冲层之后存储器结构的局部截面示意图；

图10A和图10B是根据本申请的一个实施方式在阶梯台阶上方形成介质层之后存储器结构的局部截面示意图；

图11Aa、图11Ab和图11B是根据本申请的一个实施方式在形成浮动接触结构之后存储器结构的局部截面示意图；

图12A和图12B是根据本申请的一个实施方式形成接触部之后存储器结构的局部截面示意图；以及

图13是根据本申请的一个实施方式的存储器***的示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。另外，在本申请中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。另外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。另外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

另外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其它元件的“下”侧上的元件将随之被定向在其它元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其它元件“下方”或“下面”的元件将随之被定向在其它元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶面的材料可以被图案化或者可以保持未图案化。另外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。

如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有比下层或上层结构的范围小的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，其中不均匀的连续结构具有比连续结构的厚度小的厚度。例如，层可以位于连续结构的顶表面与底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面进行延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其之下具有一个或多个层。层可以包含多个层。

如本文所使用的，术语“三维存储器”是指在横向地定向的衬底上具有垂直地定向的存储单元晶体管串(在本文中称为“存储串”)的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。如本文所使用的，术语“垂直的/垂直地”意指名义上垂直于衬底的横向表面。

在下文中描述了本申请的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本申请。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本申请。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。

下面将参考附图并结合实施方式来详细说明本申请。为了更好地说明工艺步骤，下面先结合图1至图3B对存储器的局部结构进行简要说明。

本申请另一方面提供了一种三维存储器。下面将结合附图详细说明本申请公开的存储器结构。图1是根据本申请的一个实施方式的存储器局部结构的立体图；图2是根据本申请的一个实施方式的存储器局部结构的俯视图；图3A是根据本申请的一个实施方式的存储器局部结构的X截面示意图；以及图3B是根据本申请的一个实施方式的存储器局部结构的Y截面示意图。

如图1和图2所示，一种三维存储器可包括半导体层110、设置于半导体层110上的叠层结构200、以及多个阶梯台阶300。如图2所示，三维存储器可包括核心区201(未完全示出)和台阶区202。在台阶区202中，多个阶梯台阶300沿X轴方向直线排列并相间隔地设置。阶梯台阶300上对应设置有接触部610，以用于与阶梯台阶300上的栅极层形成电连接。此外，在台阶区202中还可设置虚拟沟道结构810，以用于在栅极置换时为台阶区提供物理支撑以防止其坍塌。三维存储器还可包括栅极间隙700，以用于在叠层结构200中进行栅极置换等处理。

在本申请的一个实施方式中，如图3A和图3B所示，一种三维存储器可包括设置于半导体层110上的叠层结构200、浮动接触结构410以及缓冲层部分400’。叠层结构200可包括形成多个阶梯台阶300的交替堆叠的栅极层230和层间绝缘层210。栅极层230可包括栅极牺牲部分230-1和栅极导电部分230-2。例如，栅极牺牲部分230-1可以是在栅极置换时予以保留的部分栅极牺牲层，以及栅极导电部分230-2可以是通过栅极置换得到的栅极部分。浮动接触结构410位于阶梯台阶中的远离半导体层的顶面栅极层上，并与该顶面栅极层中所包括的栅极导电部分230-2和栅极牺牲部分230-1均接触。

在本申请的一个实施方式中，如图3A和图3B所示，三维存储器还可包括缓冲层部分400’。在垂直于栅极间隙的方向上，缓冲层部分400’位于同一层的相邻浮动接触结构410之间。例如，缓冲层部分400’可由导电材料填充去除缓冲层400所形成的空间制备而成。缓冲层部分400’可以是在去除缓冲层400时予以保留的部分，以将位于同一层的相邻浮动接触结构410间隔开。

在本申请的一个实施方式中，如图3A和图3B所示，在垂直于所述栅极间隙的方向上，缓冲层部分400’的长度短于位于其下方的栅极牺牲部分230-1。这种设置使得浮动接触结构410正下方仍为绝缘的栅极牺牲部分230-1，因此在形成接触孔时即使发生过刻蚀，也不会与下层相邻栅极层电连接。

作为示例，位于阶梯台阶顶面的缓冲层400可以是TS SIN，并且栅极牺牲层220可以是SIN。在这种情况下，通过湿法刻蚀工艺部分地去除TS SIN层400及其下方的SIN层220时，可利用磷酸对TS SIN和SIN的刻蚀速率比差异(即TS SIN刻蚀速率大于SIN)，使得缓冲层被去除的部分大于栅极牺牲层被去除的部分，从而保留的缓冲层部分400’的长度短于位于其下方的栅极牺牲部分230-1。

在本申请的一个实施方式中，如图3A和图3B所示，浮动接触结构410延伸至上一阶梯台阶的下方。然而，图中的浮动接触结构410仅仅是示例性的，在其它实施方式中，浮动接触结构还可仅延伸至上一阶梯台阶的侧壁。

在本申请的一个实施方式中，如图3A和图3B所示，浮动接触结构在垂直于所述半导体层的方向上的厚度d被示出为大致相同。然而，图中的浮动接触结构410仅仅是示例性的，在其它实施方式中，位于各个阶梯台阶顶面的浮动接触结构的厚度d可以彼此不同或是部分不同。例如，由于在实际形成接触孔的工艺中，远离衬底的阶梯台阶更容易发生过刻蚀。因此，为了更好地保证各个阶梯台阶上的接触部的工艺窗，可以将更为远离半导体层的浮动接触结构的厚度d设置得更高。

在本申请的一个实施方式中，如图3A和图3B所示，浮动接触结构410的各个侧面的形状是方形。然而，图中的浮动接触结构410仅仅是示例性的，在其它实施方式中，浮动接触结构的至少一个侧面的形状还可以是弧形。

在本申请的一个实施方式中，如图3A和图3B所示，浮动接触结构与栅极层的接触面是平面。然而，图中的浮动接触结构410仅仅是示例性的，在其它实施方式中，浮动接触结构与栅极层的接触面还可以是凹面或凸面。

在本申请的一个实施方式中，如图3A和图3B所示，三维存储器还可包括介质层500，介质层500位于阶梯台阶300和浮动接触结构410上方，其中，位于上下相邻阶梯台阶300顶面上的浮动接触结构410由介质层500间隔开。作为示例，还可采用例如化学机械研磨等工艺对介质层500进行平坦化处理，使得介质层500可以为叠层结构200的台阶区提供平坦的上表面。

在本申请的一个实施方式中，如图2至图3B所示，三维存储器还可包括接触部610。接触部610可贯穿介质层500并连接至浮动接触结构410。此外，接触部610还可贯穿介质层500和浮动接触结构410并延伸至下方的层间绝缘层或栅极层的栅极牺牲部分230-1。

在本申请的一个实施方式中，如图2至图3B所示，三维存储器还可包括虚拟沟道结构810。虚拟沟道结构810贯穿介质层500、和缓冲层部分400’和栅极层的栅极牺牲部分230-1并延伸至半导体层110。作为示例，虚拟沟道结构810还可包括填充其内部的绝缘填充层，诸如采用氧化硅、氮化硅和氮氧化硅等绝缘材质。

本申请还提供了一种三维存储器的制备方法1000，图4示出了制备方法1000的流程图。

如图4所示，三维存储器的制备方法1000可包括以下步骤：

S1：在衬底上设置包括多个阶梯台阶的叠层结构，每个阶梯台阶包括栅极牺牲层和层间绝缘层，栅极牺牲层的上表面的至少一部分暴露(参见图5至图7)；

S2：形成覆盖每个阶梯台阶顶面的和侧壁的缓冲层(参见图8)；

S3：去除每个阶梯台阶侧壁上的缓冲层(参见图9)；

S4：在阶梯台阶上方形成介质层，为叠层结构的台阶区提供平坦的上表面(参见图10)；以及

S5：去除覆盖每个阶梯台阶顶面的缓冲层及其下方栅极牺牲层的至少一部分并填充导电材料，以在每个阶梯台阶顶面形成浮动接触结构(参见图11)。

在现有技术中，接触部的形成通常采用IMP工艺来实现。具体地，在形成阶梯台阶后通过使阶梯台阶顶面的栅极牺牲层发生材料变性，然后利用变性材料与常规材料的刻蚀比来形成接触部。但是IMP工艺一致性难以控制，且容易造成栅极牺牲层之下的层间绝缘层甚至下一层栅极牺牲层的损坏，从而导致不同栅极层之间的短接，引发存储器的失效。

如上所述，本申请的方案是在形成阶梯台阶后，在阶梯台阶顶面的栅极牺牲层上形成刻蚀速率约为其两至三倍的缓冲层，再通过去除缓冲层及其下方的栅极牺牲层的一部分，并在所去除的缓冲层空间填充导电材料以形成浮动接触结构，通过浮动接触结构实现栅极与接触部之间的电连接。相比于现有技术中直接使栅极牺牲层变性而充当刻蚀缓冲层的IMP方案，本申请的方案通过在栅极牺牲层上再形成新的刻蚀缓冲层的方式，改善了各个阶梯台阶结构上的工艺可控性，并有效地避免了对下方各层造成损坏。

下面将结合图5至图12详细说明上述制备方法1000中的各步骤的具体工艺。

如图5至图7所示，在本申请的一个实施方式中，在衬底上设置包括多个阶梯台阶的叠层结构的步骤(步骤S1)可包括以下子步骤：

S1-1：设置衬底，并在衬底上方交替堆叠栅极牺牲层和层间绝缘层以形成叠层结构，叠层结构包括台阶区(参见图5)；

S1-2：将台阶区中的栅极牺牲层和层间绝缘层形成为具有多个阶梯台阶的阶梯形式，每个阶梯台阶的顶面分别显露出相应的层间绝缘层的至少一部分(参见图6)；

S1-3：去除每个阶梯台阶的顶面显露出的层间绝缘层的部分，以暴露出下方的栅极牺牲层的至少一部分(参见图7)；

图5是根据本申请的一个实施方式设置的衬底和叠层结构的局部截面示意图。

如图5所示，先设置衬底100并在衬底100上设置半导体层110，然后在半导体层110上交替堆叠层间绝缘层210和栅极牺牲层220以形成叠层结构200(步骤S1-1)，其中，叠层结构200可包括核心区201(布置有存储单元)和台阶区202(布置有字线连接结构)。

需注意的是，在存储器制备工艺完成后衬底100通常会被去除，以与***电路芯片或其它器件相结合。***电路芯片以及两器件的结合工艺(例如，键合工艺)等制备工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。

在本申请的各种实施方式中，所设置的衬底100可例如是，单晶硅(Si)衬底、单晶锗(Ge)衬底、硅锗(GeSi)衬底、碳化硅(SiC)衬底，或者绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底，或者包括其它元素半导体或化合物半导体的衬底，诸如GaAs、InP或SiC等。衬底100还可以是叠层结构，例如Si/SiGe等；或其它外延结构，例如绝缘体上锗硅(SGOI)等。

在本申请的各实施方式中，在半导体层110上形成叠层结构200可通过一个或多个沉积工艺来实现。其中，沉积工艺包括但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合。应理解的是，层间绝缘层210和栅极牺牲层220的数量和厚度不限于图4中所示的数量和厚度，在不背离本申请的构思的情况下，本领域技术人员可根据需要设置任意数量和厚度的层间绝缘层210和栅极牺牲层220。另外，层间绝缘层210和栅极牺牲层220的材料可选择本领域中已知的合适材料。例如，层间绝缘层210可以是氧化物层(诸如氧化硅)，栅极牺牲层220可以是氮化物层(诸如氮化硅)。

在本申请的各实施方式中，叠层结构200可具有核心区(未示出)和设置在叠层结构的中心位置处的台阶区(如图5所示)，也可被称为中心台阶区。核心区用于形成阵列存储单元串，这些存储单元串为垂直于衬底100方向上形成的多个互连的存储单元；台阶区用于形成栅极牺牲层220上的接触部以从中引出电流。

应注意的是，为了简明清晰地阐述本申请，本文仅以包括单个子叠层的叠层结构200为例对工艺过程进行说明，本领域技术人员应当理解的是，叠层结构200还可包括多个子叠层，即叠层结构200可由单个子叠层形成也可由多个子叠层依次堆叠形成。还应注意的是，为了清晰起见，在本申请的各附图中，仅示出叠层结构200处于台阶区的部分。

图6是根据本申请的一个实施方式在台阶区形成阶梯台阶之后存储器结构的局部截面示意图。

如图6所示，在本申请的一个实施方式中，在台阶区形成多个阶梯台阶300(步骤S1-2)。作为示例，首先可通过使用图案化掩膜(未示出)对所述叠层结构200进行重复的蚀刻-修剪工艺，从而在台阶区中形成多个阶梯台阶300。其中，图案化掩膜可包括光致抗蚀剂或者基于碳的聚合物材料，并可在形成阶梯台阶之后去除。参考图6，所形成的每个阶梯台阶300的顶面分别显露出位于相应层的层间绝缘层210的至少一部分。也就是说，每个阶梯台阶300至少包括一个层级，每个层级从上至下依次包括层间绝缘层210和栅极牺牲层220。

在本申请的各个实施方式中，阶梯台阶可以在叠层结构的中心位置处形成。作为示例，处于中心位置的阶梯区域还可包括依次设置的第一连接区、第二连接区以及第三连接区，仅第二连接区中形成有阶梯台阶，位于第二连接区两侧的第一连接区和第三连接区中不形成阶梯台阶。

在本申请的各个实施方式中，阶梯台阶的高度可以沿远离叠层结构的核心区方向逐步递增，也可以沿远离叠层结构的核心区方向逐步降低，还可以相对于中心对称地设置。

在本申请的各个实施方式中，台阶区的各个阶梯台阶可显露出相应的层间绝缘层的部分顶面，也可显露出相应的栅极牺牲层的部分顶面。

在本申请的各个实施方式中，台阶区可以是单阶梯台阶结构，还可以是分区阶梯台阶，分区阶梯台阶可以具有不同的分区(例如，3分区、4分区或更多分区等)。

应注意的是，为了简明清晰地阐述本申请，在本文的各附图仅示出了每个阶梯台阶包括一个层级的情形。还应注意的是，阶梯台阶的个数可以根据需要来调整，这取决于叠层结构中栅极牺牲层的个数以及每个阶梯台阶包含的层级数量。

图7是根据本申请的一个实施方式去除层间绝缘层的显露的部分之后存储器结构的局部截面示意图。

如图7所示，在本申请的一个实施方式中，在形成如图6所示的阶梯台阶之后，例如可以通过湿法刻蚀或干法刻蚀去除层间绝缘层210在台阶顶面所显露的至少一部分，以暴露出下方的栅极牺牲层220的至少一部分(步骤S1-3)。从而可在台阶区形成多个阶梯台阶300-1，每个阶梯台阶300-1至少包括一个层级，而每个层级从上至下依次包括栅极牺牲层220和层间绝缘层210。可以理解的是，与步骤S1-2中形成的阶梯台阶300相比，该步骤形成的阶梯台阶300-1的层级结构是不同的。

图8是根据本申请的一个实施方式形成覆盖每个阶梯台阶顶面和侧壁的缓冲层之后存储器结构的局部截面示意图。

如图8所示，在本申请的一个实施方式中，在每个阶梯台阶300-1的顶面和侧壁形成缓冲层400(步骤S2)。缓冲层400覆盖了栅极牺牲层220在各个阶梯台阶顶面上所暴露的部分；并且覆盖了各个阶梯台阶的侧壁，即位于每层侧壁所暴露的栅极牺牲层220和层间绝缘层210的共同侧壁上。

作为示例，可通过一种或多种沉积工艺在每个阶梯台阶300-1的顶面和侧壁形成缓冲层400，该工艺包括但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合。例如，可以通过原子层沉积工艺形成缓冲层400。

作为示例，形成缓冲层400可选用与栅极牺牲层材料的刻蚀比大于1的材料。例如，形成缓冲层400的材料可选用TS SIN，在这种情况下，当采用磷酸等作为刻蚀剂进行湿法刻蚀时，TS SIN具有正常SIN约两到三倍的刻蚀速率。TS SIN材料的这种特性，有利于后续浮动接触结构的形成。

图9是根据本申请的一个实施方式去除形成在阶梯台阶侧壁上的缓冲层之后存储器结构的局部截面示意图。

如图9所示，在本申请的一个实施方式中，去除形成在阶梯台阶侧壁上的缓冲层400(步骤S3)，使得上下相邻的台阶顶面上的缓冲层400之间彼此间隔开。因而，在缓冲层400后续被置换为浮动接触结构时，这种间隔可有效地避免上下相邻栅极层的字线彼此桥接而发生短路现象。

作为示例，去除形成在阶梯台阶侧壁上的缓冲层的方式可包括但不限于刻蚀。例如，可采用诸如深离子反应刻蚀(RIDE)的干法刻蚀，还可采用湿法刻蚀(诸如以磷酸作为刻蚀剂)。

再次参见图9，每个阶梯台阶300-2至少包括一个层级，而每个层级从上至下依次包括缓冲层400、栅极牺牲层220和层间绝缘层210。可见，与常规阶梯台阶相比，还包括了缓冲层400。

图10A和图10B是根据本申请的一个实施方式在阶梯台阶上方形成介质层之后存储器结构的局部截面示意图。其中，图10A是沿X轴方向的局部横截面图，而图10B是沿Y轴方向的局部横截面图。

如图10A和图10B所示，在阶梯台阶上方形成介质层500(步骤S4)。可看出，介质层500除了填充阶梯台阶上方之外，还填充了去除阶梯台阶300侧壁上的缓冲层400所形成的空间。

作为示例，介质层500可通过沉积氧化物形成，所述氧化物可选自例如氧化硅基材料。在本申请的一个实施方式中，介质层500可由基于TEOS的氧化硅填充形成。介质层500可以为多层结构，先形成具有良好阶梯台阶覆盖性的第一子膜层，例如可以为高密度等离子体(HDP)沉积的氧化硅(SiO₂)或原子层沉积(ALD)的氧化硅等；然后继续形成具有高填充效率的第二子膜层，第二子膜层例如可以为基于TEOS的氧化硅(TESO-based SiO₂)等。其中，第一子膜层的密度高于第二子膜层的密度，由此第一子膜层具有良好阶梯台阶覆盖性，而第二子膜层具有高的填充效率。

作为示例，还可进一步采用化学机械研磨等工艺对介质层500进行平坦化处理，使得介质层500为叠层结构200的台阶区提供基本平坦的上表面。

图11Aa、图11Ab和图11B是根据本申请的一个实施方式形成浮动接触结构之后存储器结构的局部截面示意图。为了充分说明浮动接触结构，这里示出了多个局部横截面图，其中，图11Aa、图11Aba是沿X轴方向不同位置截取的局部横截面图，图11Aa是在台阶区中间位置沿X方向的局部截面图，而图11Aba是在台阶区靠近核心区位置处沿X方向的局部截面图；以及图11B是沿Y轴方向的局部横截面图。

如图11Aa、图11Ab和图11B所示，在本申请的一个实施方式中，可通过栅极间隙700例如采用蚀刻工艺(例如湿法蚀刻)去除位于阶梯台阶顶面的缓冲层400及其下方阶梯台阶中栅极牺牲层的一部分，然后在所去除的空间中填充导电材料，从而在每个阶梯台阶顶面形成浮动接触结构410和栅极层230(步骤S5)。

应当注意的是，缓冲层400及其下方的栅极牺牲层220并未被全部去除。所形成的栅极层230包括位于栅极牺牲部分230-1(如图11Aa和图11B所示)和栅极导电部分230-2(如图11Ab和图11B所示)，其中栅极牺牲部分230-1是在栅极置换时予以保留的部分栅极牺牲层，以及栅极导电部分230-2是通过栅极置换得到的栅极部分。参考图11B，在去除缓冲层400时也保留了其部分，可被称为缓冲层部分400’，以将位于同一层的相邻浮动接触结构410间隔开。

在本申请的一个实施方式中，缓冲层可选用与栅极牺牲层材料的刻蚀比大于1的材料。如图11B所示，在上述刻蚀工艺之后，在垂直于所述栅极间隙的方向上，所保留的缓冲层部分400’的长度短于所保留的栅极牺牲层部分(即栅极层的栅极牺牲部分230-1)因此，即使形成接触孔时发生过刻蚀而延伸至下面的栅极层或层间绝缘层，由于栅极牺牲层部分的存在，接触部也不会与另一栅极层的栅线接触，从而可避免不同层的字线桥接。

作为示例，位于阶梯台阶顶面的缓冲层400可以由TS SIN材料制备而成，并且栅极牺牲层220可以由常规SIN材料制备而成。在这种情况下，可选用磷酸作为刻蚀剂，通过湿法刻蚀工艺去除位于阶梯台阶顶面上的TS SIN层及其下方SIN层的一部分。此时，由于TS SIN的刻蚀速率约为常规SIN的两到三倍，因而含有TS SIN层被刻蚀除去的速率远快于快其下方的SIN层。然后，在去除TS SIN层及其下方SIN层形成的空间中，填充诸如氮化钛、钨合金等的导电材料来形成浮动接触结构410和栅极层230。

然而，常规的IMP方案使阶梯台阶中的SIN层发生变性，然后利用变性材料的刻蚀速率高于正常材料的特性(例如，约两倍)形成接触结构，但是这种工艺难以控制、一致性不易保证，容易造成栅极牺牲层之下的层间绝缘层甚至下一层栅极牺牲层的损坏，从而导致不同栅极层之间的短接。而在本申请中，浮动接触结构410仅位于阶梯台阶顶面，其下方的栅极层230中仍保留了一部分绝缘的栅极牺牲层，即栅极层230中还包括栅极牺牲部分230-1。因此，在后续形成用于将对应阶梯台阶的栅极层引出的接触孔时即使发生过蚀刻，接触部也不会与另一栅极层的栅线接触，从而可避免不同层的字线桥接。也就是说，本申请的方法也有利于后续接触部的形成工艺。

应当注意的是，上述各层材料的选择及其形成和去除的具体工艺仅是为了更为清楚简明地说明本申请，而不是对本申请进行限定。

图12A和图12B是根据本申请的一个实施方式形成接触部之后存储器结构的局部截面示意图。其中，图12A是沿X轴方向的局部横截面图，而图12B是沿Y轴方向的局部横截面图。

如图12A和图12B所示，在本申请的一个实施方式中，三维存储器的制备方法还包括：在台阶区形成贯穿介质层500并连接至浮动接触结构410的接触孔600，并在接触孔600内填充导电材料形成接触部610。参考图12A，接触孔600可以仅延伸至浮动接触结构410的顶表面，还可以发生过刻蚀延伸至下方的层间绝缘层、甚至延伸至下方的栅极层的栅极牺牲部分230-1(即在栅极置换时予以保留的部分栅极牺牲层)。根据本申请的一个示例性实施例，即使在蚀刻形成接触孔600过程中发生过蚀刻，使得后续在接触孔600中形成的接触部610延伸至浮动接触结构410内甚至贯穿浮动接触结构410延伸至下方的层间绝缘层，也可以有效地避免不同层之间的字线桥接。

作为示例，可先通过光刻和蚀刻工艺在台阶区形成多个接触孔600。然后，在接触孔600中填充诸如氮化钛、钨合金等的导电材料以形成接触部610。可以看出，接触部610与相应层的浮动接触结构410形成电连接，而浮动接触结构410又与栅极形成电连接，从而将栅极电流引出。

再次参考图12B，在本申请的一个实施方式中，三维存储器的制备方法还可包括，在台阶区形成贯穿介质层500、缓冲层部分400’和栅极牺牲部分230-1并延伸至所述衬底的虚拟沟道孔800，并在虚拟沟道孔800填充绝缘材料形成虚拟沟道结构810。

作为示例，例如可先通过光刻和蚀刻工艺在台阶区形成贯穿介质层并延伸至衬底100的虚拟沟道孔800；然后在虚拟沟道孔800中填充填绝缘材料以形成虚拟沟道结构810，例如通过ALD沉积氮化硅基材料。

本申请又一方面提供了一种存储器***2000。图13是根据本申请一个实施方式的存储器***2000结构示意图。

如图13所示，在本申请的一个实施方式中，存储器***2000可包括存储器2100和控制器2200。存储器2100可与上文中任意实施方式的所描述的存储器相同，本申请对此不再赘述。存储器***2000可以是二维存储器***或者三维存储器***，下面以三维存储器***为例进行说明。

三维存储器***2000可包括三维存储器2100、控制器2200和主机2300。三维存储器2100可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。控制器2200可通过通道CH控制三维存储器2100，并且三维存储器2100可响应于来自主机2300的请求基于控制器2200的控制而执行操作。三维存储器2100可通过通道CH从控制器2200接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器2100可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，三维存储器***可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，***组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请提供***电路、存储器和存储器***，由于设置了本申请提供的半导体结构，因而具有与所述半导体结构相同的有益效果，在此不做赘述。

尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性的。

如上所述的具体实施方式，对本申请的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上仅为本申请的具体实施方式，并不用于限制本申请。凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本申请的保护范围之内。

Claims (18)

1.一种三维存储器的制备方法，所述方法包括：

在衬底上设置包括多个阶梯台阶的叠层结构，每个所述阶梯台阶包括栅极牺牲层和层间绝缘层，所述栅极牺牲层的上表面的至少一部分暴露；

形成覆盖每个所述阶梯台阶顶面和侧壁的缓冲层；

去除覆盖每个所述阶梯台阶侧壁的缓冲层，并在所述阶梯台阶上方形成介质层；以及

去除每个所述阶梯台阶顶面的缓冲层及其下方的栅极牺牲层的一部分以形成空间，并在所述空间内填充导电材料以在每个所述阶梯台阶顶面形成浮动接触结构。

2.根据权利要求1所述的方法，其特征在于，在形成所述缓冲层时选用刻蚀速率大于所述栅极牺牲层的材料。

3.根据权利要求2所述的方法，其特征在于，所述缓冲层的材料为TS SIN，并且所述栅极牺牲层的材料为SIN。

4.根据权利要求3所述的方法，其特征在于，以磷酸作为刻蚀剂，采用湿法刻蚀工艺去除每个所述阶梯台阶顶面的缓冲层及其下方的栅极牺牲层的一部分。

5.根据权利要求1所述的方法，其特征在于，所述介质层填充去除所述侧壁的缓冲层所形成的空间。

6.根据权利要求1所述的方法，其特征在于，在衬底上设置包括多个阶梯台阶的叠层结构包括：

在所述衬底上方交替堆叠栅极牺牲层和层间绝缘层以形成叠层结构；

将所述栅极牺牲层和层间绝缘层形成为具有多个阶梯台阶的阶梯形式，每个所述阶梯台阶的顶面分别暴露出相应的所述层间绝缘层的至少一部分；以及

去除所述层间绝缘层的所述暴露的部分，以暴露出下方的所述栅极牺牲层的至少一部分。

7.根据权利要求6所述的方法，其特征在于，去除所述层间绝缘层的暴露的部分包括：采用干法刻蚀工艺去除所述暴露的部分。

8.根据权利要求1所述的方法，其特征在于，还包括：

形成贯穿所述介质层并连接至所述浮动接触结构的接触孔，并在所述接触孔填充导电材料形成接触部。

9.根据权利要求1所述的方法，其特征在于，还包括：

形成贯穿所述介质层和所述缓冲层及其下方栅极牺牲层未被去除的部分并延伸至所述衬底的虚拟沟道孔，并在所述虚拟沟道孔填充绝缘材料形成虚拟沟道结构。

10.一种三维存储器，包括：

半导体层；

叠层结构，设置于所述半导体层上，所述叠层结构包括形成多个阶梯台阶的交替堆叠的栅极层和层间绝缘层，其中所述栅极层包括栅极导电部分和栅极牺牲部分；以及

浮动接触结构，位于所述阶梯台阶中的远离所述半导体层的顶面栅极层上，并与所述顶面栅极层中所包括的栅极导电部分和栅极牺牲部分均接触。

11.根据权利要求10所述的三维存储器，其特征在于，所述三维存储器还包括缓冲层部分，在垂直于栅极间隙的方向上，所述缓冲层部分位于同一层的相邻浮动接触结构之间。

12.根据权利要求11所述的三维存储器，其特征在于，所述缓冲层部分在垂直于所述栅极间隙的方向上的长度短于位于其下方的所述栅极牺牲部分。

13.根据权利要求11所述的三维存储器，其特征在于，所述缓冲层部分的材料是TSSIN，并且所述栅极牺牲部分的材料是SIN。

14.根据权利要求11所述的三维存储器，其特征在于，所述三维存储器还包括：

介质层，位于所述阶梯台阶和所述浮动接触结构上方，其中，位于上下相邻阶梯台阶顶面上的所述浮动接触结构由所述介质层间隔开。

15.根据权利要求14所述的三维存储器，其特征在于，所述三维存储器还包括：

接触部，贯穿所述介质层并电连接至所述浮动接触结构。

16.根据权利要求14所述的三维存储器，其特征在于，所述三维存储器还包括：

虚拟沟道结构，贯穿所述介质层、所述缓冲层部分和所述栅极牺牲部分并延伸至所述半导体层。

17.根据权利要求10所述的三维存储器，其特征在于，更为远离所述半导体层的所述浮动接触结构在垂直于所述半导体层的方向上的厚度更高。

18.一种存储器***，其特征在于，所述存储器***包括：

控制器；以及

根据权利要求10至17中任一项所述的存储器，

其中，所述控制器耦合至所述存储器，并用于控制所述存储器进行数据存储。

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