CN114335066A - 半导体装置 - Google Patents

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CN114335066A CN202110842967.4A CN202110842967A CN114335066A CN 114335066 A CN114335066 A CN 114335066A CN 202110842967 A CN202110842967 A CN 202110842967A CN 114335066 A CN114335066 A CN 114335066A
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Abstract

本公开提供了一种半导体装置，特别是包括磁性穿隧接面(magnetictunneling junction，MTJ)元件的方法及装置。第一间隔层邻接MTJ元件的侧壁。第一间隔层具有低介电常数(低k)的氧化物组成。第二间隔层设置在第一间隔层上并且具有低k氮化物组成。

Description

半导体装置
技术领域
本发明实施例是关于一种半导体装置，特别是关于一种具有间隔物元件的MRAM装置。
背景技术
集成电路(integrated circuit，IC)产业已历经了指数成长。IC材料及设计的技术性进步已产生了数个世代的ICs，其中各世代都比前一世代具有更小且更复杂的电路。在IC演进的历程中，功能密度(即单位芯片面积的互连装置数目)通常会增加，而几何尺寸(即可使用制程生产的最小元件(或线))却减少。此微缩化(scaling down)的制程通常通过提高生产效率及降低相关成本来提供效益。这种微缩化也已增加了ICs加工及制造的复杂性。
一些IC设计及制造的一项进步是非易失性存储器(non-volatile memory，NVM)的开发，尤其是磁性随机存取存储器(magnetic random-access memory，MRAM)的开发。在一些实现中，MRAM可提供与易失性静态随机存取存储器(static random-access memory，SRAM)相当的性能，并具有与易失性动态随机存取存储器(dynamic random-accessmemory，DRAM)更低的功耗，并且具有相当的密度。相较于NVM快闪存储器，MRAM可提供更快的存取时间，并且随着时间承受较少的劣化。MRAM单元是由包括两个铁磁层的磁性穿隧接面(magnetic tunneling junction，MTJ)所形成，上述两个铁磁层是由薄的绝缘阻障所隔开，并通过位于两个铁磁层之间的电子穿隧绝缘阻障来工作。尽管形成MRAM装置的现有方法通常已足以满足其预期目的，但并非在所有面向都令人完全满意。举例而言，需要提供适用于高频应用的MRAM装置及其制造方法。
发明内容
本发明实施例提供一种半导体装置，包括：第一磁性穿隧接面(magnetictunneling junction，MTJ)元件及第二MTJ元件，位于半导体基板上方；第一间隔层，邻接第一MTJ元件及第二MTJ元件的侧壁，其中第一间隔层具有低介电常数(low-k)氧化物组成；及第二间隔层，位于第一间隔层上，其中第二间隔层具有低介电常数氮化物组成。
本发明实施例提供一种半导体装置，包括：底电极板；第一磁性穿隧接面(magnetic tunneling junction，MTJ)元件，位于底电极板上；顶电极板，位于第一MTJ元件上方；第一间隔层，邻接第一MTJ元件、底电极板、及顶电极板的侧壁，其中第一间隔层包括硅、氮、以及碳或硼中的至少一种；及第二间隔层，位于第一间隔层上，其中第二间隔层为下列的至少其一：硅或氧、以及氟或碳中的至少一种。
本发明实施例提供一种半导体装置的形成方法，包括：提供结构，具有底电极材料层、磁性穿隧接面(magnetic tunnel junction，MTJ)堆叠、及顶电极材料层；形成遮罩元件于结构上方；蚀刻底电极材料层、MTJ堆叠、及顶电极材料层，以形成多个MTJ元件；沉积氮化物材料的保形层于该些MTJ元件上；蚀刻氮化物材料的保形层，以形成多个第一间隔物元件于多个MTJ元件的侧壁上；及沉积低介电常数氧化物材料层于该些第一间隔物元件上并夹设在该些MTJ元件之间，低介电常数氧化物材料层包括硅、氧、以及至少一种掺质。
附图说明
本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1A、图1B是根据本公开的一个或多个面向，绘示用于形成MRAM装置的方法的实施例的流程图。
图2、图3、图4、图5、图6、图7、图8A、图9A、图10、图11A、及图12是根据一些实施例，绘示出根据图1A的方法在制造制程期间半导体结构的实施例的剖面图。
图8B、图9B、及图11B是根据一些实施例，绘示根据图1B的方法在制造制程期间半导体结构的实施例的相应俯视图。
图13是根据一实施例，绘示出具有MRAM装置的半导体装置的剖面图。
其中，附图标记说明如下：
100：方法
102，104，106，108，110，112，114，116，118，120，122，124：方框
103：源极部件
107：栅极结构
111：浅沟槽隔离
113：接触插塞
200：半导体装置
202：半导体结构
204：基板
206：介电层
208：金属化层
210：BEVA结构
210a：阻障层
210b：底部导电层
210c：顶部导电层
212：介电层
212a：子层
212b：子层
212c：子层
212d：子层
214：底电极
214’：底电极层
216：MTJ堆叠
216’：MTJ元件
216a：铁磁层
216b：阻障层
216c：铁磁层
218：顶电极材料层
218’：顶电极层
218”：顶电极层
302：硬遮罩层
402：光阻层
402a：底部抗反射涂层
402b：中间层
402c：光敏层
602：开口
702：间隔物元件
702’：间隔物元件
802：蚀刻停止层
1002：第二间隔层
1002’：第二间隔层
1202：ILD层
1204：顶电极导孔
1205：金属线
1206：金属层
1300：半导体装置
1300A：MRAM区
1300B：逻辑区
1302：导孔
1304：金属线
1306：ILD层
1308：内连线结构
t1：厚度
t2：厚度
t3：厚度
d1：距离
Mn：金属线层
Mn+1：金属线层
Mn+2：金属线层
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如「在…之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。更进一步，当使用“约”、“大约”等描述一个数字或一个数字范围时，用语是根据本领域具有通常知识者所理解的知识，意图概括包括所述数字的合理范围内(例如在所述的数字+/-10％之内)的数字，除非另有定义。举例而言，用语“约5nm”概括从4.5nm至5.5nm、4.0nm至5.0nm的尺寸范围。
本公开总体上关于半导体装置及制造方法。本公开特别是关于提供一种具有MRAM装置的半导体装置。
在一些实施例中，提供MRAM装置于半导体装置的存储器装置区(或MRAM区)中，且提供逻辑装置于半导体装置的逻辑装置区(或逻辑区)中。存储器装置区可包括以行列形成阵列的MRAM单元(或MRAM装置)。同一行中的MRAM单元连接至共同字元线(common wordline)，且同一列中的MRAM单元连接至共同位元线(common bit line)。阵列可连接至逻辑区的逻辑装置。
尽管通过以下附图绘示出三个MRAM装置的半导体装置的一部分，但是存储器阵列可为任何尺寸。在于半导体基板(例如，场效应晶体管)上形成一些装置之后，提供上方的多层内连线(multi-layer interconnect，MLI)，其中可形成多个MRAM装置。MRAM装置可包括连接至例如磁性穿隧接面(magnetic tunnel junction，MTJ)元件的(多个)存储器层的顶电极及底电极。本公开的实施例通过引入间隔物材料减小邻近的MRAM装置之间的电容来减小半导体装置的电容。在一些实施方式中，可通过提高速度及减少Rc延迟来提高装置对高频应用的适用性。本文所述的一面向为具有低介电常数的材料围绕MTJ元件的配置。
图1A-图1B是根据一个实施例，绘示出用于形成包括MRAM装置的半导体装置的方法100的一实施例的流程图。方法100仅为示例，且不意图将本公开作出除了权利要求中明确记载范围之外的限制。可在方法100之前、期间、及之后提供额外操作，且对于方法的额外实施例可替换、移除、或移动所述的一些操作。后文结合图3至图12的半导体装置200来描述方法100，其是根据方法100绘示出在制造步骤期间半导体装置的一部分的各种剖面图(或各自的俯视图)。图13提供了可使用方法100的一个或多个步骤来制造的半导体装置的实施例。
方法100从方框102处开始，其中接收(received)具有内连线结构(或其一部分)的半导体结构。半导体结构可包括半导体基板。在半导体基板上可形成一些装置，例如具有相关的(associated)栅极、源极、及漏极部件的场效应晶体管(field effect transistors，FET)。设置在半导体结构上的也可为多层内连线(或MLI)的一层或多层，其包括水平延伸的导线(例如，金属化层)及垂直延伸的导电导孔。MLI可内连(interconnect)至形成在基板上的一个或多个装置(例如，FETs)。在一实施例中，MLI的至少一个金属化层形成在半导体结构上，而MLI的其他金属化层可在后文所述制造的MRAM装置之后(例如，在上方)形成。换言之，MRAM装置设置在MLI的金属化层内。
参照图2的示例，提供了半导体结构202，包括基板204及MLI的上方层或其一部分，由介电层206及金属化层208来表示。各种其他层及部件(例如，FETs)可设置在半导体结构202上，包括如后文参考图13所述的，但是为了易于理解在此未具体绘示。
在一些实施例中，半导体结构202包括基底基板(base substrate)204，其可为但不限于硅基板(例如硅晶圆)。替代地，基板204包括另一种元素半导体、化合物半导体、及合金半导体、或其组合，上述元素半导体例如锗；上述化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；上述合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；。在另一替代方案中，半导体基板204为绝缘体上覆硅(silicon-on-insulator，SOI)。在其他替代方案中，半导体基板204可包括掺杂的外延层、梯度半导体层、及/或位于不同类型的另一半导体层之上的半导体层，例如位于硅锗层上的硅层。半导体基板204可包括或可不包括例如p井、n井、或其组合等的掺杂区。如前文所述，半导体基板204可在其上形成多个栅极结构、及相应的源极/漏极部件、及/或其他半导体装置，包括各种被动及主动微电子装置，例如电阻器、电容器、电感器、二极管、p型场效晶体管(p-type field effect transistors，PFETs)、n型场效晶体管(n-type field effecttransistors，NFETs)、金属氧化物半导体场效晶体管(metal-oxide semiconductor fieldeffect transistors，MOSFETs)、互补式金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)晶体管、双极性接面晶体管(bipolar junction transistors，BJT)、横向扩散MOS(laterally diffused MOS，LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件、或其组合。
MLI结构形成在半导体基板204上，包括露出的层间介电(inter-layerdielectric，ILD)层206及在ILD层206中水平延伸的露出的导线208。ILD层206可为氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅、碳掺杂氧化物、或极低k介电材料，上述氧化物例如二氧化硅、四乙氧基硅烷(tetraethyl orthosilicate，TEOS)氧化物，上述掺杂的氧化硅例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、掺氟硅酸盐玻璃(fluoride-doped silicate glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、掺硼硅酸盐玻璃(boron doped silicon glass，BSG)、熔融硅玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)，上述极低k介电材料例如多孔碳掺杂二氧化硅。金属线208可由例如铝(aluminum，Al)、Cu、或其组合的金属所制成。ILD层206及/或金属线208可包括多层结构。在一些实施例中，在第n个金属化处提供金属线208，n可为1、或大于1的任何整数。在一实施例中，n为4，其对应于在半导体结构202上形成的晶体管上方的第四(4)金属层。
ILD层206可通过PE-CVD、F-CVD、或其他合适的方法来形成。在一些实施例中，在沉积ILD层206之后，在ILD层206内蚀刻开口，并且随后填充导电材料以提供金属层208。其他制造制程也是可能的，包括镶嵌或双镶嵌制程。
MLI结构例如包括ILD层206及金属层208，其电性耦合各种装置(例如，形成在半导体结构202上的p型晶体管及/或n型晶体管、电阻器、电容器、及/或电感器)及/或组件(例如，p型晶体管及/或n型晶体管的栅极电极及/或源极/漏极部件)，使得各种装置及/或组件可按半导体200的设计要求指定的方式工作。MLI结构包括介电层及导电层(例如，金属层)的组合，例如前文所述的那些被设置为形成各种内连线结构。将导电层设置为形成垂直内连线部件及/或水平内连线部件，上述垂直内连线部件例如装置级(device-level)接触件及/或导孔，上述水平内连线部件例如导线，例如金属线208。垂直内连线部件通常在MLI部件的不同层(或不同平面)中连接的水平内连线部件。在操作期间，将内连线部件配置为在装置及/或半导体装置200的组件之间发送信号(route signals)及/或分配信号(例如，时钟信号、电压信号及/或接地信号)至装置及/或半导体装置200的组件。
继续参照方法100的方框104，其中在半导体结构上形成底电极。在一实施例中，底电极包括底电极导孔(bottom electrode via，BEVA)结构及上方的底电极层，底电极层也称作板(plate)。
参照图2的示例，绘示出BEVA结构210。BEVA结构210可形成在多个介电层212内，介电层212绘示为子层212a、212b、212c及212d。在一些实施方式中，介电层212包括多个不同的介电质组成。在一实施例中，介电层212包括碳氮化硅(silicon carbonitride，SiCN)层212a、氧化铝(aluminum oxide，AlOx)层212b、未掺杂的氧化硅玻璃(undoped siliconoxide glass，USG)层212c、及盖层212d，其毯覆沉积于半导体结构202的顶表面上方。在一实施例中，盖层212d可为富含硅的氧化物(silicon-rich oxide，SRO)、碳氧化硅(siliconoxycarbide)、其组合、及/或其他合适的材料。介电层212可通过多种技术来形成，包括化学气相沉积(chemical vapor deposition，CVD)、低压CVD(low-pressure CVD，LP-CVD)、等离子体增强CVD(plasma-enhanced CVD，PE-CVD)、溅镀、及物理气相沉积(physical vapordeposition，PVD)等。所示的配置仅为例示性的，并且可提供其他(多个)介电层212。介电层212适合于在MRAM装置阵列的每个MRAM装置的邻近BEVA 210之间提供隔离。
在一些实施方式中，在沉积形成介电层212的介电材料的堆叠之后，在介电层212上方形成例如硬遮罩材料及/或光敏材料的遮罩元件。然后根据遮罩元件所提供的图案进行蚀刻制程，以在介电层212中形成开口。可通过适当的干式蚀刻操作来进行蚀刻制程。蚀刻制程可在介电层212中形成露出金属线208的顶表面的开口或沟槽。方框104可更包括在介电层212中蚀刻的开口内形成BEVA结构210。
在一实施例中，BEVA结构210包括阻障层210a、底导电层210b、及顶导电层210c。然而，提供从金属线208至后文所述的底电极层的合适的导电路径的其他配置也是可能的。在一实施例中，阻障层210a可包括例如下列导电材料：钛(titanium，Ti)、氮化钛(titaniumnitride，TiN)、钽(tantalum，Ta)、氮化钽(tantalum nitride，TaN)、钴(cobalt，Co)、其组合、及/或其他合适的材料。可通过例如原子层沉积(atomic layer deposition，ALD)、CVD、PVD、或其他合适方法的制程来沉积阻障层210a。然后在开口内并在阻障层上方形成底导电材料210b。底导电材料210b可通过例如下列各种技术形成：高密度离子化金属等离子体(ionized metal plasma，IMP)沉积、高密度感应耦合等离子体(inductively coupledplasma，ICP)沉积、溅镀、CVD、PVD、LP-CVD、PE-CVD、ALD、及/或其他合适的制程。在一实施例中，底导电材料210b为铜或其他合适的材料。底导电材料210b可仅填充介电层212中的开口的一部分，在这样的实施方式中，BEVA可更包括形成在底导电材料210b上方的上(upper)导电材料210c。在一实施例中，上导电材料210c包括与底导电材料210b不同的材料。上导电材料210c可通过例如下列各种技术来形成：高密度IMP沉积、高密度ICP沉积、溅镀、CVD、PVD、LP-CVD、PE-CVD、ALD、及/或其他合适的沉积制程。在一实施例中，BEVA 210的上导电材料210c为钨(tungsten，W)或其他合适的材料。在沉积用于上导电材料的材料之后，可进行例如化学机械抛光(chemical mechanical polishing，CMP)的平坦化制程，以为BEVA 210提供实质上平坦的顶表面。在其他实施例中，BEVA 210以及上导电材料210c及底导电材料210b可具有相同的组成，并且可包括钨、钛、钽、氮化钨、氮化钛、氮化钽、其组合、或其他合适的金属或金属化合物。
在形成BEVA 210之后，在方框104的一些实施方式中，将提供MRAM装置的底电极层或板的导电材料沉积在BEVA 210上方。参照图2，提供了底电极层214。底电极214包括例如下列导电材料：TiN、TaN、Ti、Ta、其组合、及/或其他合适的材料。可通过例如ALD、CVD、PVD、电镀、或其他合适方法的制程来沉积底电极层214。在一些实施例中，在方框104中，将底电极层214的材料保形地沉积在结构202上方；并且随后可如后文所述使用MTJ元件对材料进行图案化。
然后，继续参照方法100的方框106，其中在半导体结构上提供材料的磁性穿隧接面(magnetic tunnel junction，MTJ)堆叠。材料的MTJ堆叠可提供多个叠层，其随后被图案化以形成MTJ元件。
参照图2的示例，将MTJ层216绘示为位于底电极层214上方。MTJ层216可包括多个层。尽管为了易于理解而绘示出三层-216a、216b及216c，但是MTJ层216的叠层的实施例可包括许多额外层。在一实施例中，MTJ层216包括绘示为216a及216c的两个铁磁层，其由绘示为216b的薄绝缘层所隔开，上述薄绝缘层也称作穿隧阻障层。两个铁磁层之一(例如，铁磁层216a)可为钉扎至MTJ层216的反铁磁层的磁性层，而另一个铁磁层(例如，铁磁层216c)为“自由”磁性层，可将其磁场更改为两个或多个值之一，以存储两个或多个相应数据状态之一。
形成的MTJ(由MTJ层216的图案化所提供)使用穿隧磁阻(tunnelmagnetoresistance，TMR)以在上铁磁层及下铁磁层上存储磁场。对于足够薄的绝缘层厚度(例如，约100埃
Figure BDA0003179717970000101
或更小)，电子可从一个铁磁层(216a)穿隧至另一个铁磁层(216c)。可以多种方式将数据写入单元。在一种方法中，电流在上铁磁层及下铁磁层之间流动(passed)，这感应出自由磁性层(例如，铁磁层216c)中的磁场。在另一种方法中，利用自旋力矩转移(spin-transfer-torque，STT)，其中自旋对准或极化的电子流(polarizedelectron flow)用于相对于钉扎磁性层(例如，铁磁层216a)改变自由磁性层(例如，铁磁性层216c)内的磁场。可使用其他写入数据的方法。然而，各种数据写入方法包括相对于钉扎磁性层改变自由磁性层内的磁场。
继续讨论操作中的随后形成的MTJ元件，由于磁性穿隧效应(magnetic tunneleffect)，MTJ的电阻根据存储在铁磁层(216a、216c)中的磁场而变化。举例而言，当MTJ的铁磁层的磁场在方向上对准时，提供低电阻状态(即，逻辑“0”状态)。如果切换磁性自由层(例如，铁磁层216c)的磁场，则铁磁层中的磁场彼此相对，这导致高电阻状态(即，逻辑“1”状态)。因此，通过测量MTJ元件的铁磁性板之间的电阻，耦合至MTJ元件的读取电路可决定“0”及“1”数据状态。
同样地，除了铁磁层及穿隧绝缘层之外，MTJ元件也可包括许多层，但不限于盖层、反铁磁层、其他钉扎层、钉扎层、阻障层、多层铁磁层、合成反铁磁(synthetic anti-ferromagnetic，SAF)结构、金属层(例如，Ru)、及/或其他合适的层。通过适当的层生长技术来沉积MTJ堆叠216的每一层。一些合适的生长技术包括溅镀沉积、分子束外延(molecularbeam epitaxy，MBE)、脉冲式激光沉积(pulsed laser deposition，PLD)、ALD、电子束(electron beam，e-beam)外延、化学CVD、或更包括LP-CVD、原子层化学气相沉(atomiclayer CVD，ALCVD)、超高真空化学气相沉(ultrahigh vacuum CVD，UHVCVD)、减压化学气相沉(reduced pressure CVD，RPCVD)的衍生的CVD制程、其组合、及/或其他合适的沉积技术。
在一些实施例中，MTJ堆叠216的铁磁性电极层216a及/或216c包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd、CoFeTa、NiFe、CoFe、CoPt、CoPd、FePt、以及Ni、Co及Fe的其他合金、及/或其他合适的磁性材料。在一些实施例中，MTJ堆叠216的阻障层216b可包括例如氧化镁(magnesium oxide，MgO)、氧化铝(aluminum oxide)(例如，Al2O3)、NiO、GdO、Ta2O5、MoO2、TiO2、WO2、其组合、及/或或其他合适的材料。在各种实施例中，MTJ堆叠216具有在约
Figure BDA0003179717970000111
至约
Figure BDA0003179717970000112
的范围内的总高度。可共形地沉积MTJ叠层216，并且随后对其进行图案化，以形成如后文所述的单独的MTJ元件。
继续参照方法100至方框108，其中在半导体结构上的MTJ堆叠上方形成顶电极材料层或板。顶电极材料层可提供用于从上侧接触(accessing)MTJ元件的导电材料，而(前文所述的)底电极层可提供用于从下侧接触MTJ元件的导电材料。参照图2的示例，顶电极材料层218形成在MTJ堆叠216上方。顶电极材料层218为导电材料。在一实施例中，合适的组成包括TiN、TaN、Ti、Ta、其组合、及/或其他合适的材料。可通过例如ALD、CVD、PVD、或其他合适方法的制程来沉积顶电极材料层218。在一些实施例中，在沉积之后，可以一种或多种平坦化制程(例如，CMP制程)来将顶电极材料层218平坦化。在一些实施例中，底电极材料层214及顶电极材料层218包括不同的导电材料。顶电极材料层218可被保形地沉积并且随后被图案化，以形成如后文所述的单独的MTJ元件。
然后，继续参照方法100至方框110，其中以一个或多个步骤将顶电极材料、MTJ堆叠、及/或底电极层图案化，以形成半导体装置中所提供的MRAM装置阵列中的每个MRAM装置。图案化可包括使用光学微影制程来形成定义MRAM装置的遮罩元件、根据遮罩元件的图案来蚀刻顶电极材料、MTJ堆叠、及/或底电极层、以及在蚀刻后从结构移移除遮罩元件。各种图案化方法都是可能的，包括后文所述那些。
在一些实施方式中，如图3的示例所示，在顶电极层218上方形成硬遮罩层302。硬遮罩层302可包括一个或多个图案化层。在一些实施例中，硬遮罩层包括例如下列介电材料：氧化硅、氮化硅、氮氧化硅、非晶碳(amorphous carbon，APF)、或其合适的组合。可通过例如CVD或其他合适方法的制程来沉积硬遮罩层。
可如图4及图5所示通过光学微影及蚀刻制程来提供硬遮罩层302的图案化。光学微影及蚀刻制程可首先在硬遮罩层302上方形成光阻层402并将光阻层402图案化(图4)。光阻层402可包括至少一个光敏层(photosensitive layer)的多层阻剂，其是用于将图案化的阻剂层402作为蚀刻遮罩来图案化例如硬遮罩层302的下方层。光阻层402可包括例如所示实施例的底部抗反射涂层(bottom anti-reflective coating，BARC)层402a、中间层402b、及光敏层402c的层。例示性光学微影制程可包括对光敏层402c进行的微影曝光(lithographic exposure)，光学微影曝光将所选区域暴露于辐射。曝光导致在光阻的曝光区中发生化学反应。曝光后，将显影剂施加到光阻上。显影剂溶解或以其他方式移除在正光阻显影制程的情况下的曝光区、或者在负光阻显影制程的情况下的未曝光区。合适的正显影剂包括TMAH(tetramethyl ammonium hydroxide)、KOH、及NaOH，且合适的负显影剂包括例如下列溶剂：乙酸正丁酯、乙醇、己烷、苯、及甲苯。在光阻显影之后，通过选择性地蚀刻穿过位于显影的光敏层402c中的开口，将在光敏层402c(参照图4)中形成的图案转移至中间层402b、及/或BARC层402a，导致图案化的多层阻剂。图案化的光敏层402c可具有从俯视图来看实质圆形的柱体(pillar)的形式。图案化的光敏层402c提供柱体的阵列，每个柱体定义装置200的MRAM装置的阵列中的MRAM装置。随后，如图5所示，可根据光阻402的图案通过蚀刻制程来移除硬遮罩层302的露出部分，上述蚀刻制程例如湿式蚀刻、干式蚀刻、反应离子蚀刻(Reactive Ion Etching，RIE)、灰化、及/或其他蚀刻方法。在图案化硬遮罩层302之后，可移除光阻层402。
在图案化之后或在图案化(多个)硬遮罩层302的同时，使用图案化的硬遮罩层302及/或图案化的光阻层402作为蚀刻遮罩来图案化顶电极材料层218。为了便于说明，将图案化的顶电极材料标注为顶电极层或板218’(图5)。将顶电极材料层218图案化可使用干式蚀刻、湿式蚀刻、或其他合适的蚀刻制程。举例而言，干式蚀刻制程可实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如HBr及/或CHBr3)、含碘气体、其他合适的气体、及/或等离子体、其组合、及/或其他合适的蚀刻剂。作为另一示例，湿式蚀刻制程可包括在下列湿蚀刻剂中蚀刻：稀氢氟酸(diluted hydrofluoric acid，DHF)；氢氧化钾(KOH)溶液；氨；含氢氟酸(HF)、硝酸(HNO3)、乙酸(CH3COOH)的溶液；其组合、及/或其他合适的湿蚀刻剂。在一些实施例中，蚀刻制程是在例如约900W至约1200W范围内的电源功率、约0V至约500V范围内的偏压、约10sccm至约200sccm范围内的气流、约15℃至约55℃范围内的温度制程参数下的RIE制程。蚀刻剂气体可包括Cl2、SiCl4、BCl3、NF3、N2、H2、CH4、HBr、He、Ar、或其组合。在蚀刻以形成顶电极层218’之后，可移除图案化的硬遮罩层302。
可继续参照方框110，包括蚀刻制程以蚀刻穿过MTJ堆叠216及底电极材料层214以形成如图6所示的MTJ元件216’及底电极层或板214’。在一些实施方式中，以与将顶电极层218’图案化相同的蚀刻制程来蚀刻MTJ堆叠216及/或底电极材料层214。在一些实施方式中，在形成顶电极层218’时，在分开的蚀刻制程中进行对MTJ堆叠216及/或底电极层214的蚀刻。在一实施例中，将MTJ叠层216及/或底电极材料层214图案化的蚀刻制程为等向性干式蚀刻制程。在一实施例中，对MTJ堆叠216及/或底电极层214的蚀刻为离子束蚀刻(ionbeam etch，IBE)制程。在蚀刻的一些实施方式中，在MTJ堆叠216及/或底电极214的蚀刻制程(例如，IBE)期间提供顶电极层218’的圆化(rounding)，其结果为图6中所示的圆化的(rounded)顶电极层218”。如图6中所示的顶电极层218的圆化可为在其上沉积的随后的层提供有利的表面，例如避免可能在上方层中造成不连续性风险的边角(corner)。如随后的制程步骤中所示，可移除圆化的顶部。
如前文所述，蚀刻可定义出顶电极层218”、MTJ元件216’、及底电极层214’的柱体(例如，圆柱形图案)结构的阵列，阵列中插有开口602。此柱体阵列定义了各个MRAM装置，上述各个MRAM装置使用适合的位元线及字元线(例如，在MLI中)以阵列形式内连，以存取MRAM装置进行读写操作。
在一些实施例中，前文所述的蚀刻制程继续延伸至介电层212中。如图6所示，开口602延伸至介电层212中。开口602可包括介电层212的渐缩的(tapered)侧壁。在一些实施方式中，相较于上方层(例如，电极层214)，渐缩的侧壁导致介电材料的蚀刻速率差异(例如，减小)、及/或调整蚀刻制程以提供渐缩的侧壁。在一实施例中，图案化的MTJ元件216’及/或底电极层214’的侧壁也为渐缩的。渐缩对于随后的间隙填充制程可能是有益的，例如提供填充的容易性。可选择介电层212的蚀刻深度以确保邻近的MRAM装置之间的隔离。介电层212的蚀刻深度可通过蚀刻参数来控制，例如蚀刻时间终点设定(etch time end pointsettings)。
继续参照方法100至方框112，其中在包括MTJ元件的半导体结构上方形成第一间隔物材料。第一间隔物材料可保形地沉积在半导体结构上。参照图7的示例，形成第一间隔物材料702。可通过CVD或ALD制程来沉积第一间隔物材料。在一些实施方式中，第一间隔物材料702的厚度t1在约500至550埃
Figure BDA0003179717970000151
之间。
在一实施例中，第一间隔物材料的介电常数在约7以下。在一实施例中，第一间隔物材料的介电常数在约4至7之间。在一实施例中，第一间隔物材料为具有介电常数低于氮化硅的介电常数的材料，因此在本文中称作低k(low-k)氮化物材料。一种例示性组成包括硅、碳、及氮，例如掺杂碳的氮化硅或碳氮化硅(silicon carbon nitride)。在一实施例中，组成为化学计量的碳氮化硅(Si1.5C1.5N4)。在一实施例中，组成为掺杂碳的氮化硅(SiN：C)。在一实施例中，包括Si、C、N材料的第一间隔物材料具有在约4与5之间的介电常数。在一实施例中，SiN：C具有在约13至18原子重量％之间的碳的掺质浓度。在一些实施方式中，碳的原子量百分比在约5％至30％之间。在一些实施例中，如果碳浓度升高至30％以上，则材料的蚀刻选择性可能会劣化，这会对所期望的轮廓产生不利影响。如果碳浓度降至最小值(例如5％)以下，则寄生电容可能会增加。
另一例示性组成为包括硅、氮、及硼的介电质组成。在一实施例中，组成为掺杂硼(boron，B)(SiN：B)的氮化硅。在一实施例中，SiN：B组成具有约4至7的介电常数。材料的掺质浓度可在约13至18原子％之间，上述掺质例如硼B。其他例示性组成包括掺杂其他合适的掺质的氮化硅，上述掺质例如氟(fluorine，F)。类似于前文关于碳所讨论的，将硼的浓度提供在5％至30％之外可能会有缺点。在一实施例中，通过CVD制程在原位掺杂合适的掺质(例如，F、B、C)来形成第一间隔物材料。在一实施例中，第一间隔物材料包括SiN：C或SiCN，并且使用例如硅源(例如，硅烷)、氮源(例如，氨、氮)、及碳源的多前驱物(multi-precursors)，上述碳源例如有机基团，上述有机基团例如烷烃(例如CH3、CH4)。举例而言，SiH4、NH3(或N2)、CH4；SiH(CH3)3、NH3；及/或合适的前驱物。在一些实施例中，通过包括原位引入掺质的原子层沉积(atomic layer deposition，ALD)来沉积第一间隔物材料。
应注意的是，第一间隔物材料为邻接(abuts)MTJ元件216’的氮基(nitride-based)组成。在一些实施例中，氮基组成邻接MTJ元件的(多个)铁电层。这有利地避免了MTJ元件216’暴露于氧原子，因此避免了MTJ元件216’的部分所不期望的氧化。选择第一间隔物材料的介电常数以实现MRAM装置阵列的电容所期望的改善。较低介电常数的氮化物材料受外部施加的电场影响的趋势较小。因此，第一间隔物材料适合在邻近的MRAM元件之间提供绝缘，提供邻近装置之间的寄生电容的减小。
然后，继续参照方法100至方框114，其中蚀刻第一间隔物材料以形成邻近于MTJ装置的第一间隔物元件。在一实施例中，使用干式蚀刻制程来蚀刻第一间隔物材料。干式蚀刻制程可实施含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)作为蚀刻剂气体。在另一个实施例中，含氟蚀刻剂气体为CHF3。在一些实施例中，干式蚀刻制程可使用载体气体来输送蚀刻剂气体。载体气体包括氮气、氩气、氦气、氙气、其他合适的载体气体成分或其组合。可调整蚀刻制程的各种参数，以实现对间隔物材料的选择性蚀刻，例如蚀刻剂气体的流速、蚀刻剂气体的浓度、载体气体的浓度、射频源(RF source，)的功率、偏压、压力、蚀刻制程的持续时间、在蚀刻制程期间维持在处理腔室中的温度、在蚀刻期间晶圆的温度、其他合适的蚀刻参数或其组合。在一些实施例中，蚀刻制程包括多个步骤。在一些实施方式中，在不使用装置的存储器区中的遮罩元件的情况下进行第一间隔物材料的蚀刻。
参照图8A及图8B的示例，蚀刻第一间隔物材料702(图7)以形成第一间隔物元件702’。第一间隔物元件702’沿着MTJ元件216’及底电极层214’的侧壁延伸。第一间隔物元件延伸至介电层212之间的开口602中。第一间隔物元件702’部分地邻接顶电极层218”的侧壁延伸。
在一些实施方式中，在蚀刻以形成第一间隔物元件之后，第一间隔物元件的剩余厚度t2为约50至
Figure BDA0003179717970000161
在一些实施例中，蚀刻制程提供了沿着介电层212的渐缩侧壁的厚度减小的第一间隔物材料。在一实施例中，在介电层212中形成的沟槽606的底部的端点(terminal point)为第一间隔物材料的空隙(void)。换言之，第一MTJ元件的间隔物元件702’不与第二邻近MTJ元件的间隔物元件702’相连(contiguous with)。可选择第一间隔物元件的厚度，使得其足以保护MRAM元件的侧壁，特别是MTJ元件216’的侧壁。如果厚度太小，则氧气可能会渗透(penetrate)到第一间隔物材料中，而所不期望地氧化MTJ元件216’。也可选择第一间隔物元件的厚度，使得提供足够的间隔以用于后续层的足够的间隙(gap)填充，并且提供足够的第二间隔物材料(例如，具有较低的k值)以改善邻近的MRAM元件之间的绝缘。
继续参照方法100至方框116，其中沉积蚀刻停止层。参照图9A及图9B的示例，形成蚀刻停止层802。在一些实施方式中，蚀刻停止层802延伸至半导体结构的逻辑区。在一实施例中，蚀刻停止层802为氧化铝。提供对例如后文所述的第二间隔物介电层的蚀刻选择性的其他组成也是可能的。
然后，继续参照方法100至方框118，其中在包括MRAM组件的半导体结构上方形成第二间隔物材料。第二间隔物材料可通过CVD制程(例如，PE-CVD、流动式化学气相沉积(flowable chemical vapor deposition，F-CVD)或其他合适的方法)、ALD制程、及/或其他合适的沉积方法来形成。第二间隔物材料可为具有相较于氧化硅而言更低的介电常数的氧化物，在本文中被称作低k氧化物。在一实施例中，第二间隔物材料具有约2至4之间的介电常数。在一些实施例中，第二间隔物材料1002的介电常数比第一间隔物材料702的介电常数小15％至80％。
在一实施例中，第二间隔物材料包括硅、氧、碳材料，例如碳掺杂的氧化硅(SiO：C)。在进一步的实施例中，SiO：C材料可具有约2.8至3.5的介电常数。在一实施例中，SiO：C材料中碳掺质的原子量在约13至18原子量％之间。在一实施例中，第二间隔物材料包括硅、氧、碳、及氢、或SiO：CH。在进一步的实施例中，SiO：CH材料可具有约2至2.8之间的介电常数。在一实施例中，SiO：CH材料中的碳掺质的原子浓度在约13至18原子量％之间，且SiO：CH材料中的氢掺质在约3至5原子量％之间。如果碳浓度增加太多，则在一些实施例中，材料的蚀刻选择性可能具有劣化(degrading)的风险，这不利地影响了所期望的轮廓。如果碳浓度降至最小值(例如5％)以下，则寄生电容可能会增加。
在一实施例中，第二间隔物材料包括硅、氧、及氟掺质、或SiO：F。在进一步的实施例中，SiO：F材料可具有约3.5至小于4之间的介电常数。氟掺质可具有与前文所述的碳实质相同的原子量百分比。
在一实施例中，可将第二间隔物材料沉积为约400至
Figure BDA0003179717970000171
之间的厚度t3。可选择厚度，使得足够的材料过填充(overfills)MRAM装置之间的间隙。在一实施例中，由于下方MTJ元件的形貌(topography)，第二间隔物材料形成非保形(non-conformal)层。
继续参照方法100至方框120，其中蚀刻第二间隔物材料以露出顶电极。在一实施例中，使用干式蚀刻制程来蚀刻第二间隔物材料。干式蚀刻制程可实施含氟气体(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)作为蚀刻剂气体。在进一步的实施例中，含氟蚀刻剂气体为CHF3。在一些实施例中，干式蚀刻制程可使用载体气体来输送蚀刻剂气体。载体气体包括氮气、氩气、氦气、氙气、其他合适的载体气体成分或其组合。可调整蚀刻制程的各种参数，以实现对间隔物材料的选择性蚀刻，例如蚀刻剂气体的流速、蚀刻剂气体的浓度、载体气体的浓度、射频源(RF source)的功率、偏压、压力、蚀刻制程的持续时间、在蚀刻制程期间维持在处理腔室中的温度、在蚀刻期间晶圆的温度、其他合适的蚀刻参数或其组合。在一些实施例中，选择性蚀刻制程选择性地移除第二间隔物材料，而实质上不蚀刻顶电极及/或蚀刻停止层。在一些实施例中，蚀刻制程包括多个步骤。
参照图11A的示例，回蚀刻第二间隔物材料层1002以形成第二间隔层1002’。回蚀刻的第二间隔层1002’露出顶电极218”。在一实施例中，第二间隔物材料1002’提供了上电极层218”，上电极层218”在第二间隔层1002’的顶表面上方延伸距离d1。在一些实施例中，距离d1在
Figure BDA0003179717970000181
至
Figure BDA0003179717970000182
之间。在进一步的实施例中，距离d1在约
Figure BDA0003179717970000183
至
Figure BDA0003179717970000184
之间。选择距离d1，使得足够的面积可用于随后与顶电极层218”的接触、顶电极的接触电阻是可接受的(例如，这取决于所得顶电极的厚度)、以及为MTJ元件提供足够的保护余度(margin)。在一实施例中，蚀刻停止层802为第二间隔物材料1002的回蚀刻提供了停止(stop)。
继续参照方法100至方框122，其中在顶电极上方形成金属化层。金属化层相较于金属化层208可为更高层级的金属。举例而言，在一实施例中，提供金属化层208于金属线层级Mn处，且在顶电极上方形成的金属化层(1204)为金属线层级Mn+2。
参照图12的示例，位于间隔层1002’上方的层间介电(inter-layer dielectric，ILD)层1202，例如在图12中所示。ILD层1202可实质上类似于ILD层206。ILD层1202可包括四乙氧基硅烷(tetraethyl orthosilicate，TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅，上述掺杂的氧化硅例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔融硅玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、及/或其他合适的介电材料。可通过PE-CVD、F-CVD、或其他合适的方法来形成ILD层1202。在一些实施例中，ILD层1202是由低k介电层或极低k介电层所形成，将ILD 202形成至厚度约为
Figure BDA0003179717970000191
如果使用极低k介电层，则可在沉积极低k介电层之后进行固化制程以增加其孔隙率(porosity)、降低k值、并提高机械强度。可在ILD层1202上进行一个或多个平坦化(例如，CMP)制程。
举例而言，方框122可在ILD层1202中形成导孔沟槽及开口(未绘示)，并且在其中沉积导电材料以提供内连线，例如落在电极218’上的顶电极导孔(top electrode via，TEVA)1204，例如在图12。在一实施例中，TEVA 1204从电极218’的顶部偏移(offset from)，使得TEVA 1204的底表面的一部分与蚀刻停止层802及第二间隔层1002’交界(interfaces)。金属线1205可为提供水平布线(routing)(例如，Mn+2)的金属线。金属线1205为金属内连线层的一部分，例如MRAM单元阵列中的位元线(例如，位元线BL)。顶电极导孔1204将MRAM单元电性连接至金属内连线层。在一些实施例中，顶电极导孔1204及金属线1205包括Cu或W。可通过镶嵌或双镶嵌制程来形成顶电极导孔1204及金属线1205。在一些实施例中，顶电极导孔1204实质上类似于BEVA 210。TEVA 1204及金属线1205为如前文所述的MLI的一部分。在一实施例中，金属线1205提供位元线与BEVA 210至金属线208，其提供字元线。
然后，继续参照方法100至方框124，其中进行例如下列的进一步的步骤：提供MLI的额外金属化层、形成(多个)钝化层以及进行更多的后段产线(back-end-of-line，BEOL)制程。
因此，在一些实施例中提供的方法100是在半导体结构上形成具有MTJ元件的MRAM装置的实施例，其在一些实施方式中可提供减小的电容。MTJ元件之间的介电常数的减小提供邻近MTJ元件阵列之间的电容减小。在一些实施方式中，通过第一及/或第二间隔物元件的配置及材料选择来提供电容的减小。为MTJ元件提供的第一及/或第二间隔物元件允许了更高频率操作。
现在参照图13，提供了半导体装置1300的实施例。半导体装置可与上述绘示的半导体装置200实质相似，并且提供由相同的参考数值指代的相似组件，以便于参照可等同地应用于装置1300的上述描述。装置1300绘示为在存储器区1300A及邻近逻辑区1300B中具有多个MRAM装置201，上述多个MRAM装置201绘示为201a、201b、201c。提供逻辑装置于逻辑区1300B中，并且可用于实现用于存取MRAM装置201的MRAM阵列的写/读逻辑或进行其他功能。
每个MRAM区1300A及逻辑区1300B可具有形成场效应晶体管(field effecttransistors，FETs)的相似的晶体管结构。结构包括在半导体基板204上的栅极结构107、及邻近的源极部件103、及漏极部件105。栅极107位于源极103及漏极105之间并在其下方定义通道区。接触插塞113形成在层间介电质(inter-layer dielectric，ILD)109中，并且可电性耦合至例如漏极105的末端FET。ILD109可与前文的ILD1202或ILD206实质相似。接触插塞113连接至MLI 1308，其可与前文参照图1A-图1B的方法100描述的MLI实质相似。ILD 109可通过用于形成这样的层的各种技术来形成，例如化学气相沉积(chemical vapordeposition，CVD)、低压CVD(low-pressure CVD，LP-CVD)、等离子体增强CVD(plasma-enhanced CVD，PE-CVD)、溅镀、及物理气相沉积(physical vapor deposition，PVD)、热成长(thermal growing)等。ILD 109可由例如下列多种介电材料所形成：氧化物、氮化物、低k材料、及/或其他合适的材料。在一些实施例中，ILD 109可包括额外层，例如接触蚀刻停止层(contact etch stop layers，CESL)。FETs的晶体管结构中的晶体管可为平面晶体管或非平面晶体管，例如FinFET或全绕式栅极(gate-all-around，GAA)。在一些实施例中，提供浅沟槽隔离(shallow trench isolation，STI)111，以定义并电性隔离邻近的晶体管。
半导体装置200包括位于晶体管结构上方的内连线结构1308(MLI)。内连线结构1308包括三个邻近的金属层Mn、Mn+1、Mn+2、及其他未绘示的金属层。金属层208为位于晶体管结构的顶表面上方的第n个金属层，而金属层1304及1206分别为第(n+1)个金属层及第(n+2)个金属层。因此，在一些实施例中，金属层208、1304、及1206也被称作金属层Mn、Mn+1及Mn+2。数字n可为任何自然数。举例而言，n可为3、4、5、6、或其他自然数。在本实施例中，包括相应的MTJ元件216’的MRAM单元201被实现在金属层Mn+1中。
金属层Mn在MRAM区1300A及逻辑区1300B中均包括ILD层206及金属线208。ILD层206可为氧化物、低k介电材料、或极低k介电材料，上述氧化物例如二氧化硅，上述低k介电材料例如碳掺杂的氧化物，上述极低k介电材料例如多孔碳掺杂的二氧化硅，且ILD层206从存储器区延伸至逻辑区。金属线208可由例如铝、铜、或其组合的金属所制成。金属层Mn+2再次在MRAM区1300A及逻辑区1300B中包括ILD层1202及金属线1206。ILD层1202可为氧化物、低k介电材料、或极低k介电材料，上述氧化物例如二氧化硅，上述低k介电材料例如碳掺杂的氧化物，上述极低k介电材料例如多孔碳掺杂的二氧化硅。金属线1206可由例如铝、铜、或其组合的金属所制成。
金属层Mn+1在逻辑区1300B中包括ILD层1306及金属线1304。导孔1302将金属线1304内连至金属线208。ILD层1306可为氧化物、低k介电材料、或极低k介电材料，上述氧化物例如二氧化硅，上述低k介电材料例如碳掺杂的氧化物，上述极低k介电材料例如多孔碳掺杂的二氧化硅。金属线1304可由例如铝、铜、或其组合的金属所制成。与金属线1304及导孔1302共平面的是分别包括MTJ元件216’及BEVA 210的存储器区1300A中的组件。应注意的是，第一间隔物元件702’、第二间隔物1002’并未延伸至逻辑区1300B。
尽管无意于限制，但是本公开的一个或多个实施例为半导体装置及其形成提供了许多益处。举例而言，本公开的实施例形成MRAM阵列，其中提供了邻接MTJ元件的低k氮化物组成间隔物元件及低k氧化物组成间隔物元件。这样可允许MTJ元件之间降低的电容。再者，本公开的实施例及组成可容易地集成至现有的半导体制造制程中。
在一例示性面向，本公开是关于一种半导体装置，包括：第一磁性穿隧接面(magnetic tunneling junction，MTJ)元件及第二MTJ元件，位于半导体基板上方。第一间隔层，邻接第一MTJ元件及第二MTJ元件的侧壁。第一间隔层具有低介电常数(low-k)氧化物组成。第二间隔层位于第一间隔层上，且具有低介电常数氮化物组成。
在进一步的实施例中，低介电常数氧化物组成包括硅、氧、以及氟或碳中的至少一种。在一实施例中，低k氧化物组成具有小于4的介电常数。在一实施例中，低介电常数氮化物组成包括硅、氮、以及碳或硼中的至少一种。在一些实施例中，低介电常数氮化物组成具有小于7的介电常数。在一实施例中，装置更包括蚀刻停止层，位于第一间隔层及第二间隔层之间。在一些实施例中，低介电常数氮化物组成为掺杂碳的氮化硅，且低介电常数氧化物组成为掺杂碳的氧化硅。在一实施例中，低介电常数氮化物组成邻接MTJ元件的铁电层的表面。
在另一个例示性面向，本公开是关于一种半导体装置，包括：底电极板；第一磁性穿隧接面(magnetic tunneling junction，MTJ)元件，位于底电极板上；及顶电极板，位于第一MTJ元件上方。第一间隔层，邻接第一MTJ元件、底电极板、及顶电极板的侧壁。第一间隔层包括硅、氮、以及碳或硼中的至少一种。第二间隔层位于第一间隔层上，且为下列的至少其一：硅或氧、以及氟或碳中的至少一种。
在进一步的实施例中，蚀刻停止层，夹设在第一间隔层及第二间隔层之间。在一实施例中，第二间隔层包括硅、氧、碳，且更包括氢。第一间隔层具有为碳的约13％至18％之间的原子量。
在另一个例示性面向，本公开是关于一种方法，包括提供结构，具有底电极材料层、磁性穿隧接面(magnetic tunnel junction，MTJ)堆叠、及顶电极材料层。形成遮罩元件于结构上方。蚀刻底电极材料层、MTJ堆叠、及顶电极材料层，以形成多个MTJ元件。沉积氮化物材料的保形层于该些MTJ元件上。蚀刻氮化物材料的保形层，以形成多个第一间隔物元件于多个MTJ元件的侧壁上。沉积低介电常数氧化物材料层于该些第一间隔物元件上并夹设在该些MTJ元件之间，低介电常数氧化物材料层包括硅、氧、以及至少一种掺质。
在方法的进一步的实施例中，在蚀刻氮化物材料的保形层之后，沉积蚀刻停止层于该些第一间隔物元件上。在一实施例中，蚀刻停止层为氧化铝。在一些实施方式中，方法包括通过至少一离子束蚀刻(ion beam etch，IBE)制程来蚀刻底电极材料层、MTJ堆叠、及顶电极材料层。在一实施例中，沉积保形层的步骤是通过原子层沉积(atomic layerdeposition，ALD)来进行的。在一实施例中，沉积氮化物材料的保形层的步骤包括沉积硅、氮、以及至少一种碳或硼的掺质。在一实施例中，沉积低介电常数氧化物材料层的步骤包括沉积至少一种氟或碳的掺质。在一些实施方式中，方法更包括形成层间介电(inter-layerdielectric，ILD)层于低介电常数氧化物材料层上方。
以上概述数个实施例的特征，以使本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。本发明所属技术领域中具有通常知识者应理解，可轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且可在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。

Claims (1)

1.一种半导体装置，包括：
一第一磁性穿隧接面元件及一第二磁性穿隧接面元件，位于一半导体基板上方；
一第一间隔层，邻接该第一磁性穿隧接面元件及该第二磁性穿隧接面元件的侧壁，其中该第一间隔层具有低介电常数氧化物组成；及
一第二间隔层，位于该第一间隔层上，其中该第二间隔层具有低介电常数氮化物组成。
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