CN114333731B - 扫描驱动电路和阵列基板 - Google Patents

Abstract

本申请实施例公开了一种扫描驱动电路，包括依次排列并级联的n个扫描驱动单元与两个虚拟扫描驱动单元，每个扫描驱动单元用于输出两个间隔预设时间的扫描驱动信号，每个虚拟扫描驱动单元用于输出两个间隔预设时间的级传信号。两个虚拟扫描驱动单元分别连接于第n‑1级扫描驱动单元与第n级扫描驱动单元，并分别输出两个第二级传信号至所述第n‑1个扫描驱动单元与所述第n个扫描驱动单元以驱动扫描驱动单元输出扫描驱动信号。仅需在级联的扫描驱动单元末端设置虚拟扫描驱动单元来控制扫描驱动信号的级传输出，从而有效降低了虚拟扫描驱动单元的数量以及占据的空间。本申请实施例还公开包括前述扫描驱动电路的阵列基板。

Description

扫描驱动电路和阵列基板

技术领域

本申请涉及显示技术领域，尤其涉及应用于显示面板中的扫描驱动电路和阵列基板。

背景技术

液晶显示器因其机身薄、省电、无辐射等众多优点，在众多领域得到了广泛的应用。如：液晶电视、移动电话、电子手表、数字相机和计算机屏幕等。

GDL电路(Gate Driver less，较少的栅极驱动器技术)是将液晶显示面板原有阵列制程的水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接IC(Integrated Circuit，集成电路板)来完成水平扫描线的驱动。GDL技术减少了外接IC的焊接工序，提升了产能并降低了产品成本，而且使液晶显示面板朝着窄边框或无边框的主流外观方向发展。

目前，显示面板相对两侧分别设置有GDL电路，相对两侧的GDL电路用于配合输出相应的扫描驱动信号。每一侧的GDL电路均采用相互级联的方式进行连接。为了表征GDL电路中处于首尾两个位置的GDL电路的级联，需要在首尾位置另外设置并不需要输出扫描驱动信号而仅用于级联驱动的虚拟GDL电路。但是显然，首尾均设置虚拟GDL电路的方式容易造成显示面板布线空间受到限缩，同时使得显示面板窄边框的设计空间受限。

发明内容

鉴于上述现有技术的不足本申请提出一种空间占据小的扫描驱动电路和阵列基板。

本申请实施例提供了一种扫描驱动电路，包括依次排列并级联的n个扫描驱动单元与两个虚拟扫描驱动单元，每个所述扫描驱动单元用于输出两个间隔预设时间的扫描驱动信号，每个所述虚拟扫描驱动单元用于输出两个间隔预设时间的级传信号。第x级扫描驱动单元级联于第x-2级扫描驱动单元，且所述第x级扫描驱动单元输出两个第一级传信号至所述第x-2级扫描驱动单元，2＜x≤n。两个所述虚拟扫描驱动单元分别连接于第n-1级扫描驱动单元与第n级扫描驱动单元，并分别输出两个第二级传信号至所述第n-1个扫描驱动单元与所述第n个扫描驱动单元，所述第一级传信号与所述第二级传信号用于驱动所述扫描驱动单元输出所述扫描驱动信号。

本实施例中扫描驱动电路仅需在n个扫描驱动单元的末端设置两个虚拟扫描驱动单元，两个虚拟扫描驱动单元分别连接至n个扫描驱动单元中末端的两个扫描驱动单元，输出对应的第二级传信号以驱动扫描驱动单元准确输出所述扫描驱动信号。由于虚拟扫描驱动单元的数量减小从而相应减小了虚拟扫描驱动单元占据的空间，使得显示面板窄边框的设计空间得到提升。

可选地，所述n个扫描驱动单元与所述两个虚拟扫描驱动单元分为4y组，每一组分别接收八个时钟信号，每一个所述扫描驱动单元与每一个所述虚拟扫描驱动单元分别接收两个时钟信号，y为正整数。

由于n个扫描驱动单元与所述两个虚拟扫描驱动单元刚好对应时钟信号划分为8y组，那么每一组GDL电路能够准确对应到8个时钟信号，有效提高了扫描驱动电路与其他功能电路的兼容性。

可选地，每一个扫描驱动单元包括相互连接的两个GDL电路，每一个GDL电路用于输出一个所述扫描驱动信号，所述n个扫描驱动单元包括2n个相互级联的GDL电路，其中在第x级扫描驱动单元中包括第2x级GDL电路与第2x-1级GDL电路，所述第2x级GDL电路级联于第2x-4级GDL电路，第2x-1级GDL电路级联于第2x-5级GDL电路，所述第2x-1级GDL电路为第一GDL电路，所述第2x级GDL电路为第二GDL电路。所述第一GDL电路用于接收第2x-5级GDL电路传输的第2x-5级第一级传信号，并依据所述第2x-5级第一级传信号输出第2x-1级第一级传信号和扫描驱动信号。所述第二GDL电路用于接收所述2x-4级GDL电路传输的2x-4级第一级传信号，并依据所述2x-4级第一级传信号输出第2x级第一级传信号和扫描驱动信号。

本实施例中，2n个相互级联的GDL电路中，相互级联的GDL电路之间间隔四个GDL电路，有效保证了具有第一级传信号和扫描驱动信号的输出时长，同时提高了扫描驱动信号输出效率，也即是有效提高了扫描驱动信号的输出频率，为提高图像显示的刷新率提供了较大空间。

可选地，所述第一GDL电路包括第一上拉控制模块、第一上拉模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第一节点和第二节点。所述第一上拉控制模块、所述第一上拉模块和所述第一下拉控制模块电性连接于所述第一节点。所述第一上拉控制模块用于根据接收的第2x-5级第一级传信号上拉所述第一节点的电位至第一电位。当所述第一节点的电位为第一电位时，所述第一上拉模块输出具有第一电位的第2x-1级第一级传信号，所述第2x-1级第一级传信号用于控制第x-2级扫描驱动单元中的第2x-5级GDL电路输出第二电位的第2x-5级第一级传信号和停止输出所述扫描驱动信号，以及控制第x+2级扫描驱动单元中的第2x+3级GDL电路输出第一电位的第2x+3级第一级传信号和输出所述扫描驱动信号。所述第一下拉控制模块用于下拉所述第一节点的电位至第二电位，所述第二下拉控制模块和所述第一下拉模块电性连接于所述第二节点，所述第二下拉控制模块用于上拉所述第二节点的电位至第一电位，当所述第二节点的电位为第一电位时，所述第一下拉模块输出具有第二电位的第2x-1级第一级传信号。

可选地，所述第二GDL电路包括第二上拉控制模块、第二上拉模块、第三下拉控制模块、第四下拉控制模块、第二下拉模块、第三节点和第四节点，所述第一下拉模块与所述第四节点电性连接。所述第二上拉控制模块、所述第二上拉模块和所述第三下拉控制模块电性连接于所述第三节点。所述第二上拉控制模块用于根据接收的第2x-4级第一级传信号上拉所述第三节点的电位至第一电位，当所述第三节点为第一电位时，所述第二上拉模块输出具有第一电位的第2x级第一级传信号，所述第2x级第一级传信号用于控制第x-2级扫描驱动单元中的第2x-4级GDL电路输出第二电位的第2x-4级第一级传信号和停止输出所述扫描驱动信号，以及控制第x+2级扫描驱动单元中的第2x+4级GDL电路输出第一电位的第2x+4级第一级传信号和输出所述扫描驱动信号。所述第二下拉控制模块用于下拉所述第三节点的电位至第二电位。所述第四下拉控制模块和所述第二下拉模块电性连接于所述第四节点，所述第四下拉控制模块用于上拉所述第四节点的电位至第一电位，当所述第四节点的电位为第一电位时，所述第二下拉模块输出具有第二电位的第2x级第一级传信号。

本实施例中，第一GDL电路通过前述功能模块的配合，有效保证了第一节点与第二节点的电压的稳定性，保证第一级传信号与扫描驱动信号的准确输出。第二GDL电路通过前述功能模块的配合，有效保证了第三节点与第四节点的电压的稳定性，保证第一级传信号与扫描驱动信号的准确输出。

可选地，所述第一GDL电路还包括第一下拉维持模块，所述第一下拉维持模块电性连接于所述第一节点、所述第二节点和所述第三节点。当所述第一节点为第一电位时，所述第一下拉维持模块将所述第二节点的电位下拉至第二电位，所述第一下拉模块停止输出第2x-1级第一级传信号和扫描驱动信号。当所述第三节点为第一电位时，所述第一下拉维持模块控制所述第二节点停止接收电源电压，所述第一下拉模块停止输出第2x-1级第一级传信号和扫描驱动信号。

所述第二GDL电路还包括第二下拉维持模块与第五节点，所述第二下拉维持模块电性连接于所述第一节点、所述第三节点和所述第四节点，所述第三下拉控制模块与所述第二下拉模块连接于所述第五节点，且所述第五节点与所述第二节点电性连接。当所述第一节点为第一电位时，所述第二下拉维持模块控制所述第四节点停止接收电源电压，所述第二下拉模块停止输出第2x级第一级传信号和扫描驱动信号。当所述第三节点为第一电位时，所述第二下拉维持模块下拉所述第四节点的电位至第二电位，所述第二下拉模块停止输出第2x级第一级传信号和扫描驱动信号。当所述第二节点的电位为第一电位时所述第五节点的电位为第一电位，以控制所述第二下拉模块输出具有第二电位的第2x级第一级传信号以及停止输出所述扫描驱动信号。

本实施例中，第一GDL电路中的第一下拉维持模块以及第二GDL电路中的第二下拉维持模块，通过接入相应的级联的GDL电路提供的第一级传信号能够准确维持当前扫描驱动单元中停止第一级传信号与扫描驱动信号的输出，提高各扫描驱动单元扫描驱动信号的输出时序的准确性。

可选地，当2＜x≤4时，所述第一下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管。所述第一下拉控制晶体管的栅极电性连接于所述第二节点，所述第一下拉控制晶体管的源极电性连接所述第一节点，所述第一下拉控制晶体管的漏极连接第一低压电源端并接入第一低压电位。所述第二下拉控制晶体管的栅极接入第一级传信号，所述第二下拉控制晶体管的源极电性连接所述第一节点，所述第二下拉控制晶体管的漏极接入第一低压电位。所述第三下拉控制晶体管的栅极电性连接所述第二节点，所述第三下拉控制晶体管的源极电性连接所述第一节点，所述第三下拉控制晶体管的漏极接入第一低压电位。

第三下拉控制模块包括第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管。所述第六下拉控制晶体管的栅极电性连接于所述第四节点，所述第六下拉控制晶体管的源极电性连接于所述第三节点，所述第六下拉控制晶体管的漏极接入第一低压电位。所述第七下拉控制晶体管的栅极接入第一级传信号，所述第七下拉控制晶体管的源极电性连接于所述第三节点，所述第七下拉控制晶体管的漏极接入第一低压电位。第八下拉控制晶体管的栅极电性连接于所述第五节点，所述第八下拉控制晶体管的源极电性连接于所述第三节点，所述第八下拉控制晶体管的漏极接入第一低压电位。

本实施例中，对于n个扫描驱动单元中任意个x级扫描驱动单元中，当2＜x≤4时，也即是第1～8级GDL电路中，第一下拉控制模块与第三下拉控制模块分别包括三个下拉控制晶体管，第1～8级GDL电路的电阻-电容负载(RC loading)相近，从而使得第1～8级GDL电路工作稳定性较佳。可选地，所述第一上拉控制模块还用以接入启动信号，用于上拉所述第一节点的电位至第一电位。当所述第一节点为第一电位时，所述第一上拉模块输出具有第一电位的第一级传信号，所述第二上拉控制模块还用以接入启动信号，用于上拉所述第三节点的电位至第一电位。当所述第三节点的电位为第一电位时，所述第二上拉模块输出具有第一电位的第一级传信号。

本实施例中，第一上拉控制模块以及第二控制上拉模块直接接入启动信号，从而使得第一节点和第三节点的电位能够准确被拉高至第一电位，并准确、快速地控制所第一上拉模块以及第二上拉模块输出对应的第一级传信号与扫描驱动信号。

可选地，当2＜x≤4，所述第一下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管。第一下拉控制晶体管的栅极电性连接于所述第二节点，所述第一下拉控制晶体管的源极电性连接所述第一节点，第一下拉控制晶体管的漏极接入第一低压电位，所述第二下拉控制晶体管的栅极接入第一级传信号。所述第二下拉控制晶体管的源极电性连接所述第一节点，所述第二下拉控制晶体管的漏极接入第一低压电位。所述第三下拉控制晶体管的栅极电性连接所述第二节点，所述第三下拉控制晶体管源极电性连接所述第一节点，所述第三下拉控制晶体管漏极接入第一低压电位。所述第四下拉控制晶体管的栅极接入复位信号，所述第四下拉控制晶体管的源极电性连接所述第一节点，所述第四下拉控制晶体管的漏极接入第一低压电位，

第三下拉控制模块包括第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管。所述第五下拉控制晶体管的栅极接入复位信号，所述第五下拉控制晶体管的源极电性连接于所述第三节点，所述第五下拉控制晶体管的漏极接入第一低压电位。所述第六下拉控制晶体管的栅极电性连接于所述第四节点，第六下拉控制晶体管的源极电性连接于所述第三节点，第六下拉控制晶体管的漏极接入第一低压电位。所述第七下拉控制晶体管的栅极接入第一级传信号，所述第七下拉控制晶体管的源极电性连接于所述第三节点，所述第七下拉控制晶体管的漏极接入第一低压电位。所述第八下拉控制晶体管的栅极电性连接于所述第五节点，所述第八下拉控制晶体管的源极电性连接于所述第三节点，所述第八下拉控制晶体管的漏极接入第一低压电位。

本实施例中，对于n个扫描驱动单元中任意个x级扫描驱动单元中，当2＜x≤4时，也即是第1～8级GDL电路中，第一下拉控制模块与第三下拉控制模块分别包括四个下拉控制晶体管且接入复位信号，当第一下拉模块或者第二下拉模块出现异常，第一下拉控制模块与第三下拉控制模块中的各下拉控制晶体管能够根据所述复位信号准确控制第一级传信号与扫描驱动信号的停止输出。同时对应地，第9～2n级GDL电路中，第一下拉控制模块与第三下拉控制模块也分别包括四个下拉控制晶体管，从而使得每一级GDL电路的电阻-电容负载(RC loading)相近，从而使得2n级GDL电路中各个GDL电路中晶体管等电子元件相同，整体性与工作稳定性较佳。

可选地，所述第一上拉控制模块还用以接入启动信号，用于上拉所述第一节点的电位至第一电位。当所述第一节点为第一电位时，所述第一上拉模块输出具有第一电位的第一级传信号，所述第二上拉控制模块还用以接入启动信号，用于上拉所述第三节点的电位至第一电位。当所述第三节点的电位为第一电位时，所述第二上拉模块输出具有第一电位的第一级传信号。

可选地，当4＜x≤n时，所述第一下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管。第一下拉控制晶体管的栅极电性连接于所述第二节点，所述第一下拉控制晶体管的源极电性连接所述第一节点，第一下拉控制晶体管的漏极接入第一低压电位。所述第二下拉控制晶体管的栅极接入第一级传信号，所述第二下拉控制晶体管的源极电性连接所述第一节点，所述第二下拉控制晶体管的漏极接入第一低压电位。所述第三下拉控制晶体管的栅极电性连接所述第二节点，所述第三下拉控制晶体管源极电性连接所述第一节点，所述第三下拉控制晶体管漏极接入第一低压电位。所述第四下拉控制晶体管的栅极接入启动信号，所述第四下拉控制晶体管的源极电性连接所述第一节点，所述第四下拉控制晶体管的漏极接入第一低压电位，

第三下拉控制模块包括第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管。所述第五下拉控制晶体管的栅极接入启动信号，所述第五下拉控制晶体管的源极电性连接于所述第三节点，所述第五下拉控制晶体管的漏极接入第一低压电位。所述第六下拉控制晶体管的栅极电性连接于所述第四节点，第六下拉控制晶体管的源极电性连接于所述第三节点，第六下拉控制晶体管的漏极接入第一低压电位。所述第七下拉控制晶体管的栅极接入所述第一级传信号，所述第七下拉控制晶体管的源极电性连接于所述第三节点，所述第七下拉控制晶体管的漏极接入第一低压电位。所述第八下拉控制晶体管的栅极电性连接于所述第五节点，所述第八下拉控制晶体管的源极电性连接于所述第三节点，所述第八下拉控制晶体管的漏极接入第一低压电位。

本实施例中，对于n个扫描驱动单元中任意个x级扫描驱动单元中，当4＜x≤n时，也即是第9～2n级GDL电路中，第一下拉控制模块与第三下拉控制模块分别包括四个下拉控制晶体管并且接入复位信号，当第一下拉模块或者第二下拉模块出现异常，第一下拉控制模块与第三下拉控制模块中的各下拉控制晶体管能够根据所述复位信号准确控制第一级传信号与扫描驱动信号的停止输出。同时，每一级GDL电路的电阻-电容负载(RC loading)相近，从而使得2n级GDL电路中各个GDL电路中晶体管等电子元件相同，整体性与工作稳定性较佳。可选地，所述第一上拉控制模块还用以接入所述第2x-5级第一级传信号，用于上拉所述第一节点的电位至第一电位。当所述第一节点的电位为第一电位时，所述第一上拉模块输出具有第一电位的第2x-1级第一级传信号。所述第二上拉控制模块还用以接入第2x-4级第一级传信号，用于上拉所述第三节点的电位至第一电位。当所述第三节点的电位为第一电位时，所述第二上拉模块输出具有第一电位的第2x级第一级传信号。

本实施例中，相互级联的GDL电路之间间隔四个GDL电路传输级传信号，有效保证了具有第一级传信号和扫描驱动信号的输出时长，同时提高了扫描驱动信号输出效率。

可选地，每一个所述虚拟扫描驱动单元包括两个虚拟GDL电路，四个所述虚拟GDL电路依序排列。所述四个虚拟GDL电路分别连接第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路，且分别输出所述第二级传信号至第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路，以驱动所述第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路停止输出所述扫描驱动信号。

本实施例中，两个虚拟GDL电路分别连接并输出第二级传信号至第n-1级扫描驱动单元、第n级扫描驱动单元，以驱动第n-1级扫描驱动单元、第n级扫描驱动单元准确输出扫描驱动信号。

可选地，所述虚拟扫描驱动单元包括中两个虚拟GDL电路包括第一虚拟GDL电路和第二虚拟GDL电路。第一虚拟GDL电路包括第一虚拟上拉控制模块、第一虚拟上拉模块、第一虚拟下拉控制模块、第二虚拟下拉控制模块、第一虚拟下拉模块、第一虚拟节点和第二虚拟节点。所述第一虚拟上拉控制模块、所述第一虚拟上拉模块和所述第一虚拟下拉控制模块电性连接于所述第一虚拟节点。所述第一虚拟上拉控制模块用于上拉所述第一虚拟节点的电位至第一电位，当所述第一虚拟节点的电位为第一电位时，所述第一虚拟上拉模块输出具有第一电位的所述第二级传信号，所述第二级传信号用于控制第n级扫描驱动单元及第n-1级扫描驱动单元中的一个所述GDL电路输出具有第二电位的所述第一级传信号和停止输出所述扫描驱动信号。所述第一虚拟下拉控制模块用于下拉所述第一虚拟节点的电位至第二电位。所述第二虚拟下拉控制模块和所述第一虚拟下拉模块电性连接于所述第二虚拟节点，所述第二虚拟下拉控制模块用于上拉所述第二虚拟节点的电位至第一电位，当所述第二虚拟节点的电位为第一电位时，所述第一虚拟下拉模块输出具有第二电位的所述第二级传信号。可选地，所述第二虚拟GDL电路包括第二虚拟上拉控制模块、第二虚拟上拉模块、第三虚拟下拉控制模块、第四虚拟下拉控制模块、第二虚拟下拉模块、第三虚拟节点和第四虚拟节点。所述第一虚拟下拉模块与所述第四虚拟节点电性连接。所述第二虚拟上拉控制模块、所述第二虚拟上拉模块和所述第三虚拟下拉控制模块电性连接于所述第三虚拟节点。所述第二虚拟上拉控制模块用于上拉所述第三虚拟节点的电位至第一电位，当所述第三虚拟节点的电位为第一电位时，所述第二虚拟上拉模块输出具有第一电位的第二级传信号，所述第二级传信号用于控制第n级扫描驱动单元及第n-1级扫描驱动单元中的一个所述GDL电路输出具有第二电位的所述第一级传信号和停止输出所述扫描驱动信号。所述第二虚拟下拉控制模块用于下拉第三虚拟节点的电位至第二电位。所述第四虚拟下拉控制模块和所述第二虚拟下拉模块电性连接于所述第四虚拟节点，所述第四虚拟下拉控制模块用于上拉所述第四虚拟节点的电位至第一电位，当所述第四虚拟节点的电位为第一电位时，所述第二虚拟下拉模块输出具有第二电位的所述第二级传信号。

本实施例中，两个虚拟GDL电路通过前述功能模块的配合，有效保证了第一虚拟节点与第二虚拟节点的电压的稳定性，保证第二级传信号的准确输出。

可选地，所述第一虚拟GDL电路还包括第一虚拟下拉维持模块，所述第一虚拟下拉维持模块电性连接于所述第一虚拟节点、所述第二虚拟节点和所述第三虚拟节点。当所述第一虚拟节点的电位为第一电位时，所述第一虚拟下拉维持模块将所述第二虚拟节点的电位下拉至第二电位，所述第一虚拟下拉模块停止输出第二级传信号。当所述第三虚拟节点的电位为第一电位时，所述第一虚拟下拉维持模块控制所述第二虚拟节点停止接收电源电压，所述第一虚拟下拉模块停止输出第二级传信号。所述第二虚拟GDL电路还包括第二虚拟下拉维持模块，所述第二虚拟下拉维持模块电性连接于所述第一虚拟节点、所述第三虚拟节点和所述第四虚拟节点。当所述第一虚拟节点的电位为第一电位时，所述第二虚拟下拉维持模块控制所述第四虚拟节点停止接收所述电源电压，所述第二虚拟下拉模块停止输出第二级传信号。当所述第三虚拟节点的电位为第一电位时，所述第二虚拟下拉维持模块下拉所述第四虚拟节点至第二电位，所述第二虚拟下拉模块停止输出第二级传信号。

本实施例中，第一虚拟GDL电路中的第一虚拟下拉维持模块以及第二虚拟GDL电路中的第二虚拟下拉维持模块，通过接入相应的级联的GDL电路提供的第一级传信号能够准确维持当前虚拟扫描驱动单元中停止第二级传信号的输出，提高各虚拟扫描驱动单元的第二级传信号输出时序的准确性。

可选地，本申请还提供一种包括前述扫描驱动电路的阵列基板，所述阵列基板包括2n条扫描线、多个呈阵列排布的像素单元以及上述的扫描驱动电路，所述2n条扫描线分别连接于所述n个扫描驱动单元，并分别依次自所述n个扫描驱动单元接收2n个扫描驱动信号，所述多个像素单元在所述2n个扫描驱动信号控制下接收图像数据并显示图像。

可选地，本申请还提供一种包括前述扫描驱动电路的显示终端。

相较于现有技术，阵列基板与显示终端中的扫描驱动电路，由于仅需在级联的扫描驱动单元末端设置虚拟扫描驱动单元来控制扫描驱动信号的级传输出，从而有效降低了虚拟扫描驱动单元的数量以及占据的空间。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例中显示终端侧面结构示意图；

图2为图1所示显示面板中阵列基板的平面结构示意图；

图3为本申请实施例中如图2所示扫描驱动电路的连接示意图；

图4为本申请第一实施例中如图3所示扫描驱动单元GDL5～GDL1080中任一扫描驱动单元的电路结构示意图；

图5为如图3所示扫描驱动单元GDL1～GDL4中任一扫描驱动单元的电路结构图；

图6为如图3所示虚拟扫描驱动单元GDL1与GDL2中任一虚拟扫描驱动单元的电路结构图；

图7为如图5所示扫描驱动单元GDL1～GDL4的布局结构示意图；

图8为如图5所示扫描驱动单元GDL1～GDL4的电路布局图；

图9为如图4所示扫描驱动单元GDL5～GDL1080中任意四个扫描驱动单元的布局结构示意图；

图10为如图4所示扫描驱动单元GDL5～GDL1080中任意四个扫描驱动单元的电路布局图；

图11为如图6所示虚拟扫描驱动单元GDL1与GDL2的布局结构示意图；

图12为如图6所示虚拟扫描驱动单元GDL1与GDL2的电路布局图；

图13为扫描驱动单元GDL1～GDL1080中任一扫描驱动单元的电路一帧图像显示过程时序图；

图14为本申请第二实施例中如图3所示扫描驱动单元GDL1～GDL4中任一扫描驱动单元的电路结构图。

附图标记：

1000-显示终端，900-显示面板，900a-图像显示区，900b-非显示区，900c-阵列基板，900d-对象基板，900e显示介质层，P-像素单元，120-数据线，130-扫描线，101-时序控制电路，102-数据驱动电路，103-扫描驱动电路，G1～G2n-扫描驱动信号；

CK(e)-第e条时钟信号，STV-启动信号，VDD-电源电压，Vss1-第一低压电位，Vss2-第二低压电位，Reset-复位信号；

100-扫描驱动模块，200-虚拟扫描驱动模块，100A-第一GDL电路，100B-第二GDL电路，10-第一上拉控制模块，20-第一上拉模块，30A-第一下拉控制模块，30B-第二下拉控制模块，40-第一下拉模块，50-第一下拉维持模块，Q(2c-1)(Q(2i-1))-第一节点，Qb(2c-1)(Qb(2i-1))-第二节点，60-第二上拉控制模块，70-第二上拉模块，80A-第三下拉控制模块，80B-第四下拉控制模块，90-第二下拉模块，55-第二下拉维持模块，Q(2c)(Q(2i))-第三节点，Qb(2c)(Qb(2i))-第四节点，Qb(2c+1)(Qb(2i+1))-第五节点，C(2c-1)-第2c-1级级传信号，C(2c)-第2c级级传信号，G(2c-1)-第2c-1级扫描驱动信号，G(2c)-第2c级扫描驱动信号，C(2i-1)-第2i-1级级传信号，C(2i)-第2i级级传信号，G(2i-1)-第2i-1级扫描驱动信号，G(2i)-第2i级扫描驱动信号；

200A-第一虚拟GDL电路，200B-第二虚拟GDL电路，210-第一虚拟上拉控制模块，220-第一虚拟上拉模块，230A-第一虚拟下拉控制模块，230B-第二虚拟下拉控制模块，240-第一虚拟下拉模块，250-第一虚拟下拉维持模块，P(2j-1)-第一虚拟节点，Pb(2j-1)第二虚拟节点，260-第二虚拟上拉控制模块，270-第二虚拟上拉模块，280A-第三虚拟下拉控制模块，280B-第四虚拟下拉控制模块，290-第二虚拟下拉模块，255-第二虚拟下拉维持模块，P(2j)-第三虚拟节点，Pb(2j)-第四虚拟节点，Pb(2j+1)-第五虚拟节点；Ca(1)～Ca(4)-虚拟级传信号；

T11-第十一晶体管，T21-第二十一晶体管，T22-第二十二晶体管，T31-三十一晶体管，T32-第三十二晶体管，T33-第三十三晶体管，T34-第三十四晶体管，T35-第三十五晶体管、T36-第三十六晶体管，T37-第三十七晶体管，T41-第四十一晶体管、T42-第四十二晶体管，T43-第四十三晶体管，T44-第四十四晶体管，T51-第五十一晶体管，T52-第五十二晶体管，T53-第五十三晶体管，T61-第六十一晶体管，T71-第七十一晶体管，T72-第七十二晶体管，T81-第八十一晶体管，T82-第八十二晶体管，T83-第八十三晶体管，T84-第八十四晶体管，T85-第八十五晶体管、T86-第八十六晶体管，T87-第八十七晶体管，T91-第九十一晶体管，T92-第九十二晶体管，T93-第九十三晶体管，T94-第九十四晶体管，T95-第九十五晶体管T96-第九十六晶体管，T97-第九十七晶体管。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。

以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。本申请中所提到的方向用语，例如，“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”、“侧面”等，仅是参考附加图式的方向，因此，使用的方向用语是为了更好、更清楚地说明及理解本申请，而不是指示或暗指所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸地连接，或者一体地连接；可以是机械连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。需要说明的是，本申请的说明书和权利要求书及所述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，本申请中使用的术语“包括”、“可以包括”、“包含”、或“可以包含”表示公开的相应功能、操作、元件等的存在，并不限制其他的一个或多个更多功能、操作、元件等。此外，术语“包括”或“包含”表示存在说明书中公开的相应特征、数目、步骤、操作、元素、部件或其组合，而并不排除存在或添加一个或多个其他特征、数目、步骤、操作、元素、部件或其组合，意图在于覆盖不排他的包含。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。

请参阅图1，图1为本申请一实施例中显示终端侧面结构示意图。如图1所示，显示终端1000包括显示面板900与其他元部件(图未示)，所述其他元部件包括电源模块、信号处理器模块、信号感测模块等。

其中，显示面板900包括图像显示区900a与非显示区900b。图像显示区900a用于执行图像显示，非显示区900b环绕设置于图像显示区900a周围以设置其他辅助部件或者模组。具体地，显示面板900包括有阵列基板900c与对向基板900d，以及夹设于阵列基板900c与对向基板900d的显示介质层900e。本实施例中，显示介质层中的显示介质为液晶(LiquidCrystal)即本实施例中显示面板900为液晶显示面板。

请参阅图2，其为图1所示显示面板中阵列基板的平面结构示意图。如图2所示，阵列基板900c中对应图像显示区900a包括多个呈矩阵排列的m*n像素单元(Pixel)P、m条数据线(Data Line)120、n条扫描驱动线(Scan Line)130，m、n为大于1的自然数。

对应显示面板900的非显示区900b，显示终端1000进一步包括的时序控制电路101、数据驱动电路(Data Driver)102和用于驱动像素单元进行图像显示的扫描驱动电路(Scan Driver)103设置于阵列基板900c上。

其中，数据驱动电路102与该多条数据线120电性连接，用于将待显示用的图像数据通过该多条数据线120以数据电压的形式传输至该多个像素单元P。

扫描驱动电路103与该多条扫描驱动线130电性连接，用于通过该多条扫描驱动线130输出扫描驱动信号G2n控制像素单元P何时接收图像数据。其中，扫描驱动电路103按照位置排列顺序自多条扫描驱动线130按照扫描周期依次自扫描驱动线G1、G2、…G32、…，Gn输出扫描驱动信号G1、G2、…G32、…，Gn。

时序控制电路101分别与数据驱动电路102、扫描驱动电路103电性连接，用于控制数据驱动电路102、扫描驱动电路103的工作时序，也即是输出对应的时序控制信号(时钟信号)至扫描驱动电路103、数据驱动电路102，以控制何时输出对应的扫描驱动信号Gn。

本实施例中，扫描驱动电路103为通过阵列基板栅极驱动(GOA)技术与制程的形式设置于阵列基板900c对应的区域，较佳地，扫描驱动电路103还可以进一步采用较少栅极驱动器技术(GDL)设置于阵列基板900c对应的区域。

可以理解，显示终端1000还包括有其他辅助电路用于共同完成图像的显示，例如图像接收处理电路(Graphics Processing Unit，GPU)、电源电路等，本实施例中不再对其进行赘述。

请参阅图3，图3为本申请实施例中如图2所示扫描驱动电路的连接示意图，扫描驱动电路103包括扫描驱动模块100和虚拟扫描驱动模块200，八个时钟信号CK(e)(e＝1、2、…、8)。

在本申请其他实施例中，扫描驱动电路103自时序控制电路101接收时钟信号的数量为8，可以分别表示八个时钟信号CK(e)(e＝1、2、…、8)，还可以依据实际需求进行调整，例如，4个时钟信号、6个时钟信号、10个时钟信号、12个时钟信号，数量不同的时钟信号来对应不同分辨率的显示面板。进一步，扫描驱动电路103还自时序控制电路101接收启动信号STV、复位信号Reset、第一低压电位Vss1、第二低压电位Vss2以及电源高压VDD。

其中，扫描驱动模块100输出对应的多个扫描驱动信号G1～G2n，本实施例中，n为1080，对应图2所示的2160条扫描线130，多个扫描驱动信号可以表示为G1～G2160。在本申请其他实施例中，扫描线的数量可以依据实际分辨率进行设定，并不以此为限。

具体地，扫描驱动模块100包括多个依序级联的扫描驱动单元GDL1～GDL1080，虚拟扫描驱动模块200包括两个虚拟扫描驱动单元GDLa1～GDLa2。虚拟扫描驱动单元GDLa1～GDLa2均分别包括第一虚拟GDL电路200A(图6)与第二虚拟GLD电路200B(图6)。

在本申请实施方式中，扫描驱动单元GDL1～GDL1080相互级联的具体方式可为，任意一个扫描驱动单元与间隔1个扫描驱动单元的扫描驱动单元级联，例如，第一级扫描驱动单元GDL1与第三级扫描驱动单元GDL3级联，第二级扫描驱动单元GDL2与第四级扫描驱动单元GDL4级联，以此类推，第n-5级扫描驱动单元GDLn-5与第n-3级扫描驱动单元GDLn-3，第n-4级扫描驱动单元GDLn-4与第n-2级扫描驱动单元GDLn-2级联。第n-1级扫描驱动单元GDLn-1与第n级扫描驱动单元GDLn分别与虚拟扫描驱动模块200中的两个虚拟扫描驱动单元GDLa1～GDLa2连接，并在两个虚拟扫描驱动单元GDLa1～GDLa2输出的第二级传信号驱动下准确输出相应的扫描驱动信号。本实施例中，虚拟扫描驱动模块200中的两个虚拟扫描驱动单元GDLa1～GDLa2仅用于级联驱动第n-1级扫描驱动单元GDLn-1与第n级扫描驱动单元GDLn，而无需输出扫描驱动信号。

具体地，第n-1级扫描驱动单元GDLn-1、第n级扫描驱动单元GDLn与虚拟扫描驱动单元GDLa1～GDLa2级联的具体连接方式为，第一级虚拟扫描驱动单元GDLa1与第n-1级扫描驱动单元GDLn-1(扫描驱动单元GDL1079)连接，第二级虚拟扫描驱动单元GDLa2与第n级扫描驱动单元GDLn(扫描驱动单元GDL1080)连接。

本实施例中，所述扫描驱动单元GDL1～GDL1080依序相互级联，具体为，其中每一个扫描驱动单元输出一个级传信号，所述级传信号驱动被级联的扫描驱动单元能够上拉与其连接的其中一个节点的节点电压，从而使得被连接的扫描驱动单元准确输出扫描驱动信号和级传信号。

例如，第一级扫描驱动单元GDL1输出的级传信号能上拉第三级扫描驱动单元GDL3的节点电压，从而使得输出扫描驱动信号和级传信号。第二级扫描驱动单元GDL2输出的级传信号能上拉第二级扫描驱动单元GDL4的节点电压，从而使得输出扫描驱动信号和级传信号，以此类推。

更为具体地，任意一个扫描驱动单元GDL包括两级输出扫描驱动信号的扫描驱动电路，为便于说明，后续均简称为GDL电路。每级GDL电路对应输出一个扫描驱动信号，故一个扫描驱动单元GDL输出两个扫描驱动信号。例如，扫描驱动单元GDL1输出扫描驱动信号G1和扫描驱动信号G2，扫描驱动单元GDL2输出扫描驱动信号G3和扫描驱动信号G4，……，扫描驱动单元GDL1079输出扫描驱动信号G2157和扫描驱动信号G2158，扫描驱动单元GDL1080输出扫描驱动信号G2159和扫描驱动信号G2160。虚拟扫描驱动模块200包括第一级虚拟扫描驱动单元GDLa1和第二级虚拟扫描驱动单元GDLa2。

本实施例中，由于扫描驱动单元GDL1～GDLn(扫描驱动单元GDL1～GDL1080)依序相互级联，由此扫描驱动单元GDL1～GDL1080包含的2n(2060)个GDL电路也应当是依序相互级联的。为了便于说明，2n个GDL电路可以分别定义为第一级GDL电路、第二级GDL电路、第三级GDL电路、第四级GDL电路，……，第2n-1级GDL电路和第2n级GDL电路。对应地，第一级GDL电路输出扫描驱动信号G1，第二级输出扫描驱动信号G2，……，第2n级GDL电路输出扫描驱动信号G2n。本实施例中，2n个GDL电路具体级联的可以为，任意一个GDL电路与间隔4个GDL电路的扫描驱动电路级联。其连接方式在本实施例中可为，在n个扫描驱动单元中，相互级联的扫描驱动单元之间间隔隔一个扫描驱动单元，也即是第x级扫描驱动单元级联于第x-2级扫描驱动单元，2＜x≤n。对应地，当第x级扫描驱动单元级联于第x-2级扫描驱动单元时，则第x级扫描驱动单元输出两个第一级传信号至第x-2级扫描驱动单元，从而驱动第x-2级扫描驱动单元输出扫描驱动信号。

本实施例中，扫描驱动电路103仅需在n个扫描驱动单元GDL1～GDLn的末端设置两个虚拟扫描驱动单元GDLa1～GDLa2，两个虚拟扫描驱动单元GDLa1～GDLa2分别连接至n个扫描驱动单元中末端的两个扫描驱动单元GDLn-1～GDLn，输出对应的第二级传信号以驱动扫描驱动单元GDLn-1～GDLn准确输出所述扫描驱动信号。由于虚拟扫描驱动单元GDLa1～GDLa2的数量较少，从而相应减小了虚拟扫描驱动单元占据的空间，使得显示面板窄边框的设计空间得到提升。

对应地2n级GDL电路中，相互级联的GDL电路之间间隔隔四个GDL电路，也即是第2x级GDL电路级联于第2x-4级GDL电路。更具体地，每个扫描驱动单元中的两个GDL电路分别定义为第一GDL电路与第二GDL电路。那么，对于2*n个相互级联的GDL电路而言，任意一个第一GDL电路用于接收第2x-4级GDL电路传输的级传信号，所述第二GDL电路用于接收所述2x-3级GDL电路传输的级传信号。

当x＝n时，也即是对于第n-1级扫描驱动单元GDLn-1与第n级扫描驱动单元GDLn中的第2n-3级GDL电路～第2n级GDL电路而言，分别连接于虚拟扫描驱动单元GDLa1～GDLa2包括的四个虚拟GDL电路，也即是分别连接至虚拟扫描驱动单元GDLa1～GDLa2包括的虚拟第一虚拟GDL电路200A与第二虚拟GLD电路200B。其中，两个虚拟扫描驱动单元GDLa1～GDLa2分别输出两个第二级传信号驱动至第2n-3级GDL电路～第2n级GDL电路，第2n-3级GDL电路～第2n级GDL电路在第二级传信号控制下准确输出相应的扫描驱动信号。例如，第一级GDL电路与第五级GDL电路级联，第四级GDL电路与第八级GDL电路级联，以此类推，本实施例不再赘述。

本实施例中，2n个相互级联的GDL电路中，相互级联的GDL电路之间间隔四个GDL电路，有效保证了具有第一级传信号和扫描驱动信号的输出时长，同时提高了扫描驱动信号输出效率，也即是有效提高了扫描驱动信号输出频率，为提高图像显示的刷新率提供了较大空间。

八个时钟信号CK(e)用于为扫描驱动电路103中扫描驱动单元GDL1～GDLn(扫描驱动单元GDL1～GDL1080)以及两个虚拟扫描驱动单元GDLa1～GDLa2提供扫描驱动时序，其中，e＝1、2、……、8。在本申请实施方式中，时钟信号CK(e)用于为多级所述扫描驱动单元GDL和多级所述虚拟扫描驱动单元GDLa提供时钟信号。

具体地，所述n个扫描驱动单元与所述两个虚拟扫描驱动单元共同被划分为4y组，也即是第一级GDL电路～第2n级GDLn以及四个虚拟GDL电路被分为4(2y)组，其中，y为正整数。由于每一组分别接收八个时钟信号，每一个所述扫描驱动单元与每一个所述虚拟扫描驱动单元分别接收两个时钟信号CK，也即是每一组中的GDL电路或者虚拟GDL电路分别接收一个时钟信号，由此，第一级GDL电路～第2n级GDLn及四个虚拟GDL电路刚好划分为8y组，那么每一组GDL电路能够准确对应到8个时钟信号，例如第一级GDL电路～第八级GDL电路分别对应时钟信号CK(1)～CK(8)，第九级GDL电路～第十六级GDL电路分别对应时钟信号CK(1)～CK(8)，......，以此类推，第2n-3级GDL电路～4个虚拟GDL电路分别对应时钟信号CK(1)～CK(8)。可见，第一级GDL电路开始其直接对应时钟信号CK(1)，有效提高了扫描驱动电路103与时序控制电路101的相互兼容性。

请参阅图4，图4为本申请第一实施例中如图3所示扫描驱动单元GDL5～GDL1080中任一扫描驱动单元的电路结构示意图。以扫描驱动单元GDLc为例，其中c大于4且小于n-1，并为正整数。扫描驱动单元GDLc包括两个GDL电路，可以分别定义为第一GDL电路100A和第二GDL电路100B，扫描驱动单元GDLc的第一GDL电路100A输出第2c-1级扫描驱动信号G(2c-1)和输出第2c-1级级传信号C(2c-1)，扫描驱动单元GDLc的第二GDL电路100B输出第2c级扫描驱动信号G(2c)和输出第2c级级传信号C(2c)。本实施例中，第2c-1级级传信号C(2c-1)与第2c级级传信号C(2c)为第一级传信号。

其中，所述第一GDL电路100A包括第一上拉控制模块10、第一上拉模块20、第一下拉控制模块30A、第二下拉控制模块30B、第一下拉模块40，第一下拉维持模块50，第一节点Q(2c-1)以及第二节点Qb(2c-1)。

所述第一上拉控制模块10电性连接级传信号输出端(C(2c-5))和电性连接第一节点Q(2c-1)，并接入第2c-5级级传信号C(2c-5)。所述第一上拉控制模块10利用第2c-5级级传信号C(2c-5)上拉第一节点Q(2c-1)的电位至第一电位，其中，第一电位为高点位，第二电位为低电位。

本实施例中，相互级联的GDL电路之间间隔四个GDL电路传输级传信号，有效保证了具有第一级传信号和扫描驱动信号的输出时长，同时提高了扫描驱动信号的输出效率。

所述第一上拉模块20接入第e条时钟信号CK(e)，并电性连接第一节点Q(2c-1)以及级传信号输出端(C(2c-1))与扫描驱动信号输出端(G(2c-1))。第一上拉模块20用于在第一节点Q(2c-1)的电位控制下依据第e条时钟信号CK(e)输出第2c-1级级传信号C(2c-1)和第2c-1级扫描驱动信号G(2c-1)。

所述第一下拉控制模块30A接入启动信号STV，电性连接第一节点Q(2c-1)、第二节点Qb(2c-1)、第一低压电源端以及级传信号输出端(C(2c+3))，并自所述第一低压电源端接入第一低压电位Vss1以及自级传信号输出端(C(2c+3))接入第2c+3级级传信号C(2c+3)，所述第一下拉控制模块30A利用启动信号STV下拉第一节点Q(2c-1)的电位，利用第2c+3级级传信号C(2c+3)下拉第一节点Q(2c-1)的电位至第二电位。

若图4所示的电路为扫描驱动单元GDL5～GDL1078的电路结构示意图，则第一GDL电路100A的第一下拉控制模块30A接入启动信号STV。若图4所示的电路为扫描驱动单元GDL1079的电路结构示意图，则第一GDL电路100A的第一下拉控制模块30A接入虚拟扫描驱动单元GDL1的第一虚拟GDL电路的级传信号。若图4所示的电路为扫描驱动单元GDL1080的电路结构示意图，则第一GDL电路100A的第一下拉控制模块30A接入虚拟扫描驱动单元GDL2的第一虚拟GDL电路的级传信号。

所述第二下拉控制模块30B接入电源高压VDD、电性连接第一节点Q(2c-1)以及电性连接第二节点Qb(2c-1)。所述第二下拉控制模块30B利用第一节点Q(2c-1)的低电平和电源高压VDD上拉第二节点Qb(2c-1)的电位至第一电位。

所述第一下拉模块40电性连接第二节点Qb(2c-1)、级传信号输出端(C(2c-1))、扫描驱动信号输出端(G(2c-1))、第一低压电源端(未标示)以及第二低压电源端(未标示)，并自所述第一低压电源端接入第一低压电位Vss1，自所述第二低压电源端接入第二低压电位Vss2。所述第一下拉模块40利用第二节点Qb(2c-1)的第一电位输出第2c-1级级传信号C(2c-1)，利用第二节点Qb(2c-1)的第一电位输出第2c-1级扫描驱动信号G(2c-1)。

所述第一下拉维持模块50电性连接第一节点Q(2c-1)、第二节点Qb(2c-1)、级传信号输出端(C(2c-5))以及第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1以及自所述级传信号输出端(C(2c-5))接入第2c-5级级传信号C(2c-5)。所述第一下拉维持模块50利用第2c-5级级传信号C(2c-5)维持第一节点Q(2c-1)和第二节点Qb(2c-1)电平。所述第一下拉维持模块50用于当第一节点Q(2n-1)为第一电位时，将第二节点Qb(2c-1)的电位下拉至第二电位，所述第一下拉模块40停止输出第2c-1级级传信号C(2c-1)和第2c-1级级传信号C(2c-1)扫描驱动信号G(2c-1)。

本实施例中，第2c-5级级传信号C(2c-5)与第2c+3级级传信号C(2c+3)为第一级传信号。第一虚拟GDL电路的级传信号为第二级传信号。

所述第一GDL电路100A通过前述功能模块的配合，有效保证了第一节点Q(2c-1)与第二节点Qb(2c-1)的电压的稳定性，保证第一级传信号与扫描驱动信号的准确输出。具体地，所述第一上拉控制模块10包括第十一晶体管T11。第十一晶体管T11的栅极和源极电性连接级传信号输出端(C(2c-5))，并接入第2c-5级级传信号C(2c-5)，漏极电性连接第一节点Q(2c-1)。

所述第一上拉模块20包括第二十一晶体管T21和第二十二晶体管T22。其中，所述第二十一晶体管T21的源极接入第e条时钟信号CK(e)，栅极电性连接第一节点Q(2c-1)，漏极电性连接级传信号输出端(C(2c-1))。所述第二十二晶体管T22的源极接入第e条时钟信号CK(e)，栅极电性连接第一节点Q(2c-1)，漏极电性连接级传信号输出端(C(2c-1))。

所述第一下拉控制模块30A包括第三十一晶体管T31、第三十二晶体管T32、第三十三晶体管T33和第三十四晶体管T34。其中，所述第三十一晶体管T31的栅极接入启动信号STV，源极电性连接第一节点Q(2c-1)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。所述第三十二晶体管T32的栅极电性连接于第二节点Qb(2c-1)，源极电性连接第一节点Q(2c-1)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。所述第三十三晶体管T33的栅极电性连接级传信号输出端(C(2c+3))，并接入第2c+3级级传信号C(2c+3)，源极电性连接第一节点Q(2c-1)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。所述第三十四晶体管T34的栅极电性连接第二节点Qb(2c-1)，源极电性连接第一节点Q(2c-1)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。为了便于理解与说明，所述第三十二晶体管T32可以定义为第一下拉控制晶体管，所述第三十三晶体管T33可以定义为第二下拉控制晶体管，所述第三十四晶体管T34可以定义为第三下拉控制晶体管，所述第三十一晶体管T31可以定义为第四下拉控制晶体管。

若图4所示的电路为扫描驱动单元GDL5～GDL1078的电路连接结构图，则第一GDL电路100A的所述第三十三晶体管T33的栅极接入启动信号STV。若图4所示的电路为扫描驱动单元GDL1079的电路连接结构图，则第一GDL电路100A的所述第三十三晶体管T33的栅极电性连接虚拟级传信号输出端，并接入虚拟扫描驱动单元GDL1的第一虚拟GDL电路的级传信号。若图4所示的电路为扫描驱动单元GDL1080的电路连接结构图，则第一GDL电路100A的所述第三十三晶体管T33的栅极电性连接虚拟级传信号输出端，并接入虚拟扫描驱动单元GDL2的第一虚拟GDL电路的级传信号。

所述第二下拉控制模块30B包括第三十五晶体管T35、第三十六晶体管T36和第三十七晶体管T37。第三十五晶体管T35源极和栅极电性连接电源电压VDD，漏极与第三十六晶体管T36的栅极、第三十七晶体管T37的源极电性连接。第三十六晶体管T36的源极电性连接电源电压VDD，漏极电性连接第二节点Qb(2c-1)。第三十七晶体管T37的栅极电性连接第一节点Q(2c-1)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。

所述第一下拉模块40包括第四十一晶体管T41、第四十二晶体管T42、第四十三晶体管T43和第四十四晶体管T44。其中，第四十一晶体管T41的栅极电性连接于第二节点Qb(2c-1)，源极电性连接级传信号输出端(C(2c-1))，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。第四十二晶体管T42的栅极电性连接于第二节点Qb(2c-1)，源极电性连接扫描驱动信号输出端(G(2c-1))，漏极电性连接第二低压电源端，并自所述第二低压电源端接入第二低压电位Vss2。第四十三晶体管T43的栅极电性连接于第四节点Qb(2c)，源极电性连接扫描驱动信号输出端(G(2c-1))，漏极电性连接第二低压电源端，并自所述第二低压电源端接入第二低压电位Vss2。第四十四晶体管T44的栅极电性连接于第四节点Qb(2c)，源极电性连接级传信号输出端(C(2c-1))，漏极电性连接第二低压电源端，并自所述第二低压电源端接入第二低压电位Vss2。

第一下拉维持模块50包括第五十一晶体管T51、第五十二晶体管T52和第五十三晶体管T53。其中，所述第五十一晶体管T51栅极电性连接第一节点Q(2c-1)，源极电性连接于第二节点Qb(2c-1)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。第五十二晶体管T52的栅极电性连接级传信号输出端(C(2c-5))，并接入第2c-5级级传信号C(2c-5)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1，源极电性连接于第二节点Qb(2c-1)。第五十三晶体管T53栅极电性连接于第三节点Q(2c)，源极电性连接于第三十五晶体管T35的漏极，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。

所述第二GDL电路100B包括第二上拉控制模块60、第二上拉模块70、第三下拉控制模块80A、第四下拉控制模块80B、第二下拉模块90、第二下拉维持模块55、第三节点Q(2c)、第四节点Qb(2c)以及第五节点Qb(2c+1)。

所述第二上拉控制模块60电性连接级传信号输出端(C(2c-4))和电性连接第三节点Q(2c)，并自所述级传信号输出端(C(2c-4))接入第2c-4级级传信号C(2c-4)。所述第二上拉控制模块60利用第2c-4级级传信号C(2c-4)上拉第三节点Q(2c)的电位至第一电位，其中，第一电位为高点位，第二电位为低电位。

本实施例中，相互级联的GDL电路之间间隔四个GDL电路传输级传信号，有效保证了具有第一级传信号和扫描驱动信号的输出时长，同时提高了扫描驱动信号输出效率。

所述第二上拉模块70接入第e+1条时钟信号CK(e+1)，并电性连接第三节点Q(2c)以及级传信号输出端(C(2c))与扫描驱动信号输出端(G(2c))。所述第二上拉模块70用于在第e+1条时钟信号CK(e+1)的控制下，通过第三节点Q(2c)的第一电位输出第2c级级传信号C(2c)和第2c级扫描驱动信号G(2c)。

所述第三下拉控制模块80A接入启动信号STV，电性连接第三节点Q(2c)、第四节点Qb(2c)、第一低压电源端以及级传信号输出端(C(2c+4))，并自所述第一低压电源端接入第一低压电位Vss1以及自所述级传信号输出端(C(2c+4))接入第2c+4级级传信号C(2c+4)，所述第三下拉控制模块80A利用启动信号STV下拉第三节点Q(2c)的电位，利用第2c+4级级传信号C(2c+4)下拉第三节点Q(2c)的电位至第二电位。

所述第三下拉控制模块80A与所述第二下拉模块90连接于所述第五节点Qb(2c+1)，且所述第五节点Qb(2c+1)与所述第二节点Qb(2c-1)电性连接，当所述第二节点Qb(2c-1)为第一电位时所述第五节点Qb(2c+1)的电位也为第一电位，以控制所述第二下拉模块90输出具有第二电位的第2x级第一级传信号以及停止输出所述扫描驱动信号。

若图4所示的电路为扫描驱动单元GDL5～GDL1078的电路连接结构图，则第二GDL电路100B的第三下拉控制模块80A接入启动信号STV。若图4所示的电路为扫描驱动单元GDL1079的电路连接结构图，则第二GDL电路100B的第三下拉控制模块80A电性连接虚拟级传信号输出端，并接入虚拟扫描驱动单元GDL1的第二虚拟GDL电路的级传信号。若图4所示的电路为扫描驱动单元GDL1080的电路连接结构图，则第二GDL电路100B的第三下拉控制模块80A电性连接虚拟级传信号输出端，并接入虚拟扫描驱动单元GDL2的第二虚拟GDL电路的级传信号。

所述第四下拉控制模块80B接入电源高压VDD、电性连接第三节点Q(2c)以及电性连接第四节点Qb(2c)。所述第四下拉控制模块80B利用第三节点Q(2c)的低电平和电源高压VDD上拉第四节点Qb(2c)的电位至第一电位。

所述第二下拉模块90电性连接第四节点Qb(2c)、级传信号输出端(C(2c))、扫描驱动信号输出端(G(2c))、第一低压电源端以及第二低压电源端，并自所述第一低压电源端接入第一低压电位Vss1以及自所述第二低压电源端接入第二低压电位Vss2。所述第二下拉模块90利用第四节点Qb(2c)的第一电位输出第2c级级传信号C(2c)，利用第四节点Qb(2c)的第一电位输出第2c级扫描驱动信号G(2c)。

所述第二下拉维持模块55电性连接第三节点Q(2c)、电性连接第四节点Qb(2c)、级传信号输出端(C(2c-5))以及第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1以及自所述级传信号输出端(C(2c-5))接入第2c-5级级传信号C(2c-5)。利用第2c-5级级传信号C(2c-5)维持第三节点Q(2c)和第四节点Qb(2c)电平。所述第二下拉维持模块55用于当第三节点Q(2c)为第一电位时，将第四节点Qb(2c)的电位下拉至第二电位。

本实施例中，第2c-4级级传信号C(2c-4)与第2c+4级级传信号C(2c+4)为第一级传信号。第二虚拟GDL电路的级传信号为第二级传信号。

所述第二GDL电路100B通过前述功能模块的配合，有效保证了第三节点Q(2c)与第四节点Qb(2c)的电压的稳定性，保证第一级传信号与扫描驱动信号的准确输出。

在示例性实施方式中，当所述第一节点Q(2c-1)为第一电位时，所述第一下拉维持模块50将所述第二节点Qb(2c-1)的电位下拉至第二电位，所述第一下拉模块40停止输出第一级传信号和扫描驱动信号，当所述第三节点Q(2c)为第一电位时，所述第一下拉维持模块50控制所述第二节点Qb(2c-1)停止接收电源电压，所述第一下拉模块40停止输出第一级传信号和扫描驱动信号。当所述第一节点Q(2c-1)为第一电位时，所述第二下拉维持模块55控制所述第四节点Qb(2c)停止接收电源电压，所述第二下拉模块90停止输出第一级传信号和扫描驱动信号，当所述第三节点Q(2c)为第一电位时，所述第二下拉维持模块55下拉所述第四节点Qb(2c)的电位至第二电位，所述第二下拉模块90停止输出第一级传信号和扫描驱动信号。

本实施例中，第一GDL电路100A中的第一下拉维持模块50以及第二GDL电路100B中的第二下拉维持模块55，通过接入相应的级联的GDL电路提供的第一级传信号能够准确维持当前扫描驱动单元中停止第一级传信号与扫描驱动信号的输出，提高各扫描驱动单元扫描驱动信号的输出时序的准确性。

第二上拉控制模块60包括第六十一晶体管T61。第六十一晶体管T61的栅极和源极电性连接级传信号输出端(C(2c-4))，并接入第2c-4级级传信C(2c-4)，漏极电性连接于第三节点Q(2c)。

所述第二上拉模块70包括第七十一晶体管T71和第七十二晶体管T72。其中，第七十一晶体管T71的源极接入第e+1条时钟信号CK(e+1)，栅极电性连接于第三节点Q(2c)，漏极电性连接级传信号输出端(C(2c))。第七十二晶体管T72源极接入第e+1条时钟信号CK(e+1)，栅极电性连接于第三节点Q(2c)，漏极电性连接级传信号输出端(C(2c))。

第三下拉控制模块80A包括第八十一晶体管T81、第八十二晶体管T82、第八十三晶体管T83和第八十四晶体管T84。其中，第八十一晶体管T81的栅极接入启动信号STV，源极电性连接于第三节点Q(2c)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。第八十二晶体管T82的栅极电性连接于第四节点Qb(2c)，源极电性连接于第三节点Q(2c)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。第八十三晶体管T83的栅极电性连接级传信号输出端(C(2c+4))，并接入第2c+4级级传信号C(2c+4)，源极电性连接于第三节点Q(2c)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。第八十四晶体管T84的栅极电性连接于第五节点Qb(2c+1)，源极电性连接于第三节点Q(2c)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。

本实施例中，第9～2n级GDL电路中的第一下拉控制模块30A与第三下拉控制模块80A分别包括四个下拉控制晶体管并且接入复位信号Reset，当第一下拉模块20或者第二下拉模块70出现异常，第一下拉控制模块30A与第三下拉控制模块80A中的各下拉控制晶体管能够根据所述复位信号Reset准确控制第一级传信号与扫描驱动信号的停止输出。同时，每一级GDL电路的电阻-电容负载(RC loading)相近，从而使得2n级GDL电路中各个GDL电路中晶体管等电子元件相同，整体性与工作稳定性较佳。

为了便于理解与说明，所述第八十一晶体管可以定义为第五下拉控制晶体管，所述第八十二晶体管可以定义为第六下拉控制晶体管，所述八十三晶体管可以定义为第七下拉控制晶体管，所述第八十四晶体管可以定义为第八下拉控制晶体管。

若图4所示的电路为扫描驱动单元GDL5～GDL1078的电路连接结构图，则第二GDL电路100B的第八十一晶体管T81的栅极接入启动信号STV。若图4所示的电路为扫描驱动单元GDL1079的电路连接结构图，则第二GDL电路100B的第八十一晶体管T81的栅极电性连接虚拟级传信号输出端，并接入虚拟扫描驱动单元GDL1的第二虚拟GDL电路的级传信号。若图4所示的电路为扫描驱动单元GDL1080的电路连接结构图，则第二GDL电路100B的第八十一晶体管T81的栅极电性连接虚拟级传信号输出端，并接入虚拟扫描驱动单元GDL2的第二虚拟GDL电路的级传信号。

第四下拉控制模块80B包括第八十五晶体管T85、第八十六晶体管T86和第八十七晶体管T87。其中，第八十五晶体管T85的源极和栅极接入电源电压VDD，漏极与第八十六晶体管T86的栅极和第八十七晶体管T87的源极电性连接。第八十六晶体管T86的源极接入电源电压VDD，漏极电性连接于第四节点Qb(2c)。第八十七晶体管T87的栅极电性连接于第三节点Q(2c)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。

所述第二下拉模块90包括第九十一晶体管T91、第九十二晶体管T92、第九十三晶体管T93和第九十四晶体管T94。其中，第九十一晶体管T91的栅极电性连接于第四节点Qb(2c)，源极电性连接级传信号输出端(C(2c))，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。第九十二晶体管T92的栅极电性连接于第四节点Qb(2c)，源极输出第2c级扫描驱动信号G(2c)，漏极接入第二低压电位Vss2。第九十三晶体管T93的栅极电性连接于第五节点Qb(2c+1)，源极电性连接扫描驱动信号输出端(G(2c))，漏极电性连接第二低压电源端，并自所述第二低压电源端接入第二低压电位Vss2。第九十四晶体管T94的栅极电性连接于第五节点Qb(2c+1)，源极电性连接级传信号输出端(C(2c))，漏极电性连接第二低压电源端，并自所述第二低压电源端接入第二低压电位Vss2。

所述第二下拉维持模块55包括第九十五晶体管T95、第九十六晶体管T96和第九十七晶体管T97。其中，第九十五晶体管T95的栅极电性连接于第三节点Q(2c)，源极电性连接于第四节点Qb(2c)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。第九十六晶体管T96的栅极电性连接级传信号输出端(C(2c-5))，并接入第2c-5级级传信号C(2c-5)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1，源极电性连接于第四节点Qb(2c)。第九十七晶体管T97的栅极电性连接于第一节点Q(2c-1)，源极电性连接于第八十五晶体管T85的漏极，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。

请参阅图5，图5为如图3所示扫描驱动单元GDL1～GDL4中任一扫描驱动单元的电路结构图。以扫描驱动单元GDLi为例，i＝1，2，3，4。扫描驱动单元GDLi的第一GDL电路100A与所述扫描驱动单元GDLc的第一GDL电路100A的区别在于：扫描驱动单元GDLi的第一GDL电路100A的所述第一下拉控制模块30A中未设计第三十一晶体管T31以及未接入启动信号STV。所述扫描驱动单元GDLi的第二GDL电路100B与所述扫描驱动单元GDLc的第二GDL电路100B的区别在于：扫描驱动单元GDLi的第二GDL电路100B的所述第二下拉控制模块80A中未设计第八十一晶体管T81以及未接入启动信号STV。本实施例中，也即是第1～8级GDL电路中，所述第一下拉控制模块30A与所述第三下拉控制模块80A分别包括三个下拉控制晶体管，第1～8级GDL电路的电阻-电容负载(RC loading)相近，从而使得第1～8级GDL电路工作稳定性较佳。

具体的，在本申请实施方式中，扫描驱动单元GDL1～GDL4中的所述第一上拉控制模块10接入启动信号STV，用于上拉所述第一节点Q(2i-1)的电位至第一电位，当所述第一节点Q(2i-1)为第一电位时，所述第一上拉模块20输出具有第一电位的级传信号。也即是，扫描驱动单元GDL1～GDL4中的第十一晶体管T11的栅极和源极接入启动信号STV。扫描驱动单元GDL1与GDL2中的所述第一下拉维持模块50接入启动信号STV，扫描驱动单元GDL3与GDL4中的所述第一下拉维持模块50电性连接级传信号输出端(C(2i-5))，并接入第2i-5级级传信号C(2i-5)，也即是，扫描驱动单元GDL1与GDL2中的所述第五十二晶体管T52的栅极接入启动信号STV，扫描驱动单元GDL3与GDL4中的所述第五十二晶体管T52的栅极电性连接级传信号输出端(C(2i-5))，并接入第2i-5级级传信号C(2i-5)。

本实施例中，第2i-1级级传信号C(2i-1)与第2i级级传信号C(2i)为第一级传信号。

扫描驱动单元GDL1～GDL4中的所述第二上拉控制模块60接入启动信号STV，用于上拉所述第三节点Q(2i)的电位至第一电位，当所述第三节点Q(2i)的电位为第一电位时，所述第二上拉模块70输出具有第一电位的级传信号。也即是，扫描驱动单元GDL1～GDL4中的所述第六十一晶体管T61的栅极和源极接入启动信号STV。扫描驱动单元GDL1和GDL2中的所述第二下拉维持模块55接入启动信号STV，扫描驱动单元GDL3与GDL4中的第二下拉维持模块55级传信号输出端(C(2i-5))，并接入第2i-5级级传信号C(2i-5)，也即是，扫描驱动单元GDL1和GDL2中的所述第九十六晶体管T96的栅极接入启动信号STV，扫描驱动单元GDL3与GDL4中的所述第九十六晶体管T96的栅极接入级传信号输出端(C(2i-5))，并第2i-5级级传信号C(2i-5)。

其中，第一上拉控制模块10以及第二控制上拉模块60直接接入启动信号，从而使得第一节点Q(2i-1)和第三节点Q(2i)的电位能够准确被拉高至第一电位，并准确、快速地控制所第一上拉模块20以及第二上拉模块70输出对应的第一级传信号与扫描驱动信号。

请参阅图6，图6为如图3所示虚拟扫描驱动单元GDL1与GDL2中任一虚拟扫描驱动单元的电路结构图。

每一个所述虚拟扫描驱动单元包括两个虚拟GDL电路，四个所述虚拟GDL电路依序排列，所述四个虚拟GDL电路分别连接第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路，且分别输出所述第二级传信号至第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路，以驱动所述第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路停止输出所述扫描驱动信号。

本实施例中，两个虚拟GDL电路分别连接并输出第二级传信号至第n-1级扫描驱动单元、第n级扫描驱动单元，以驱动第n-1级扫描驱动单元、第n级扫描驱动单元准确输出扫描驱动信号。

虚拟扫描驱动单元GDL1～GDL2也分别包括第一虚拟GDL电路200A与第二虚拟GLD电路200B。

所述第一虚拟GDL电路200A包括第一虚拟上拉控制模块210、第一虚拟上拉模块220、第一虚拟下拉控制模块230A、第二虚拟下拉控制模块230B、第一虚拟下拉模块240、第一虚拟下拉维持模块250、第一虚拟节点P(2j-1)和第二虚拟节点Pb(2j-1)。

所述第一虚拟上拉控制模块210、所述第一虚拟上拉模块220和所述第一虚拟下拉控制模块230A电性连接于所述第一虚拟节点P(2j-1)。

所述第一虚拟上拉控制模块210用于上拉所述第一虚拟节点P(2j-1)的电位至第一电位，当所述第一虚拟节点P(2j-1)的电位为第一电位时，所述第一虚拟上拉模块220输出具有第一电位的所述第二级传信号，所述第二级传信号用于控制第n级扫描驱动单元及第n-1级扫描驱动单元中的一个所述GDL电路输出具有第二电位的所述第一级传信号和停止输出所述扫描驱动信号。

所述第一虚拟下拉控制模块230A用于下拉所述第一虚拟节点P(2j-1)的电位至第二电位。

所述第二虚拟下拉控制模块230B和所述第一虚拟下拉模块240电性连接于所述第二虚拟节点Pb(2j-1)，所述第二虚拟下拉控制模块230B用于上拉所述第二虚拟节点Pb(2j-1)的电位至第一电位，当所述第二虚拟节点Pb(2j-1)的电位为第一电位时，所述第一虚拟下拉模块240输出具有第二电位的所述第二级传信号。

所述第二虚拟GDL电路200B包括第二虚拟上拉控制模块260、第二虚拟上拉模块270、第三虚拟下拉控制模块280A、第四虚拟下拉控制模块280B、第二虚拟下拉模块290、第二虚拟下拉维持模块255、第三虚拟节点P(2j)、第四虚拟节点Pb(2j)以及第五虚拟节点Pb(2j+1)，所述第一虚拟下拉模块240与所述第四虚拟节点Pb(2j)电性连接。

所述第二虚拟上拉控制模块260、所述第二虚拟上拉模块270和所述第三虚拟下拉控制模块280A电性连接于所述第三虚拟节点P(2j)。

所述第二虚拟上拉控制模块260用于上拉所述第三虚拟节点P(2j)的电位至第一电位，当所述第三虚拟节点P(2j)的电位为第一电位时，所述第二虚拟上拉模块270输出具有第一电位的第二级传信号，所述第二级传信号用于控制第n级扫描驱动单元及第n-1级扫描驱动单元中的一个所述GDL电路输出具有第二电位的所述第一级传信号和停止输出所述扫描驱动信号。

所述第二虚拟下拉控制模块290用于下拉第三虚拟节点P(2j)的电位至第二电位。

所述第四虚拟下拉控制模块280B和所述第二虚拟下拉模块290电性连接于所述第四虚拟节点Pb(2j)，所述第四虚拟下拉控制模块280B用于上拉所述第四虚拟节点Pb(2j)的电位至第一电位，当所述第四虚拟节点Pb(2j)的电位为第一电位时，所述第二虚拟下拉模块290输出具有第二电位的所述第二级传信号。

所述第一虚拟下拉维持模块250电性连接于所述第一虚拟节点P(2j-1)、所述第二虚拟节点Pb(2j-1)和所述第三虚拟节点P(2j)，当所述第一虚拟节点P(2j-1)的电位为第一电位时，所述第一虚拟下拉维持模块250将所述第二虚拟节点Pb(2j-1)的电位下拉至第二电位，所述第一虚拟下拉模块240停止输出第二级传信号，当所述第三虚拟节点P(2j)的电位为第一电位时，所述第一虚拟下拉维持模块250控制所述第二虚拟节点Pb(2j-1)停止接收电源电压，所述第一虚拟下拉模块240停止输出第二级传信号。

所述第二虚拟下拉维持模块290电性连接于所述第一虚拟节点P(2j-1)、所述第三虚拟节点P(2j)和所述第四虚拟节点Pb(2j)，当所述第一虚拟节点P(2j-1)的电位为第一电位时，所述第二虚拟下拉维持模块255控制所述第四虚拟节点Pb(2j)停止接收所述电源电压，所述第二虚拟下拉模块290停止输出第二级传信号，当所述第三虚拟节点P(2j)的电位为第一电位时，所述第二虚拟下拉维持模块255下拉所述第四虚拟节点Pb(2j)至第二电位，所述第二虚拟下拉模块290停止输出第二级传信号。

所述第三虚拟下拉控制模块280A与所述第二虚拟下拉模块290连接于所述第五虚拟节点Pb(2j+1)，且所述第五虚拟节点Pb(2j+1)与所述第二虚拟节点Pb(2j-1)电性连接，当所述第二虚拟节点Pb(2j-1)为第一电位时所述第五虚拟节点Pb(2j+1)的电位也为第一电位，以控制所述第二虚拟下拉模块290输出具有第二电位的第二级传信号。

本实施例中，两个虚拟GDL电路通过前述功能模块的配合，有效保证了第一虚拟节点P(2j-1)与第二虚拟节点Pb(2j-1)的电压的稳定性，保证第二级传信号的准确输出。

本实施例中，第一虚拟GDL电路200A中的第一虚拟下拉维持模块250以及第二虚拟GDL电路200B中的第二虚拟下拉维持模块255，通过接入相应的级联的GDL电路提供的第一级传信号能够准确维持当前虚拟扫描驱动单元中停止第二级传信号的输出，提高各虚拟扫描驱动单元的第二级传信号输出时序的准确性。

具体地，虚拟扫描驱动单元GDL1的第一虚拟GDL电路200A输出第一虚拟级传信号Ca(1)和第一虚拟级扫描驱动信号Ga(1)，虚拟扫描驱动单元GDL1的第二虚拟GDL电路200B输出第一虚拟级传信号Ca(2)和第一虚拟级扫描驱动信号Ga(2)，虚拟扫描驱动单元GDL2的第一虚拟GDL电路200A输出第三虚拟级传信号Ca(3)和第三虚拟级扫描驱动信号Ga(3)，虚拟扫描驱动单元GDL2的第二虚拟GDL电路200A输出第四虚拟级传信号Ca(1)和第四虚拟级扫描驱动信号Ga(1)。

本实施例中，第一虚拟级传信号Ca(1)至第四虚拟级传信号Ca(4)信号为第二级传信号。

所述第一虚拟GDL电路200A与所述第一GDL电路100A的结构相同，所述第二虚拟GDL电路200B与所述第二GDL电路100B的结构相同。也即为，所述第一虚拟上拉控制模块210与所述第一上拉控制模块10的电路结构相同，所述第一虚拟上拉模块220与所述第一上拉模块20的电路结构相同，所述第一虚拟下拉控制模块230A与第一下拉控制模块30A的电路结构相同，所述第二虚拟下拉控制模块230B与所述第二下拉控制模块30B的电路结构相同，所述第一虚拟下拉模块240与所述第一下拉模块40的电路结构相同，所述第一虚拟下拉维持模块250与所述第一下拉维持模块50的电路结构相同。

所述第二虚拟上拉控制模块260与所述第二上拉控制模块60的电路结构相同，所述第二虚拟上拉模块270与所述第二上拉模块70的电路结构相同，所述第三虚拟下拉控制模块280A与所述第三下拉控制模块80A的电路结构相同，所述第四虚拟下拉控制模块280B与所述第四下拉控制模块80B的电路结构相同，所述第二虚拟下拉模块290与所述第二下拉模块90的电路结构相同，所述第二虚拟下拉维持模块255与所述第二下拉维持模块55的电路结构相同。

由于上述已对第一GDL电路100A和所述第二GDL电路100B进行了详细的介绍，在此不在赘述。

虚拟扫描驱动单元GDL与扫描驱动单元GDL的区别在于：虚拟扫描驱动单元GDL1～GDL2的第一虚拟GDL电路200A的第一下虚拟拉控制模块230A中未接入级传信号，且接入了复位信号Reset。虚拟扫描驱动单元GDL1～GDL2的第一虚拟下拉控制模块280A中未接入级传信号，且接入了复位信号Reset。

具体的，在本申请实施方式中，虚拟扫描驱动单元GDL1～GDL2的第一虚拟GDL电路200A的第三十一晶体管T31的栅极接入复位信号Reset，第三十三晶体管T33的栅极接入启动信号STV。虚拟扫描驱动单元GDL1～GDL2的第二虚拟GDL电路200B的第八十一晶体管T81的栅极接入复位信号Reset，第八十三晶体管T83的栅极接入启动信号STV。

虚拟扫描驱动单元GDL1的第一虚拟GDL电路200A的第十一晶体管T11的栅极电性连接级传信号输出端(C(2157))，并接入第2157级级传信号C(2157)，虚拟扫描驱动单元GDL1的第二虚拟GDL电路200B的第六十一晶体管T61的栅极电性连接级传信号输出端(C(2158))，并接入第2158级级传信号C(2158)，虚拟扫描驱动单元GDL2的第一虚拟GDL电路200A的第十一晶体管T11的栅极电性连接级传信号输出端(C(2159))，并接入第2159级级传信号C(2159)，虚拟扫描驱动单元GDL2的第二虚拟GDL电路200B的栅极电性连接级传信号输出端(C(2160))，并接入第2160级级传信号C(2160)。

虚拟扫描驱动单元GDL1的第一虚拟GDL电路200A的第五十二晶体管T52的栅极电性连接级传信号输出端(C(2157))，并接入第2157级级传信号C(2157)，虚拟扫描驱动单元GDL1的第二虚拟GDL电路200B的第九十六晶体管T96的栅极电性连接级传信号输出端(C(2157))，并接入第2157级级传信号C(2157)，虚拟扫描驱动单元GDL2的第一虚拟GDL电路200A的第五十二晶体管T52的栅极电性连接级传信号输出端(C(2159))，并接入第2159级级传信号C(2159)，虚拟扫描驱动单元GDL2的第二虚拟GDL电路200B的第九十六晶体管T96的栅极电性连接级传信号输出端(C(2157))，并接入第2159级级传信号C(2159)。

请一并参阅图7和图8，图7为如图5所示扫描驱动单元GDL1～GDL4的布局结构示意图，图8为如图5所示扫描驱动单元GDL1～GDL4的电路布局图。

如图7和图8所示，扫描驱动单元GDL1的第一GDL电路100A和第二GDL电路100B至扫描驱动单元GDL4的第一GDL电路100A和第二GDL电路100B分别对应接入时钟信号CK(1)～CK(8)，使得扫描驱动单元GDL1的第一GDL电路100A直接对应第一时钟信号CK(1)，与时序控制电路101的匹配度更佳。

扫描驱动单元GDL1的第一GDL电路100A和第二GDL电路100B至扫描驱动单元GDL4的第一GDL电路100A和第二GDL电路100B均接入第一低压电位Vss1和第二低压电位Vss2。扫描驱动单元GDL1的第一GDL电路100A和第二GDL电路100B以及扫描驱动单元GDL2的第一GDL电路100A和第二GDL电路100B中均有两处接入启动信号STV，而扫描驱动单元GDL3的第一GDL电路100A和第二GDL电路100B以及扫描驱动单元GDL4的第一GDL电路100A和第二GDL电路100B中只有一处接入启动信号STV，这是因为扫描驱动单元GDL3与GDL4中的电路通过扫描驱动单元GDL1与GDL2的级传信号来实现下拉。

请一并参阅图9和图10，图9为如图4所示扫描驱动单元GDL5～GDL1080中任意四个扫描驱动单元的布局结构示意图，图10为如图4所示扫描驱动单元GDL5～GDL1080中任意四个扫描驱动单元的电路布局图。

如图9和图10所示，第8k+1级GDL电路至第8k+8级GDL电路分别对应接入时钟信号CK(1)～CK(8)，例如第8k+1级GDL电路接入第一时钟信号CK(1)，第8k+5级GDL电路接入第五条时钟信号CK(5)。

第8k+1级GDL电路至第8k+8级GDL均接入第一低压电位Vss1、第二低压电位Vss2以及启动信号STV。第8k+1级GDL电路输出第8k+1级级传信号C(8k+1)和第8k+1级扫描驱动信号G(8k+1)，第8k+2级GDL电路输出第8k+2级级传信号C(8k+2)和第8k+2级扫描驱动信号G(8k+2)，……，第8k+8级GDL电路输出第8k+8级级传信号C(8k+1)和第8k+8级扫描驱动信号G(8k+1)。

请一并参阅图11和图12，图11为如图6所示虚拟扫描驱动单元GDL1与GDL2的布局结构示意图，图12为如图6所示虚拟扫描驱动单元GDL1与GDL2的电路布局图。

如图11和图12所示，第一级虚拟GDL电路至第四级虚拟GDL电路分别对应接入时钟信号CK(1)～CK(4)，第一级虚拟GDL电路至第四级虚拟GDL均接入第一低压电位Vss1、第二低压电位Vss2、启动信号STV和复位信号Reset。第一级虚拟GDL电路输出第一虚拟级传信号Ca(1)和第一虚拟级扫描驱动信号Ga(1)，……，第四级虚拟GDL电路输出第四虚拟级传信号Ca(4)和第四虚拟级扫描驱动信号Ga(4)。

请参阅图13，图13为扫描驱动单元GDL1～GDL1080中任一单元的电路一帧图像显示过程时序图。如图13所示，C(2n-5)为第2n-5级GDL电路的级传信号C(2n-5)，C(2n-4)为第2n-4级GDL电路的级级传信号C(2n-4)，STV为启动信号。Q(2n-1)为扫描驱动单元GDLn的第一GDL电路的第一节点Q(2n-1)，Q(2n)为扫描驱动单元GDLn的第二GDL电路的第三节点Q(2n)。G(2n-1)为扫描驱动单元GDLn的第一GDL电路输出的第2n-1级扫描驱动信号G(2n-1)，G(2n)为扫描驱动单元GDLn的第二GDL电路输出的第2n级扫描驱动信号G(2n)。

扫描驱动单元GDL1中，第一节点Q(1)的电位由启动信号STV上拉，在时钟信号CK(e)的控制下输出第一级扫描驱动信号G(1)，第三节点Q(2)的电位由启动信号STV上拉，在时钟信号CK(e)的控制下输出第一级扫描驱动信号G(2)。

扫描驱动单元GDL2中，第一节点Q(3)的电位由启动信号STV上拉，在时钟信号CK(e)的控制下输出第三级扫描驱动信号G(3)，第三节点Q(4)的电位由启动信号STV上拉，在时钟信号CK(e)的控制下输出第四级扫描驱动信号G(4)。

扫描驱动单元GDL3～GDL1080中任一扫描驱动单元中，第一节点Q(2n-1)的电位由第2n-5级级传信号C(2n-5)上拉，在时钟信号CK(e)的控制下输出第2n-1级扫描驱动信号G(2n-1)。第三节点Q(2n)的电位由第2n-4级级传信号C(2n-4)上拉，在时钟信号CK(e+1)的控制下输出第2n级扫描驱动信号G(2n)。

具体地，在本申请实施方式中，在扫描驱动单元GDL1～GDL2中，启动信号STV为高电位时，第十一晶体管T11导通，第一节点上升为高电位，第二十二晶体管T22导通，在时钟信号CK(e)的控制下输出扫描驱动信号。启动信号STV为高电位时，第六十一晶体管T61导通，第三节点上升为高电位，第七十二晶体管T72导通，在时钟信号CK(e)的控制下输出扫描驱动信号。在扫描驱动单元GDL3～GDL1080中，第2n-5级级传信号C(2n-5)为高电位时，第十一晶体管T11导通，第一节点Q(2n-1)上升为高电位，第二十二晶体管T22导通，在时钟信号CK(e)的控制下输出第2n-1级扫描驱动信号G(2n-1)。第2n-4级级传信号C(2n-4)为高电位时，第六十一晶体管T61导通，第三节点Q(2n)上升为高电位，第七十二晶体管T72导通，时钟信号CK(e+1)的控制下输出第2n-1级扫描驱动信号G(2n-1)。

综上所述，本申请实施例中，扫描驱动电路103包括扫描驱动模块100和虚拟扫描驱动模块200，在所述扫描驱动模块100中的扫描驱动单元GDL1～GDL8中第一下拉控制模块30A和第二下拉控制模块80A中接入启动信号STV，使扫描驱动电路103能够正常驱动，由于仅需在级联的扫描驱动单元末端设置虚拟扫描驱动单元来控制扫描驱动信号的级传输出，从而有效降低了虚拟扫描驱动单元的数量以及占据的空间。

进一步，第1～8级GDL电路中，也即是第2i-1级GDL电路的所述第一下拉控制模块30A中未设置第三十一晶体管T31，第2i级GDL电路的所述第二下拉控制模块80A中未设置第八十一晶体管T81，其中，i＝1，2，3，4。保证每级扫描驱动单元GDL的晶体管的数量一致，可有效提高电路结构的稳定。

请参阅图14，图14为本申请第二实施例中如图3所示扫描驱动单元GDL1～GDL4中任一扫描驱动单元的电路结构图。本申请实施例与第一种实施例图5所示扫描驱动单元GDL1～GDL4的区别在于：第二种实施例的扫描驱动单元GDL1～GDL4中的所述第一下拉控制模块30A设有第三十一晶体管T31，并接入复位信号Reset，第二种实施例的扫描驱动单元GDL1～GDL4中的所述第二下拉控制模块80A设有第八十一晶体管T81，并接入复位信号Reset。

具体地，在申请实施方式中，第二种实施例的扫描驱动单元GDL1～GDL4的第三十一晶体管T31的栅极接入复位信号Reset，源极电性连接于第一节点Q(2i-1)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。第二种实施例的扫描驱动单元GDL1～GDL4的第八十一晶体管T81的栅极接入复位信号Reset，源极电性连接于第三节点Q(2i)，漏极电性连接第一低压电源端，并自所述第一低压电源端接入第一低压电位Vss1。

进一步，每一组中的GDL电路或者虚拟GDL电路分别接收一个时钟信号，同时，处于首位的GDL电路即可接收第一时钟信号CK(1)，也即是第一级GDL电路直接对应第一时钟CK(1)，从而扫描驱动电路103与时序控制电路101以及其他采用时钟信号的功能电路的匹配度更佳。

本申请实施例中，第1～8级GDL电路中，第一下拉控制模块30A与第三下拉控制模块80A分别包括四个下拉控制晶体管且接入复位信号Reset，当第一下拉模块20或者第二下拉模块70出现异常，第一下拉控制模块30A与第三下拉控制模块80A中的各下拉控制晶体管能够根据所述复位信号Reset准确控制第一级传信号与扫描驱动信号的停止输出。同时对应地，第9～2n级GDL电路中，第一下拉控制模块30A与第三下拉控制模块80A也分别包括四个下拉控制晶体管，从而使得每一级GDL电路的电阻-电容负载(RC loading)相近，从而使得2n级GDL电路中各个GDL电路中晶体管等电子元件相同，整体性与工作稳定性较佳。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

应当理解的是，本申请的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本申请所附权利要求的保护范围。本领域的一般技术人员可以理解实现上述实施例的全部或部分方法，并依本申请权利要求所作的等同变化，仍属于申请所涵盖的范围。

Claims (16)

1.一种扫描驱动电路，包括依次排列并级联的n个扫描驱动单元与两个虚拟扫描驱动单元，每个所述扫描驱动单元用于输出两个间隔预设时间的扫描驱动信号，每个所述虚拟扫描驱动单元用于输出两个间隔预设时间的级传信号，其特征在于，

第x级扫描驱动单元级联于第x-2级扫描驱动单元，且所述第x级扫描驱动单元输出两个第一级传信号至所述第x-2级扫描驱动单元，2＜x≤n；

两个所述虚拟扫描驱动单元分别连接于第n-1级扫描驱动单元与第n级扫描驱动单元，并分别输出两个第二级传信号至所述第n-1个扫描驱动单元与所述第n个扫描驱动单元，所述第一级传信号与所述第二级传信号用于驱动所述扫描驱动单元输出所述扫描驱动信号；

每个所述扫描驱动单元包括相互连接的第一GDL电路与第二GDL电路，所述第一GDL电路与所述第二GDL电路用于输出所述扫描驱动信号，所述第一GDL电路包括第一上拉控制模块、第一上拉模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第一下拉维持模块、第一节点和第二节点，所述第二GDL电路包括第二上拉控制模块、第二上拉模块、第三下拉控制模块、第四下拉控制模块、第二下拉模块、第三节点和第四节点；其中，

所述第一上拉控制模块与所述第一上拉模块电性连接于所述第一节点，所述第一上拉控制模块用于根据接收的第2x-5级第一级传信号上拉所述第一节点的电位至第一电位，当所述第一节点的电位为第一电位时，所述第一上拉模块输出具有第一电位的第2x-1级第一级传信号；所述第一下拉模块与所述第四节点电性连接，所述第二上拉控制模块、所述第二上拉模块和所述第三下拉控制模块电性连接于所述第三节点；

所述第一下拉控制模块分别电性连接于所述第一节点以及所述第二节点，所述第一下拉控制模块用于下拉所述第一节点的电位至第二电位，所述第一上拉模块停止输出具有第一电位的所述第2x-1级第一级传信号；

所述第二下拉控制模块和所述第一下拉模块电性连接于所述第二节点，所述第二下拉控制模块用于上拉所述第二节点的电位至第一电位，当所述第二节点的电位为第一电位时，所述第一下拉模块输出具有第二电位的所述第2x-1级第一级传信号；

所述第一下拉维持模块电性连接于所述第一节点、所述第二节点以及所述第三节点，当所述第一节点为第一电位时，所述第一下拉维持模块将所述第二节点的电位下拉至第二电位，所述第一下拉模块停止输出具有第二电位的所述第2x-1级第一级传信号；

当所述第三节点为第一电位时，所述第一下拉维持模块控制所述第二节点停止接收电源电压，所述第一下拉模块停止输出所述第2x-1级第一级传信号和所述扫描驱动信号，所述第二上拉模块输出具有第一电位的第2x级第一级传信号，所述第2x级第一级传信号用于控制第x-2级扫描驱动单元中的第2x-4级GDL电路输出第二电位的第2x-4级第一级传信号和停止输出所述扫描驱动信号，以及控制第x+2级扫描驱动单元中的第2x+4级GDL电路输出第一电位的第2x+4级第一级传信号和输出所述扫描驱动信号；

所述第2x-1级第一级传信号用于控制第x-2级扫描驱动单元中的第2x-5级GDL电路输出第二电位的第2x-5级第一级传信号和停止输出所述扫描驱动信号，以及控制第x+2级扫描驱动单元中的第2x+3级GDL电路输出第一电位的第2x+3级第一级传信号和输出所述扫描驱动信号；

所述第二上拉控制模块用于根据接收的所述第2x-4级第一级传信号上拉所述第三节点的电位至第一电位，所述第三下拉控制模块用于下拉所述第三节点的电位至第二电位，

所述第四下拉控制模块和所述第二下拉模块电性连接于所述第四节点，所述第四下拉控制模块用于上拉所述第四节点的电位至第一电位，当所述第四节点的电位为第一电位时，所述第二下拉模块输出具有第二电位的所述第2x级第一级传信号。

2.根据权利要求1所述的扫描驱动电路，其特征在于，

所述n个扫描驱动单元与所述两个虚拟扫描驱动单元分为4y组，每一组分别接收八个时钟信号，每一个所述扫描驱动单元与每一个所述虚拟扫描驱动单元分别接收两个时钟信号，y为正整数。

3.根据权利要求1～2中任意一项所述的扫描驱动电路，其特征在于，

所述n个扫描驱动单元包括2n个相互级联的GDL电路，其中在第x级扫描驱动单元中包括第2x级GDL电路与第2x-1级GDL电路，所述第2x级GDL电路级联于第2x-4级GDL电路，第2x-1级GDL电路级联于第2x-5级GDL电路，所述第2x-1级GDL电路为所述第一GDL电路，所述第2x级GDL电路为所述第二GDL电路，

所述第一GDL电路用于接收第2x-5级GDL电路传输的第2x-5级第一级传信号，并依据所述第2x-5级第一级传信号输出第2x-1级第一级传信号和所述扫描驱动信号；

所述第二GDL电路用于接收所述2x-4级GDL电路传输的2x-4级第一级传信号，并依据所述2x-4级第一级传信号输出第2x级第一级传信号和所述扫描驱动信号。

4.根据权利要求3所述的扫描驱动电路，其特征在于，

当4＜x≤n时，

所述第一下拉控制模块用于接收启动信号，以下拉所述第一节点的电位至所述第二电位，所述第一下拉控制模块用于接收第2x+3第一级传信号，以下拉所述第一节点的电位至所述第二电位。

5.根据权利要求4所述的扫描驱动电路，其特征在于，

所述第二GDL电路还包括第二下拉维持模块与第五节点，所述第二下拉维持模块电性连接于所述第一节点、所述第三节点和所述第四节点，所述第三下拉控制模块与所述第二下拉模块连接于所述第五节点，且所述第五节点与所述第二节点电性连接，

当所述第一节点为第一电位时，所述第二下拉维持模块控制所述第四节点停止接收电源电压，所述第二下拉模块停止输出第2x级第一级传信号和扫描驱动信号，当所述第三节点为第一电位时，所述第二下拉维持模块下拉所述第四节点的电位至第二电位，所述第二下拉模块停止输出第2x级第一级传信号和扫描驱动信号；

当所述第二节点的电位为第一电位时所述第五节点的电位为第一电位，以控制所述第二下拉模块输出具有第二电位的第2x级第一级传信号以及停止输出所述扫描驱动信号。

6.根据权利要求5所述的扫描驱动电路，其特征在于，

当2＜x≤4时，

所述第一下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管，所述第一下拉控制晶体管的栅极电性连接于所述第二节点，所述第一下拉控制晶体管的源极电性连接所述第一节点，所述第一下拉控制晶体管的漏极连接第一低压电源端并接入第一低压电位，所述第二下拉控制晶体管的栅极接入第一级传信号，所述第二下拉控制晶体管的源极电性连接所述第一节点，所述第二下拉控制晶体管的漏极接入第一低压电位，所述第三下拉控制晶体管的栅极电性连接所述第二节点，所述第三下拉控制晶体管的源极电性连接所述第一节点，所述第三下拉控制晶体管的漏极接入第一低压电位，

第三下拉控制模块包括第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管，所述第六下拉控制晶体管的栅极电性连接于所述第四节点，所述第六下拉控制晶体管的源极电性连接于所述第三节点，所述第六下拉控制晶体管的漏极接入第一低压电位，所述第七下拉控制晶体管的栅极接入第一级传信号，所述第七下拉控制晶体管的源极电性连接于所述第三节点，所述第七下拉控制晶体管的漏极接入第一低压电位，第八下拉控制晶体管的栅极电性连接于所述第五节点，所述第八下拉控制晶体管的源极电性连接于所述第三节点，所述第八下拉控制晶体管的漏极接入第一低压电位。

7.根据权利要求6所述的扫描驱动电路，其特征在于，

所述第一上拉控制模块还用以接入启动信号，用于上拉所述第一节点的电位至第一电位，当所述第一节点为第一电位时，所述第一上拉模块输出具有第一电位的第一级传信号，所述第二上拉控制模块还用以接入启动信号，用于上拉所述第三节点的电位至第一电位，当所述第三节点的电位为第一电位时，所述第二上拉模块输出具有第一电位的第一级传信号。

8.根据权利要求5所述的扫描驱动电路，其特征在于，

当2＜x≤4，

所述第一下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，第一下拉控制晶体管的栅极电性连接于所述第二节点，所述第一下拉控制晶体管的源极电性连接所述第一节点，第一下拉控制晶体管的漏极接入第一低压电位，所述第二下拉控制晶体管的栅极接入第一级传信号，所述第二下拉控制晶体管的源极电性连接所述第一节点，所述第二下拉控制晶体管的漏极接入第一低压电位，所述第三下拉控制晶体管的栅极电性连接所述第二节点，所述第三下拉控制晶体管源极电性连接所述第一节点，所述第三下拉控制晶体管漏极接入第一低压电位，所述第四下拉控制晶体管的栅极接入复位信号，所述第四下拉控制晶体管的源极电性连接所述第一节点，所述第四下拉控制晶体管的漏极接入第一低压电位，

第三下拉控制模块包括第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管，所述第五下拉控制晶体管的栅极接入复位信号，所述第五下拉控制晶体管的源极电性连接于所述第三节点，所述第五下拉控制晶体管的漏极接入第一低压电位，所述第六下拉控制晶体管的栅极电性连接于所述第四节点，第六下拉控制晶体管的源极电性连接于所述第三节点，第六下拉控制晶体管的漏极接入第一低压电位，所述第七下拉控制晶体管的栅极接入第一级传信号，所述第七下拉控制晶体管的源极电性连接于所述第三节点，所述第七下拉控制晶体管的漏极接入第一低压电位，所述第八下拉控制晶体管的栅极电性连接于所述第五节点，所述第八下拉控制晶体管的源极电性连接于所述第三节点，所述第八下拉控制晶体管的漏极接入第一低压电位。

9.根据权利要求8所述的扫描驱动电路，其特征在于，

所述第一上拉控制模块还用以接入启动信号，用于上拉所述第一节点的电位至第一电位，当所述第一节点为第一电位时，所述第一上拉模块输出具有第一电位的第一级传信号，所述第二上拉控制模块还用以接入启动信号，用于上拉所述第三节点的电位至第一电位，当所述第三节点的电位为第一电位时，所述第二上拉模块输出具有第一电位的第一级传信号。

10.根据权利要求5所述的扫描驱动电路，其特征在于，

当4＜x≤n时，

所述第一下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，第一下拉控制晶体管的栅极电性连接于所述第二节点，所述第一下拉控制晶体管的源极电性连接所述第一节点，第一下拉控制晶体管的漏极接入第一低压电位，所述第二下拉控制晶体管的栅极接入第一级传信号，所述第二下拉控制晶体管的源极电性连接所述第一节点，所述第二下拉控制晶体管的漏极接入第一低压电位，所述第三下拉控制晶体管的栅极电性连接所述第二节点，所述第三下拉控制晶体管源极电性连接所述第一节点，所述第三下拉控制晶体管漏极接入第一低压电位，所述第四下拉控制晶体管的栅极接入启动信号，所述第四下拉控制晶体管的源极电性连接所述第一节点，所述第四下拉控制晶体管的漏极接入第一低压电位，

第三下拉控制模块包括第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管，所述第五下拉控制晶体管的栅极接入启动信号，所述第五下拉控制晶体管的源极电性连接于所述第三节点，所述第五下拉控制晶体管的漏极接入第一低压电位，所述第六下拉控制晶体管的栅极电性连接于所述第四节点，第六下拉控制晶体管的源极电性连接于所述第三节点，第六下拉控制晶体管的漏极接入第一低压电位，所述第七下拉控制晶体管的栅极接入所述第一级传信号，所述第七下拉控制晶体管的源极电性连接于所述第三节点，所述第七下拉控制晶体管的漏极接入第一低压电位，所述第八下拉控制晶体管的栅极电性连接于所述第五节点，所述第八下拉控制晶体管的源极电性连接于所述第三节点，所述第八下拉控制晶体管的漏极接入第一低压电位。

11.根据权利要求10所述的扫描驱动电路，其特征在于，

所述第一上拉控制模块还用以接入所述第2x-5级第一级传信号，用于上拉所述第一节点的电位至第一电位，当所述第一节点的电位为第一电位时，所述第一上拉模块输出具有第一电位的第2x-1级第一级传信号，

所述第二上拉控制模块还用以接入第2x-4级第一级传信号，用于上拉所述第三节点的电位至第一电位，当所述第三节点的电位为第一电位时，所述第二上拉模块输出具有第一电位的第2x级第一级传信号。

12.根据权利要求4所述的扫描驱动电路，其特征在于，

每一个所述虚拟扫描驱动单元包括两个虚拟GDL电路，四个所述虚拟GDL电路依序排列，所述四个虚拟GDL电路分别连接第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路，且分别输出所述第二级传信号至第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路，以驱动所述第n级扫描驱动单元中的两个GDL电路以及第n-1级扫描驱动单元中的两个GDL电路停止输出所述扫描驱动信号。

13.根据权利要求12所述的扫描驱动电路，其特征在于，

所述虚拟扫描驱动单元包括中两个虚拟GDL电路包括第一虚拟GDL电路和第二虚拟GDL电路，

第一虚拟GDL电路包括第一虚拟上拉控制模块、第一虚拟上拉模块、第一虚拟下拉控制模块、第二虚拟下拉控制模块、第一虚拟下拉模块、第一虚拟节点和第二虚拟节点，

所述第一虚拟上拉控制模块、所述第一虚拟上拉模块和所述第一虚拟下拉控制模块电性连接于所述第一虚拟节点，

所述第一虚拟上拉控制模块用于上拉所述第一虚拟节点的电位至第一电位，当所述第一虚拟节点的电位为第一电位时，所述第一虚拟上拉模块输出具有第一电位的所述第二级传信号，所述第二级传信号用于控制第n级扫描驱动单元及第n-1级扫描驱动单元中的一个所述GDL电路输出具有第二电位的所述第一级传信号和停止输出所述扫描驱动信号，

所述第一虚拟下拉控制模块用于下拉所述第一虚拟节点的电位至第二电位，

所述第二虚拟下拉控制模块和所述第一虚拟下拉模块电性连接于所述第二虚拟节点，所述第二虚拟下拉控制模块用于上拉所述第二虚拟节点的电位至第一电位，当所述第二虚拟节点的电位为第一电位时，所述第一虚拟下拉模块输出具有第二电位的所述第二级传信号。

14.根据权利要求13所述的扫描驱动电路，其特征在于，

所述第二虚拟GDL电路包括第二虚拟上拉控制模块、第二虚拟上拉模块、第三虚拟下拉控制模块、第四虚拟下拉控制模块、第二虚拟下拉模块、第三虚拟节点和第四虚拟节点，所述第一虚拟下拉模块与所述第四虚拟节点电性连接，

所述第二虚拟上拉控制模块、所述第二虚拟上拉模块和所述第三虚拟下拉控制模块电性连接于所述第三虚拟节点，

所述第二虚拟上拉控制模块用于上拉所述第三虚拟节点的电位至第一电位，当所述第三虚拟节点的电位为第一电位时，所述第二虚拟上拉模块输出具有第一电位的第二级传信号，所述第二级传信号用于控制第n级扫描驱动单元及第n-1级扫描驱动单元中的一个所述GDL电路输出具有第二电位的所述第一级传信号和停止输出所述扫描驱动信号，

所述第二虚拟下拉控制模块用于下拉第三虚拟节点的电位至第二电位，

所述第四虚拟下拉控制模块和所述第二虚拟下拉模块电性连接于所述第四虚拟节点，所述第四虚拟下拉控制模块用于上拉所述第四虚拟节点的电位至第一电位，当所述第四虚拟节点的电位为第一电位时，所述第二虚拟下拉模块输出具有第二电位的所述第二级传信号。

15.根据权利要求14所述的扫描驱动电路，其特征在于，

所述第一虚拟GDL电路还包括第一虚拟下拉维持模块，所述第一虚拟下拉维持模块电性连接于所述第一虚拟节点、所述第二虚拟节点和所述第三虚拟节点，当所述第一虚拟节点的电位为第一电位时，所述第一虚拟下拉维持模块将所述第二虚拟节点的电位下拉至第二电位，所述第一虚拟下拉模块停止输出第二级传信号，当所述第三虚拟节点的电位为第一电位时，所述第一虚拟下拉维持模块控制所述第二虚拟节点停止接收电源电压，所述第一虚拟下拉模块停止输出第二级传信号；所述第二虚拟GDL电路还包括第二虚拟下拉维持模块，所述第二虚拟下拉维持模块电性连接于所述第一虚拟节点、所述第三虚拟节点和所述第四虚拟节点，当所述第一虚拟节点的电位为第一电位时，所述第二虚拟下拉维持模块控制所述第四虚拟节点停止接收所述电源电压，所述第二虚拟下拉模块停止输出第二级传信号，当所述第三虚拟节点的电位为第一电位时，所述第二虚拟下拉维持模块下拉所述第四虚拟节点至第二电位，所述第二虚拟下拉模块停止输出第二级传信号。

16.一种阵列基板，其特征在于，所述阵列基板包括2n条扫描线、多个呈阵列排布的像素单元以及如权利要求1-15中任一项所述的扫描驱动电路，所述2n条扫描线分别连接于所述n个扫描驱动单元，并分别依次自所述n个扫描驱动单元接收2n个扫描驱动信号，所述多个像素单元在所述2n个扫描驱动信号控制下接收图像数据并显示图像。

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