CN114299884A - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本公开实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。移位寄存器包括输入子电路、反相子电路和输出子电路；输入子电路在第一时钟信号端的控制下向第一节点提供信号输入端的信号，反相子电路在第一时钟信号端、第二时钟信号端、第一节点的控制下向第二节点提供第一电源端或第二电源端的信号，输出子电路在第一节点和第二节点的控制下，向信号输出端提供第一电源端或第二电源端的信号。通过控制信号输入实现控制移位寄存器信号输出端输出信号的脉冲宽度，从而实现控制栅极驱动信号的脉冲宽度。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本公开实施例涉及但不限于显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

显示领域目前较成熟的技术有液晶显示(Liquid Crystal Display，简称LCD)技术及有机发光二极管(Organic light-emittingdiode，简称OLED)显示技术。OLED技术通过借助电子与空穴直接的复合，激发出各种波长的光谱，从而形成图形。通过OLED技术形成的显示装置具有快速的响应速度，同时可以达到对比度最大化，因此OLED显示装置有望成为下一代显示主流产品。

由于栅极驱动电路向栅线提供的栅极驱动信号的脉冲宽度与显示面板内部的像素驱动电路的工作性能有关，因此，亟需提供一种具有脉宽调制(英文：Pulse WidthModulation，简称PWM)功能的控制电路。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开实施例所要解决的问题是，提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，以实现控制栅极驱动信号的脉冲宽度。

第一方面，为实现对栅极驱动信号的脉冲宽度进行控制，本公开提供了一种移位寄存器，包括输入子电路、反相子电路和输出子电路；

所述输入子电路，分别与信号输入端、第一时钟信号端、第一节点连接，设置为在第一时钟信号端的控制下向所述第一节点提供信号输入端的信号；

所述反相子电路，分别与第一电源端、第二电源端、第一时钟信号端、第二时钟信号端、第一节点和第二节点连接，设置为在所述第一时钟信号端、所述第二时钟信号端、所述第一节点的控制下向所述第二节点提供所述第一电源端或所述第二电源端的信号；

所述输出子电路，分别与第一电源端、第二电源端、第一节点、第二节点和信号输出端连接，设置为在第一节点和第二节点的控制下，向所述信号输出端提供第一电源端或第二电源端的信号。

在示例性实施方式中，所述反相子电路包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第三电容；

所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与第三节点连接；

所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极与所述第三节点连接；

所述第四晶体管的控制极与所述第三节点连接，所述第四晶体管的第一极与所述第一电源端连接，所述第四晶体管的第二极与所述第四节点连接；

所述第五晶体管的控制极与所述第二时钟信号端连接，所述第五晶体管的第一极与所述第四节点连接，所述第五晶体管的第二极与所述第二节点连接；

所述第六晶体管的控制极与所述第一节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述第二节点连接；

所述第三电容的第一极板与所述第一电源端连接，所述第三电容的第二极板与所述第三节点连接。

在示例性实施方式中，所述输出子电路包括第七晶体管、第八晶体管、第一电容和第二电容；

所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述信号输出端连接；

所述第八晶体管的控制极与所述第二节点连接，所述第八晶体管的第一极与所述第二电源端连接，所述第八晶体管的第二极与所述信号输出端连接；

所述第一电容的第一极板与所述第一节点连接，所述第一电容的第二极板与所述信号输出端连接；

所述第二电容的第一极板与所述第二节点连接，所述第二电容的第二极板与所述第二电源端连接。

在示例性实施方式中，所述输出子电路还包括第九晶体管；所述第七晶体管的控制极通过所述第九晶体管与所述第一节点连接；所述第一电容的第一端通过所述第九晶体管与所述第一节点连接；

所述第九晶体管的控制极与所述第一电源端连接，所述第九晶体管的第一极与所述第一节点连接，所述第九晶体管的第二极与所述第七晶体管的控制极连接。

在示例性实施方式中，所述输入子电路包括第一晶体管；

所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一节点连接。

在示例性实施方式中，所述输入子电路包括第一晶体管；所述反相子电路包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第三电容；所述输出子电路包括第七晶体管、第八晶体管、第一电容和第二电容；

所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一节点连接；

所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与第三节点连接；

所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极与所述第三节点连接；

所述第四晶体管的控制极与所述第三节点连接，所述第四晶体管的第一极与所述第一电源端连接，所述第四晶体管的第二极与所述第四节点连接；

所述第五晶体管的控制极与所述第二时钟信号端连接，所述第五晶体管的第一极与所述第四节点连接，所述第五晶体管的第二极与所述第二节点连接；

所述第六晶体管的控制极与所述第一节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述第二节点连接；

所述第三电容的第一极板与所述第一电源端连接，所述第三电容的第二极板与所述第三节点连接；

所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述信号输出端连接；

所述第八晶体管的控制极与所述第二节点连接，所述第八晶体管的第一极与所述第二电源端连接，所述第八晶体管的第二极与所述信号输出端连接；

所述第一电容的第一极板与所述第一节点连接，所述第一电容的第二极板与所述信号输出端连接；

所述第二电容的第一极板与所述第二节点连接，所述第二电容的第二极板与所述第二电源端连接。

在示例性实施方式中，上述移位寄存器还包括第一节点控制子电路；

所述第一节点控制子电路与所述第一节点、反相子电路、第二时钟信号端和第二电源端连接，设置为在所述第二时钟信号端和所述反相子电路的控制下向所述第一节点提供所述第二电源端的信号。

在示例性实施方式中，所述第一节点控制子电路包括第十晶体管和第十一晶体管；

所述第十晶体管的控制极与所述第二时钟信号端连接，所述第十晶体管的第一极与所述第二电源端连接，所述第十晶体管的第二极与所述第十一晶体管连接；

所述第十一晶体管的控制极与所述反相子电路连接，所述第十一晶体管的第一极与所述第十晶体管连接，所述第十一晶体管的第二极与所述第一节点连接。

第二方面，本公开还提供了一种栅极驱动电路，包括多个上述任一实施例所述的移位寄存器

在示例性实施方式中，所述栅极驱动电路还包括第一电源线、第二电源线、第一时钟信号线、第二时钟信号线、初始信号线；所述多个移位寄存器级联连接；

每个移位寄存器的第一电源端与所述第一电源线连接，每个移位寄存器的第二电源端与所述第二电源线连接，奇数级移位寄存器的第一时钟信号端与所述第一时钟信号线连接，奇数级移位寄存器的第二时钟信号端与所述第二时钟信号线连接，偶数级移位寄存器的第一时钟信号端与所述第二时钟信号线连接，偶数级移位寄存器的第二时钟信号端与所述第一时钟信号线连接，第一级移位寄存器的信号输入端与所述初始信号线连接，第i级移位寄存器的信号输出端与第i+1级的移位寄存器的信号输入端连接。

第三方面，本公开还提供了一种显示装置，包括上述任一实施例所述的栅极驱动电路。

第四方面，本公开还提供了一种移位寄存器的驱动方法，设置为驱动上述任一实施例所述的移位寄存器；所述移位寄存器包括包括输入子电路、反相子电路和输出子电路，所述方法包括：

在第一时钟信号端的控制下，所述输入子电路向所述第一节点提供信号输入端的信号；

在第一时钟信号端、第二时钟信号端、第一节点的控制下，所述反相子电路向第二节点提供第一电源端或第二电源端的信号；

在第一节点和第二节点的控制下，所述输出子电路向信号输出端提供第一电源端或第二电源端的信号。

在示例性实施方式中，所述移位寄存器还包括第一节点控制子电路；

在所述第二时钟信号端和所述反相子电路的控制下，所述第一节点控制子电路向所述第一节点提供所述第二电源端的信号。

本公开实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，输入子电路在第一时钟信号端的控制下向第一节点提供信号输入端的信号，反相子电路在第一时钟信号端、第二时钟信号端、第一节点的控制下向第二节点提供第一电源端或第二电源端的信号，输出子电路在第一节点和第二节点的控制下向信号输出端提供第一电源端或第二电源端的信号，通过控制信号输入，实现控制移位寄存器信号输出端输出信号的脉冲宽度，从而实现控制栅极驱动信号的脉冲宽度。

本公开实施例的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开实施例而了解。本公开实施例的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本公开实施例技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开实施例的技术方案，并不构成对本公开技术方案的限制。

图1所示为一种显示装置的结构示意图；

图2所示为一种显示基板的平面结构示意图；

图3所示为一种显示基板的剖面结构示意图；

图4所示为一种像素驱动电路的等效电路示意图；

图5所示为一种像素驱动电路的工作时序图；

图6所示为本公开实施例提供的移位寄存器的结构示意图；

图7所示为本公开实施例提供的移位寄存器的等效电路图；

图8所示为本公开示一种示例性实施例提供的移位寄存器的工作时序图；

图9所示为本公开另一种示例性实施例提供的移位寄存器的等效电路图；

图10所示为本公开另一种示例性实施例提供的移位寄存器的结构示意图；

图11所示为本公开另一种示例性实施例提供的移位寄存器的等效电路图；

图12所示为本公开另一种示例性实施例提供的移位寄存器的等效电路图；

图13所示为本公开一种示例性实施例中栅极驱动电路的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

除非另外定义，本公开实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间件间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以结合具体情况理解上述术语在本发明中的具体含义。

在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(或称漏电极端子、漏连接区域或漏电极)与源电极(或称源电极端子、源连接区域或源电极)之间具有沟道区，并且电流能够流过漏电极、沟道区以及源电极。在本公开中，沟道区是指电流主要流过的区域。

在本公开中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况下，“源电极”及“漏电极”的功能有时可以互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。栅电极也可以称为控制极。

在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”例如可以是电极或布线，或者是晶体管等开关元件，或者是电阻器、电感器或电容器等其它功能元件等。

在本公开中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

图1所示为一种显示装置的结构示意图，显示基板可以包括时序控制器、数据信号驱动器、扫描信号驱动器、发光信号驱动器和像素阵列，时序控制器分别与数据信号驱动器、扫描信号驱动器和发光信号驱动器连接，数据信号驱动器分别与多个数据信号线(D1到Dn)连接，扫描信号驱动器分别与多个扫描信号线(S1到Sm)连接，发光信号驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括电路单元和与电路单元连接的发光器件，电路单元可以包括至少一个扫描信号线、至少一个数据信号线、至少一个发光信号线和像素驱动电路。在示例性实施方式中，时序控制器可以将适合于数据信号驱动器的规格的灰度值和控制信号提供到数据信号驱动器，可以将适合于扫描信号驱动器的规格的时钟信号、扫描起始信号等提供到扫描信号驱动器，可以将适合于发光信号驱动器的规格的时钟信号、发射停止信号等提供到发光信号驱动器。数据信号驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据信号驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描信号驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描信号驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描信号驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光信号驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光信号驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。

图2为一种显示基板的平面结构示意图。如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元P，多个像素单元P至少一个包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2和出射第三颜色光线的第三子像素P3，第一子像素P1、第二子像素P2和第三子像素P3均包括像素驱动电路和发光器件。第一子像素P1、第二子像素P2和第三子像素P3中的像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向所述发光器件输出相应的电流。第一子像素P1、第二子像素P2和第三子像素P3中的发光器件分别与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。

在示例性实施方式中，像素单元P中可以包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素。在示例性实施方式中，像素单元中子像素的形状可以是矩形状、菱形、五边形或六边形，三个子像素可以采用水平并列、竖直并列或品字方式排列，本公开在此不做限定。

图3为一种显示基板的剖面结构示意图，示意了OLED显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103以及设置在发光结构层103远离基底101一侧的封装层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。

在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括构成像素驱动电路的多个晶体管和存储电容。发光结构层103可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层303与阳极301连接，阴极304与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。

在示例性实施方式中，有机发光层303可以包括叠设的空穴注入层(HoleInjection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(HoleBlock Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。

在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C或7T1C结构。图4为一种像素驱动电路的等效电路示意图。如图4所示，像素驱动电路可以包括5个晶体管(第一晶体管T1到第五晶体管T5)和1个存储电容C，像素驱动电路可以与8个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、发光信号线E、初始信号线VIN1、参考电压信号线VIN2、第一电源线VDD和第二电源线VSS)连接。

在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2和第三节点N3。其中，第一节点N1分别与第一晶体管T1的第二极、第三晶体管T3的第二极和存储电容C的第二端连接，第二节点N2分别与第二晶体管T2的第二极、第三晶体管T3的控制极、第四晶体管T4的第二极和存储电容C的第一端连接，第三节点N3分别与第三晶体管T3的第一极和第五晶体管T5的第二极连接。

在示例性实施方式中，存储电容C的第一端与第二节点N2连接，存储电容C的第二端与第一节点N1连接。

第一晶体管T1的控制极与第三扫描信号线S3连接，第一晶体管T1的第一极与初始信号线VIN1连接，第一晶体管T1的第二极与第一节点N1连接。

第二晶体管T2的控制极与第二扫描信号线S2连接，第二晶体管T2的第一极与参考电压信号线VIN2连接，第二晶体管T2的第二极与第二节点N2连接。

第三晶体管T3的控制极与第二节点N2连接，即第三晶体管T3的控制极与存储电容C的第一端连接，第三晶体管T3的第一极与第三节点N3连接，第三晶体管T3的第二极与第一节点N1连接。第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其控制极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流动的驱动电流的量。

第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第二节点N2连接。第四晶体管T4可以称为开关晶体管、扫描晶体管等，当导通电平扫描信号施加到第一扫描信号线S1时，第四晶体管T4使数据信号线D的数据电压输入到像素驱动电路。

第五晶体管T5的控制极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第三节点N3连接。第五晶体管T5可以称为发光晶体管。

在示例性实施方式中，第一晶体管T1到第五晶体管T5可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第五晶体管T5可以包括P型晶体管和N型晶体管。

在示例性实施方式中，第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线VIN1和参考电压信号线VIN2沿水平方向延伸，第二电源线VSS、第一电源线VDD和数据信号线D沿竖直方向延伸。

在示例性实施方式中，发光器件可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。

图5为一种像素驱动电路的工作时序图。下面通过图4示例的像素驱动电路的工作过程说明一种示例性实施例，图4中的像素驱动电路包括5个晶体管(第一晶体管T1到第五晶体管T5)、1个存储电容C和8个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线VIN1、参考电压信号线VIN2、第一电源线VDD和第二电源线VSS)，5个晶体管均为N型晶体管。

在示例性实施方式中，像素驱动电路的工作过程可以包括：

第一阶段A1，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2、第三扫描信号线S3和发光信号线E的信号为高电平信号。第一扫描信号线S1为低电平信号，使第四晶体管T4断开。第二扫描信号线S2的信号为高电平信号，使第二晶体管T2导通，参考电压信号线VIN2的信号提供至第二节点N2，在第二节点N2写入补偿电压Vref，使得第三晶体管T3导通。第三扫描信号线S3的信号为高电平信号，使第一晶体管T1导通，初始信号线VIN1的信号提供至第一节点N1，对第一节点N1进行复位。。发光信号线E的信号为高电平信号，使第五晶体管T5导通，第一电源线VDD的信号经由第三节点N3、第三晶体管T3给第一节点N1充电，由于此阶段第一节点N1的电压没有达到驱动OLED发光的电压，因此，此阶段OLED不发光。

第二阶段A2、第一扫描信号线S1和第三扫描信号线S3的信号均为低电平信号。由于第一扫描信号线S1和第三扫描信号线S3的信号为低电平信号，使第四晶体管T4、第一晶体管T1均断开。根据第二扫描信号线S2和发光信号线E的信号，第二阶段A2可以包括以下三个子阶段：

第一子阶段A21：第二扫描信号线S2和发光信号线E的信号均为高电平信号。由于第二扫描信号线S2为高电平信号，使第二晶体管T2导通，参考电压信号线VIN2的补偿电压Vref提供至第二节点N2，第三晶体管T3导通；由于发光信号线E的信号为高电平信号，第五晶体管T5导通，第一电源线VDD的信号经由第三节点N3、第三晶体管T3给第一节点N1充电，由于此阶段第一节点N1的电压没有达到驱动OLED发光的电压，因此，此阶段OLED不发光。

第二子阶段A22：第二扫描信号线S2的信号为低电平信号，发光信号线E的信号为高电平信号。由于第二扫描信号线S2为低电平信号，使第二晶体管T2断开，由于存储电容C的两端电压不会产生突变，第二节点N2维持上一帧的电压，第三晶体管T3导通；由于发光信号线E的信号为高电平信号，第五晶体管T5导通，第一电源线VDD的信号经由第三节点N3、第三晶体管T3给第一节点N1充电，使得第一节点N1的电压达到Vref-Vth(Vth为第三晶体管T3的阈值电压)，由于此阶段第一节点N1的电压没有达到驱动OLED发光的电压，因此，此阶段OLED不发光。

第三子阶段A23：第二扫描信号线S2和发光信号线E均为低电平信号。由于第二扫描信号线S2和发光信号线E均为低电平信号，使第二晶体管T2和第五晶体管T5均断开，由于存储电容C两端的电压不会产生突变，第一节点N1维持上一帧的电压(Vref-Vth)。

第三阶段A3：第一扫描信号线S1的信号为高电平信号，第二扫描信号线S2、第三扫描信号线S3、发光信号线E的信号均为低电平信号。由于第一扫描信号线S1的信号为高电平信号，使得第四晶体管T4导通，数据信号线D输出的数据电压写入第二节点N2；由于第二扫描信号线S2、第三扫描信号线S3、发光信号线E的信号均为低电平信号，使第二晶体管T2、第一晶体管T1、第五晶体管T5均断开，第一节点N1维持上一帧的电压(Vref-Vth)。

上述扫描信号驱动器也可以称为栅极驱动装置或栅极驱动器，栅极驱动装置包括单独的栅极驱动集成电路或者面板栅极驱动电路，由于单独的栅极驱动集成电路不利于窄边框、低成本，目前面板栅极驱动电路越来越受到关注。由于栅极驱动电路向栅线提供的栅极驱动信号的脉冲宽度与显示面板内部的像素驱动电路的工作性能有关，比如，栅极驱动信号可以作为扫描信号和发光控制信号时，扫描信号和发光控制信号的脉冲宽度与显示面板内部的像素驱动电路的工作性能相关，因此需要具有脉冲宽度调制(英文：Pulse WidthModulation，简称：PWM)功能的控制电路对栅极驱动信号的脉冲宽度进行调节。

为了实现对栅极驱动信号的脉冲宽度进行调节，本公开实施例提供了一种移位寄存器，可以包括输入子电路、反相子电路和输出子电路；

输入子电路，分别与信号输入端、第一时钟信号端、第一节点连接，设置为在第一时钟信号端的控制下向第一节点提供信号输入端的信号；

反相子电路，分别与第一电源端、第二电源端、第一时钟信号端、第二时钟信号端、第一节点和第二节点连接，设置为在第一时钟信号端、第二时钟信号端、第一节点的控制下向第二节点提供第一电源端或第二电源端的信号；

输出子电路，分别与第一电源端、第二电源端、第一节点、第二节点和信号输出端连接，设置为在第一节点和第二节点的控制下，向信号输出端提供第一电源端或第二电源端的信号。

本公开提供的移位寄存器，输入子电路在第一时钟信号端的控制下向第一节点提供信号输入端的信号，反相子电路在第一时钟信号端、第二时钟信号端、第一节点的控制下向第二节点提供第一电源端或第二电源端的信号，输出子电路在第一节点和第二节点的控制下向信号输出端提供第一电源端或第二电源端的信号，通过控制信号输入，实现控制移位寄存器信号输出端输出信号的脉冲宽度，从而实现控制栅极驱动信号的脉冲宽度。

如图6所示，为一种示例性的移位寄存器的结构示意图，移位寄存器可以包括：包括输入子电路11、反相子电路12和输出子电路13；

输入子电路11，分别与信号输入端IN、第一时钟信号端CKA、第一节点Q连接，设置为在第一时钟信号端CKA的控制下向第一节点Q提供信号输入端IN的信号；

反相子电路12，分别与第一电源端VGH、第二电源端VGL、第一时钟信号端CKA、第二时钟信号端CKB、第一节点Q和第二节点QB连接，设置为在第一时钟信号端CKA、第二时钟信号端CKB、第一节点Q的控制下向第二节QB点提供第一电源端VGH或第二电源端VGL的信号；

输出子电路13，分别与第一电源端VGH、第二电源端VGL、第一节点Q、第二节点QB和信号输出端OUT连接，设置为在第一节点Q和第二节点的QB控制下，向信号输出端OUT提供第一电源端VGH或第二电源端VGL的信号。

在示例性实施方式中，如图7所示，输入子电路11可以包括第一晶体管T1；

第一晶体管T1的控制极与第一时钟信号端CKA连接，第一晶体管T1的第一极与信号输入端IN连接，第一晶体管T1的第二极与第一节点Q连接。

在示例性实施方式中，反相子电路12可以包括第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第三电容C3；

第二晶体管T2的控制极与第一时钟信号端CKA连接，第二晶体管T2的第一极与第一电源端VGH连接，第二晶体管T2的第二极与第三节点P连接；

第三晶体管T3的控制极与第一节点Q连接，第三晶体管T3的第一极与第一时钟信号端CKA连接，第三晶体管T3的第二极与第三节点P连接；

第四晶体管T4的控制极与第三节点P连接，第四晶体管T4的第一极与第一电源端VGH连接，第四晶体管T4的第二极与第四节点N连接；

第五晶体T5管的控制极与第二时钟信号端CKB连接，第五晶体管T5的第一极与第四节点N连接，第五晶体管T5的第二极与第二节点QB连接；

第六晶体管T6的控制极与第一节点Q连接，第六晶体管T6的第一极与第二电源端VGL连接，第六晶体管T6的第二极与第二节点QB连接；

第三电容C3的第一极板与第一电源端VGH连接，第三电容C3的第二极板与第三节点P连接。

本公开提供的移位寄存器中第一时钟信号端CKA和第二时钟信号端CKB输入的信号不会直接对电容进行充放电，降低了移位寄存器中时钟信号的负载，使得移位寄存器能够高效稳定的工作，提高脉冲宽度调节的可靠性；由于反相子电路不需要依靠电容耦合对移位寄存器中的晶体管进行打开，对电容的容量要求相对较低，不会因电容容量过大而占用过多的空间，因此有利于窄边框和大尺寸的实现。因此本公开提供的移位寄存器在实现控制信号输出端输出脉冲信号宽度的基础上，还能够提高脉冲宽度调制的可靠性以及有利于显示面板的窄边框及大尺寸的实现。

在示例性实施方式中，输出子电路13可以包括第七晶体管T7、第八晶体管T8、第一电容C1和第二电容C2；

第七晶体管T7的控制极与第一节点Q连接，第七晶体管T7的第一极与第一电源端VGH连接，第七晶体管T7的第二极与信号输出端OUT连接；

第八晶体管T8的控制极与第二节点QB连接，第八晶体管T8的第一极与第二电源端VGL连接，第八晶体管T8的第二极与信号输出端OUT连接；

第一电容C1的第一极板与第一节点Q连接，第一电容C1的第二极板与信号输出端OUT连接；

第二电容C2的第一极板与第二节点QB连接，第二电容C2的第二极板与第二电源端VGL连接。

在示例性实施方式中，如图7所示，输入子电路11可以包括第一晶体管T1；反相子电路12可以包括第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第三电容C3；输出子电路13可以包括第七晶体管T7、第八晶体管T8、第一电容C1和第二电容C2；

第一晶体管T1的控制极与第一时钟信号端CKA连接，第一晶体管T1的第一极与信号输入端IN连接，第一晶体管T1的第二极与第一节点Q连接；

第二晶体管T2的控制极与第一时钟信号端CKA连接，第二晶体管T2的第一极与第一电源端VGH连接，第二晶体管T2的第二极与第三节点P连接；

第三晶体管T3的控制极与第一节点Q连接，第三晶体管T3的第一极与第一时钟信号端CKA连接，第三晶体管T3的第二极与第三节点P连接；

第四晶体管T4的控制极与第三节点P连接，第四晶体管T4的第一极与第一电源端VGH连接，第四晶体管T4的第二极与第四节点N连接；

第五晶体T5管的控制极与第二时钟信号端CKB连接，第五晶体管T5的第一极与第四节点N连接，第五晶体管T5的第二极与第二节点QB连接；

第六晶体管T6的控制极与第一节点Q连接，第六晶体管T6的第一极与第二电源端VGL连接，第六晶体管T6的第二极与第二节点QB连接；

第三电容C3的第一极板与第一电源端VGH连接，第三电容C3的第二极板与第三节点P连接；

第七晶体管T7的控制极与第一节点Q连接，第七晶体管T7的第一极与第一电源端VGH连接，第七晶体管T7的第二极与信号输出端OUT连接；

第八晶体管T8的控制极与第二节点QB连接，第八晶体管T8的第一极与第二电源端VGL连接，第八晶体管T8的第二极与信号输出端OUT连接；

第一电容C1的第一极板与第一节点Q连接，第一电容C1的第二极板与信号输出端OUT连接；

第二电容C2的第一极板与第二节点QB连接，第二电容C2的第二极板与第二电源端VGL连接。

在示例性实施方式中，如图9所示，在图7所示电路原理图的基础是上输出子电路13还可以包括第九晶体管T9；第七晶体管T7的控制极通过第九晶体管T9与第一节点Q连接；第一电容C1的第一极板通过第九晶体管T9与第一节点Q连接；

第九晶体管T9的控制极与第一电源端VGH连接，第九晶体管T9的第一极与第一节点Q连接，第九晶体管T9的第二极与第七晶体管T7的控制极连接。第九晶体管T9可以防止第一节点漏电影响第一节点的输出，从而避免影响到信号输出端OUT输出异常，提高信号输出的稳定性。

在示例性实施方式中，如图10所示，上述移位寄存器还可以包括第一节点控制子电路14；

第一节点控制子电路14与第一节点Q、反相子电路12、第二时钟信号端CKB和第二电源端VGL连接，设置为在第二时钟信号端VGL和反相子电路14的控制下向第一节点Q提供第二电源端VGL的信号。

在示例性实施方式中，如图11所示，第一节点控制子电路14包括第十晶体管T10和第十一晶体管T11；

第十晶体管T10的控制极与第二时钟信号端CKB连接，第十晶体管T10的第一极与第二电源端VGL连接，第十晶体管T10的第二极与第十一晶体管T11连接；

第十一晶体管T11的控制极与反相子电路12连接，第十一晶体管T11的第一极与第十晶体管T10连接，第十一晶体管T11的第二极与第一节点Q连接。

本公开中，第一节点控制子电路14可以在第一时钟信号端CKA输入的信号为低电平时，由第二时钟信号端CKB将第一节点Q的电位拉低，以维持第一节点Q的低电平，保持第一节点Q的电压问题，从而提高信号输出端OUT输出信号的稳定性。

本公开实施例还提供一种移位寄存器的驱动方法，设置为驱动上述任一实施例所述的移位寄存器；移位寄存器包括包括输入子电路、反相子电路和输出子电路，驱动方法可以包括：

在第一时钟信号端的控制下，输入子电路向第一节点提供信号输入端的信号；

在第一时钟信号端、第二时钟信号端、第一节点的控制下，反相子电路向第二节点提供第一电源端或第二电源端的信号；

在第一节点和第二节点的控制下，输出子电路向信号输出端提供第一电源端或第二电源端的信号。

在示例性实施方式中，移位寄存器还包括第一节点控制子电路；

上述驱动方法还包括：在第二时钟信号端和反相子电路的控制下，第一节点控制子电路向第一节点提供第二电源端的信号。

在本公开中，图11为在图7的基础上新增第十晶体管T10和第十一晶体管T11，在一些示例性实施方式中，也可以在图9所示电路原理图的基础上新增新增第十晶体管T10和第十一晶体管T11，如图12所示。

图8为图7所示移位寄存器的工作时序图。如图7和图8所示，一种示例性实施例涉及的移位寄存器包括：8个开关晶体管(T1至T8)，3个电容单元(C1、C2和C3)，3个信号输入端(ECB、ECK和IN)、1个信号输出端(OUT)、2个电源端(VGH和VGL)。

图7所示移位寄存器中第一晶体管T1至第八晶体管T8可以为N型晶体管或者P型晶体管，或者一部分晶体管为N型晶体管，另一部分晶体管为P型晶体管。下面以一种示例性实施例提供的移位寄存器中第一晶体管T1至第八晶体管T8均为N型晶体管为例，说明一种示例性实施例提供的移位寄存器的工作过程，如图8所示可以包括第一阶段P1至第五阶段P5五个阶段。

第一阶段P1，信号输入端IN输入的信号为高电平信号，根据第一时钟信号端CKA和第二时钟信号端CKB输入的信号，第一阶段P1可以包括以下四个子阶段：

第一子阶段P11：第一时钟信号端CKA输入的信号为高电平信号，第二时钟信号端CKB输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为高电平信号，第一晶体管T1和第二晶体管T2均导通，信号输入端IN输入的高电平信号经由第一晶体管T1传输至第一节点Q，第一节点Q为高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2导通，第一电源端VGH的高电平信号经由第二晶体管T2传输至第三节点P，第三节点P的电压为高电平，第四晶体管T4导通；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB；由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6传输至第二节点QB，第二节点QB的为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第一子阶段P11信号输出端OUT输出高电平信号。

第二子阶段P12：第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4截止；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第二子阶段P12信号输出端OUT输出高电平信号。

第三子阶段P13：第一时钟信号端CKA输入的信号为低电平信号，第二时钟信号端CKB输入的信号为高电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4截止；由于第二时钟信号端CKB输入的信号为高电平信号，第五晶体管T5导通，由于第四晶体管T4截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第三子阶段P13信号输出端OUT输出高电平信号。

第四子阶段P14：第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4截止；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第四子阶段P14信号输出端OUT输出高电平信号。

因此在第一阶段，第三节点P的电压信号完全根据第一时钟信号端CKA输入的信号而变化，既第一时钟信号端CKA控制第三节点P的电压信号。

第二阶段P2，信号输入端IN和第二时钟信号端CKB输入的信号均为低电平信号，由于第二时钟信号端CKB输入的信号为低电平，第五晶体管T5截止，根据第一时钟信号端CKA输入的信号，第二阶段P2可以包括以下两个子阶段：

第一子阶段P21：第一时钟信号端CKA输入的信号为高电平信号，第一晶体管T1和第二晶体管T2均导通，信号输入端IN输入的低电平信号经由第一晶体管T1传输至第一节点Q，第一节点Q为低电平，第三晶体管T3、第六晶体管T6和第七晶体管T7均截止，第一电源端VGH的高电平信号无法经由第七晶体管T7传输至信号输出端OUT；由于第二晶体管T2导通，第一电源端VGH的高电平信号经由第二晶体管T2传输至第三节点P，第三节点P为高电平；由于第六晶体管T6截止，第二电源端VGL的低电平信号无法经由第六晶体管T6写入第二节点QB，由于第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，第二节点QB维持上一帧的低电平，第八晶体管T8截止，因此，信号输出端OUT维持上一帧的高电平信号。

第二子阶段P22：第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的低电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧低电平，第三晶体管T3、第六晶体管T6和第七晶体管T7均截止，第一电源端VGH的高电平信号无法经由第七晶体管T7传输至信号输出端OUT；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3截止，第一时钟信号端CKA的低电平信号无法经由第三晶体管T3传输至第三节点P，第三节点P维持上一帧的高电平；由于第六晶体管T6截止，第二电源端VGL低电平信号无法经由第六晶体管T6写入第二节点QB，由于第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，第二节点QB维持上一帧的低电平，第八晶体管T8截止，因此，信号输出端OUT维持上一帧的高电平信号。

第三阶段P3，信号输入端IN输入的信号为低电平信号，第一晶体管T1和第二晶体管T2的控制极受第一时钟信号端CKA输入信号的控制，第五晶体管T5的控制极受第二时钟信号端CKB输入信号的控制，根据第一时钟信号端CKA和第二时钟信号端CKB输入的信号，第三阶段P3可以包括以下四个子阶段：

第一子阶段P31:第一时钟信号端CKA输入的信号为低电平信号，第二时钟信号端CKB输入的信号为高电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的低电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧低电平信号，第三晶体管T3、第六晶体管T6、第七晶体管T7均截止；由于第二晶体管T2和第三晶体管T3均截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，第一时钟信号端CKA输入的低电平信号无法经由第三晶体管T3传输至第三节点P，第三节点P维持上一帧高电平，第四晶体管T4导通；由于第六晶体管T6截止，第二电源端VGL的低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为高电平信号，第五晶体管T5导通，第一电源端VGH的高电平信号经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB为高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8传输至信号输出端OUT，信号输出端OUT输出低电平信号。

第二子阶段P32:第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的低电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧低电平信号，第三晶体管T3、第六晶体管T6、第七晶体管T7均截止；由于第二晶体管T2和第三晶体管T3截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，第一时钟信号端CKA输入的低电平信号无法经由第三晶体管T3传输至第三节点P，第三节点P维持上一帧高电平，第四晶体管T4导通；由于第六晶体管T6截止，第二电源端VGL低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB维持上一帧高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8传输至信号输出端OUT，信号输出端OUT输出低电平信号。

第三子阶段P33:第一时钟信号端CKA输入的信号为高电平信号，第二时钟信号端CKB输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为高电平信号，第一晶体管T1和第二晶体管T2均导通，信号输入端IN输入的低电平信号经由第一晶体管T1传输至第一节点Q，第一节点Q为低电平信号，第三晶体管T3、第六晶体管T6、第七晶体管T7均截止；由于第二晶体管T2导通，第一电源端VGH的高电平信号经由第二晶体管T2传输至第三节点P，第三节点P为高电平，第四晶体管T4导通；由于第六晶体管T6截止，第二电源端VGL低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB维持上一帧高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8传输至信号输出端OUT，信号输出端OUT输出低电平信号。

第四子阶段P34:第一时钟信号端CKA和第二时钟信号端CKB输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的低电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧低电平信号，第三晶体管T3、第六晶体管T6、第七晶体管T7均截止；由于第二晶体管T2和第三晶体管T3截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，第一时钟信号端CKA输入的低电平信号无法经由第三晶体管T3传输至第三节点P，第三节点P维持上一帧高电平，第四晶体管T4导通；由于第六晶体管T6截止，第二电源端VGL低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB维持上一帧高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8传输至信号输出端OUT，信号输出端OUT输出低电平信号。

第四阶段P4，信号输入端IN输入的信号为高电平信号，第一时钟信号端CKA输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1写入第一节点Q，第一节点Q在第四阶段P4维持第三阶段P3的低电平，第三晶体管T3、第六晶体管T6和第七晶体管T7均截止，根据第二时钟信号端CKB输入的信号，第四阶段P4可以包含两个子阶段：

第一子阶段P41：第二时钟信号端CKB输入的信号为高电平信号。由于第二晶体管T2和第三晶体管T3均截止，第一电源端VGH的高电平信号无法经由第二晶体管T2写入第三节点P，第一时钟信号端CKA的低电平信号无法经由第三晶体管T3写入第三节点P，第三节点P维持上一帧高电平，第四晶体管T4导通；由于第六晶体管T6截止，第二电源端VGL的低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为高电平信号，第五晶体管T5导通，第一电源端VGH的高电平信号经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB为高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8写入信号输出端OUT，信号输出端OUT输出低电平信号。

第二子阶段P42：第二时钟信号端CKB输入的信号为低电平信号。由于第二晶体管T2和第三晶体管T3均截止，第一电源端VGH的高电平信号无法经由第二晶体管T2写入第三节点P，第一时钟信号端CKA的低电平信号无法经由第三晶体管T3写入第三节点P，第三节点P维持上一帧高电平，第四晶体管T4导通；由于第六晶体管T6截止，第二电源端VGL的低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB维持上一帧的高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8写入信号输出端OUT，信号输出端OUT输出低电平信号。

第五阶段P5，信号输入端IN输入的信号为高电平信号，根据第一时钟信号端CKA和第二时钟信号端CKB输入的信号，第五阶段P5可以划分成以下子阶段：

第一子阶段P51：第一时钟信号端CKA输入的信号为高电平信号，第二时钟信号端CKB输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为高电平信号，第一晶体管T1和第二晶体管T2均导通，信号输入端IN输入的高电平信号经由第一晶体管T1传输至第一节点Q，第一节点Q电压为高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2导通，第一电源端VGH的高电平信号经由第二晶体管T2传输至第三节点P，第三节点P为高电平，第四晶体管T4导通；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB；由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6传输至第二节点QB，第二节点QB的电压为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第一子阶段P51信号输出端OUT输出高电平信号。

第二子阶段P52：第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4截止；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第二子阶段P52信号输出端OUT输出高电平信号。

第三子阶段P53：第一时钟信号端CKA输入的信号为低电平信号，第二时钟信号端CKB输入的信号为高电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4截止；由于第二时钟信号端CKB输入的信号为高电平信号，第五晶体管T5导通，由于第四晶体管T4截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第三子阶段P53信号输出端OUT输出高电平信号。

第四子阶段P54：第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4截止；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第四子阶段P54信号输出端OUT输出高电平信号。

第五阶段P5中第一子阶段P51至第四子阶段P54为一个子周期，接下来的时序与第一子阶段P51至第四子阶段P54的相同，在此不再赘述。

由上述第一阶段P1至第五阶段P5以及附图8所示，可以看出本公开可以通过控制信号输入端IN的脉冲宽度来调节信号输出端OUT的脉冲宽度。

如图7和图8所示，在上述第一阶段P1至第五阶段P5的工作时序中，第一时钟信号端CKA和第二时钟信号端CKB输入的信号不会直接对电容进行充放电，电容两端不会经历反复充放电的过程，降低了移位寄存器中时钟信号的负载，使得移位寄存器能够高效稳定的工作。例如，第三电容C3一端与第三节点P连接，通过上述第一阶段P1至第五阶段P5的工作过程可以明显看出，第三节点P与第一时钟信号端CKA和第二时钟信号端CKB输入的信号不是同步变化，使电容不会随着时钟信号端信号的变化而频繁的充放电，从而减小移位寄存器时钟信号的负载。

在示例性实施方式中，图9所示移位寄存器的工作时序图与图8所示相同，在此不再赘述。在图9所示移位寄存器中，第九晶体管T9可以为N型晶体管，在第一电源端VGH的控制下，第九晶体管T9导通。

在示例性实施方式中，图11所示移位寄存器中第一晶体管T1至第八晶体管T8、第十晶体管T10、第十一晶体管T11可以为N型晶体管或者P型晶体管，或者一部分晶体管为N型晶体管，另一部分晶体管为P型晶体管。下面以一种示例性实施例提供的移位寄存器中第一晶体管T1至第八晶体管T8、第十晶体管T10、第十一晶体管T11均为N型晶体管为例，说明一种示例性实施例提供的移位寄存器的工作过程，图11所示的移位寄存器的工作过程可以包括第一阶段H1至第五阶段H5，第一阶段H1至第五阶段H5的信号输入端IN、第一时钟信号端CKA、第二时钟信号端CKB、第一节点Q、第二节点QB、第三节点P和信号输出端OUT的信号与图8中第一阶段P1至第五阶段P5相同。下面详细说明图11所示的移位寄存器中多个晶体管和多个电容在第一阶段H1至第六阶段H6的工作过程：

第一阶段H1，信号输入端IN输入的信号为高电平信号，根据第一时钟信号端CKA和第二时钟信号端CKB输入的信号，第一阶段H1可以包括以下四个子阶段：

第一子阶段H11：第一时钟信号端CKA输入的信号为高电平信号，第二时钟信号端CKB输入的信号为低电平信号。由于第二时钟信号端CKB输入的信号为低电平信号，第十晶体管T10截止，第二电源端VGL的低电平信号无法写入第一节点Q，由于第一时钟信号端CKA输入的信号为高电平信号，第一晶体管T1和第二晶体管T2均导通，信号输入端IN输入的高电平信号经由第一晶体管T1传输至第一节点Q，第一节点Q为高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2导通，第一电源端VGH的高电平信号经由第二晶体管T2传输至第三节点P，第三节点P的电压为高电平，第四晶体管T4和第十一晶体管T11均导通；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十晶体管T10截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB；由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6传输至第二节点QB，第二节点QB的为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第一子阶段H11信号输出端OUT输出高电平信号。

第二子阶段H12：第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第二时钟信号端CKB输入的信号为低电平信号，第十晶体管T10截止，第二电源端VGL的低电平信号无法写入第一节点Q，由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4和第十一晶体管T11均截止；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第二子阶段H12信号输出端OUT输出高电平信号。

第三子阶段H13：第一时钟信号端CKA输入的信号为低电平信号，第二时钟信号端CKB输入的信号为高电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4和第十一晶体管T11均截止；由于第二时钟信号端CKB输入的信号为高电平信号，第五晶体管T5和第十晶体管T10均导通，由于第四晶体管T4截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT；由于第十一晶体管T11截止，第二电源端VGL的低电平信号无法写入第一节点Q。因此，在第三子阶段H13信号输出端OUT输出高电平信号。

第四子阶段H14：第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第二时钟信号端CKB输入的信号为低电平信号，第十晶体管T10截止，第二电源端VGL的低电平信号无法写入第一节点Q，由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4和第十一晶体管T11均截止；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十晶体管T10均截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第四子阶段H14信号输出端OUT输出高电平信号。

因此在第一阶段，第三节点P的电压信号完全根据第一时钟信号端CKA输入的信号而变化，既第一时钟信号端CKA控制第三节点P的电压信号。

第二阶段H2，信号输入端IN和第二时钟信号端CKB输入的信号均为低电平信号，由于第二时钟信号端CKB输入的信号为低电平，第五晶体管T5和第十晶体管T10均截止，由于第十晶体管T10截止，第二电源端VGL的低电平信号无法写入第一节点Q，根据第一时钟信号端CKA输入的信号，第二阶段H2可以包括以下两个子阶段：

第一子阶段H21：第一时钟信号端CKA输入的信号为高电平信号，第一晶体管T1和第二晶体管T2均导通，信号输入端IN输入的低电平信号经由第一晶体管T1传输至第一节点Q，第一节点Q为低电平，第三晶体管T3、第六晶体管T6和第七晶体管T7均截止，第一电源端VGH的高电平信号无法经由第七晶体管T7传输至信号输出端OUT；由于第二晶体管T2导通，第一电源端VGH的高电平信号经由第二晶体管T2传输至第三节点P，第三节点P为高电平，第四晶体管T4和第十一晶体管T11均导通；由于第六晶体管T6截止，第二电源端VGL的低电平信号无法经由第六晶体管T6写入第二节点QB，由于第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，第二节点QB维持上一帧的低电平，第八晶体管T8截止，因此，信号输出端OUT维持上一帧的高电平信号。

第二子阶段H22：第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的低电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧低电平，第三晶体管T3、第六晶体管T6和第七晶体管T7均截止，第一电源端VGH的高电平信号无法经由第七晶体管T7传输至信号输出端OUT；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3截止，第一时钟信号端CKA的低电平信号无法经由第三晶体管T3传输至第三节点P，第三节点P维持上一帧的高电平，第四晶体管T4和第十一晶体管T11均导通；由于第六晶体管T6截止，第二电源端VGL低电平信号无法经由第六晶体管T6写入第二节点QB，由于第五晶体管T5截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，第二节点QB维持上一帧的低电平，第八晶体管T8截止，因此，信号输出端OUT维持上一帧的高电平信号。

第三阶段H3，信号输入端IN输入的信号为低电平信号，第一晶体管T1和第二晶体管T2的控制极受第一时钟信号端CKA输入信号的控制，第五晶体管T5的控制极受第二时钟信号端CKB输入信号的控制，根据第一时钟信号端CKA和第二时钟信号端CKB输入的信号，第三阶段H3可以包括以下四个子阶段：

第一子阶段H31:第一时钟信号端CKA输入的信号为低电平信号，第二时钟信号端CKB输入的信号为高电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的低电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧低电平信号，第三晶体管T3、第六晶体管T6、第七晶体管T7均截止；由于第二晶体管T2和第三晶体管T3均截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，第一时钟信号端CKA输入的低电平信号无法经由第三晶体管T3传输至第三节点P，第三节点P维持上一帧高电平，第四晶体管T4和第十一警惕管T11均导通；由于第六晶体管T6截止，第二电源端VGL的低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为高电平信号，第五晶体管T5和第十晶体管T10均导通，第一电源端VGH的高电平信号经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB为高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8传输至信号输出端OUT，信号输出端OUT输出低电平信号。由于第十晶体管T10和第十一晶体管T11均导通，第二电源端VGL的低电平信号经由第十晶体管T10和第十一晶体管T11写入第一节点Q，以保持第一节点Q的低电平。

第二子阶段H32:第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的低电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧低电平信号，第三晶体管T3、第六晶体管T6、第七晶体管T7均截止；由于第二晶体管T2和第三晶体管T3截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，第一时钟信号端CKA输入的低电平信号无法经由第三晶体管T3传输至第三节点P，第三节点P维持上一帧高电平，第四晶体管T4和第十一晶体管T11均导通；由于第六晶体管T6截止，第二电源端VGL低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十晶体管T10均截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB维持上一帧高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8传输至信号输出端OUT，信号输出端OUT输出低电平信号。

第三子阶段H33:第一时钟信号端CKA输入的信号为高电平信号，第二时钟信号端CKB输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为高电平信号，第一晶体管T1和第二晶体管T2均导通，信号输入端IN输入的低电平信号经由第一晶体管T1传输至第一节点Q，第一节点Q为低电平信号，第三晶体管T3、第六晶体管T6、第七晶体管T7均截止；由于第二晶体管T2导通，第一电源端VGH的高电平信号经由第二晶体管T2传输至第三节点P，第三节点P为高电平，第四晶体管T4和第十晶体管T11均导通；由于第六晶体管T6截止，第二电源端VGL低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十一晶体管T11均截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB维持上一帧高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8传输至信号输出端OUT，信号输出端OUT输出低电平信号。

第四子阶段H34:第一时钟信号端CKA和第二时钟信号端CKB输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的低电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧低电平信号，第三晶体管T3、第六晶体管T6、第七晶体管T7均截止；由于第二晶体管T2和第三晶体管T3截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，第一时钟信号端CKA输入的低电平信号无法经由第三晶体管T3传输至第三节点P，第三节点P维持上一帧高电平，第四晶体管T4和第十一晶体管T11均导通；由于第六晶体管T6截止，第二电源端VGL低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十晶体管T10截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB维持上一帧高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8传输至信号输出端OUT，信号输出端OUT输出低电平信号。

第四阶段H4，信号输入端IN输入的信号为高电平信号，第一时钟信号端CKA输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1写入第一节点Q，第一节点Q在第四阶段H4维持第三阶段H3的低电平，第三晶体管T3、第六晶体管T6和第七晶体管T7均截止，根据第二时钟信号端CKB输入的信号，第四阶段H4可以包含两个子阶段：

第一子阶段H41：第二时钟信号端CKB输入的信号为高电平信号。由于第二晶体管T2和第三晶体管T3均截止，第一电源端VGH的高电平信号无法经由第二晶体管T2写入第三节点P，第一时钟信号端CKA的低电平信号无法经由第三晶体管T3写入第三节点P，第三节点P维持上一帧高电平，第四晶体管T4和第十一晶体管T11导通；由于第六晶体管T6截止，第二电源端VGL的低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为高电平信号，第五晶体管T5和第十晶体管T10导通，第一电源端VGH的高电平信号经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB为高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8写入信号输出端OUT，信号输出端OUT输出低电平信号。由于第十晶体管T10和第十一晶体管T11均导通，第二电源端VGL的低电平信号经由第十晶体管T10和第十一晶体管T11写入第一节点Q，以保持第一节点Q的低电平。

第二子阶段H42：第二时钟信号端CKB输入的信号为低电平信号。由于第二晶体管T2和第三晶体管T3均截止，第一电源端VGH的高电平信号无法经由第二晶体管T2写入第三节点P，第一时钟信号端CKA的低电平信号无法经由第三晶体管T3写入第三节点P，第三节点P维持上一帧高电平，第四晶体管T4和第十一晶体管T11导通；由于第六晶体管T6截止，第二电源端VGL的低电平信号无法经由第六晶体管T6写入第二节点QB；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十晶体管T10截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5写入第二节点QB，第二节点QB维持上一帧的高电平，第八晶体管T8导通，第二电源端VGL的低电平信号经由第八晶体管T8写入信号输出端OUT，信号输出端OUT输出低电平信号。

第五阶段H5，信号输入端IN输入的信号为高电平信号，根据第一时钟信号端CKA和第二时钟信号端CKB输入的信号，第五阶段H5可以划分成以下子阶段：

第一子阶段H51：第一时钟信号端CKA输入的信号为高电平信号，第二时钟信号端CKB输入的信号为低电平信号。由于第一时钟信号端CKA输入的信号为高电平信号，第一晶体管T1和第二晶体管T2均导通，信号输入端IN输入的高电平信号经由第一晶体管T1传输至第一节点Q，第一节点Q电压为高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2导通，第一电源端VGH的高电平信号经由第二晶体管T2传输至第三节点P，第三节点P为高电平，第四晶体管T4和第十一晶体管T11导通；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十晶体管T10截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB；由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6传输至第二节点QB，第二节点QB的电压为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第一子阶段H51信号输出端OUT输出高电平信号。由于第十晶体管T10截止，第二电源端VGL的低电平信号无法写入第一节点Q。

第二子阶段H52：第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4和第十一晶体管T11截止；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十晶体管T10截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第二子阶段H52信号输出端OUT输出高电平信号。由于第十晶体管T10和第十一晶体管T11截止，第二电源端VGL的低电平信号无法写入第一节点Q。

第三子阶段H53：第一时钟信号端CKA输入的信号为低电平信号，第二时钟信号端CKB输入的信号为高电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4和第十一晶体管T11截止；由于第二时钟信号端CKB输入的信号为高电平信号，第五晶体管T5和第十晶体管T10导通，由于第四晶体管T4截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第三子阶段H53信号输出端OUT输出高电平信号。由于第十一晶体管T11截止，第二电源端VGL的低电平信号无法写入第一节点Q。

第四子阶段H54：第一时钟信号端CKA和第二时钟信号端CKB输入的信号均为低电平信号。由于第一时钟信号端CKA输入的信号为低电平信号，第一晶体管T1和第二晶体管T2均截止，信号输入端IN输入的高电平信号无法经由第一晶体管T1传输至第一节点Q，第一节点Q维持上一帧的高电平，第三晶体管T3、第六晶体管T6、第七晶体管T7均导通，第一电源端VGH的高电平信号经由第七晶体管T7传输至信号输出端OUT，即信号输出端OUT输出高电平信号；由于第二晶体管T2截止，第一电源端VGH的高电平信号无法经由第二晶体管T2传输至第三节点P，由于第三晶体管T3导通，第一时钟信号端CKA的低电平信号经由第三晶体管T3传输至第三节点P，第三节点P为低电平，第四晶体管T4和第十一晶体管T11截止；由于第二时钟信号端CKB输入的信号为低电平信号，第五晶体管T5和第十晶体管T10截止，第一电源端VGH的高电平信号无法经由第四晶体管T4、第五晶体管T5传输至第二节点QB，由于第六晶体管T6导通，第二电源端VGL的低电平信号经由第六晶体管T6写入第二节点QB，第二节点QB为低电平，第八晶体管T8截止，第二电源端VGL的低电平信号无法经由第八晶体管T8写入信号输出端OUT。因此，在第四子阶段H54信号输出端OUT输出高电平信号。由于第十晶体管T10和第十一晶体管T11截止，第二电源端VGL的低电平信号无法写入第一节点Q。

第五阶段H5中第一子阶段H51至第四子阶段H54为一个子周期，接下来的时序与第一子阶段H51至第四子阶段H54的相同，在此不再赘述。

本公开实施例还提供一种栅极驱动电路，包括多个上述任一实施例所述的移位寄存器。

在示例性实施方式中，如图13所示，栅极驱动电路可以包括第一电源线VGH、第二电源线VGL、第一时钟信号线CKA、第二时钟信号线CKB、初始信号线STU；多个移位寄存器级联连接；

每个移位寄存器的第一电源端VGH与第一电源线VGH连接，每个移位寄存器的第二电源端VGL与第二电源线VGL连接，奇数级移位寄存器的第一时钟信号端CKA与所述第一时钟信号线CKA连接，奇数级移位寄存器的第二时钟信号端CKB与所述第二时钟信号线CKB连接，偶数级移位寄存器的第一时钟信号端CKA与所述第二时钟信号线CKB连接，偶数级移位寄存器的第二时钟信号端CKB与所述第一时钟信号线CKA连接，第一级移位寄存器的信号输入端与初始信号线STU连接，第i级移位寄存器的信号输出端OUT与第i+1级的移位寄存器的信号输入端IN连接。

图13中GOA(i)为第i级移位寄存器，其中，i取值为1至m的正整数，m为大于或等于2的正整数。

由于上述实施例提供的栅极驱动电路采用了上述移位寄存器，使得所述栅极驱动电路能够实现对输出的信号的进行脉宽调节的功能。在利用上述实施例提供的栅极驱动电路输出的栅极驱动信号作为扫描信号和发光控制信号时，扫描信号和发光控制信号的脉冲宽度均能够根据需要进行调节，从而很好的保证了内部像素电路的工作性能。

本公开实施例还提供一种显示装置，包括上述任一实施例所述的栅极驱动电路。

在示例性实施方式中，显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开实施例提供的一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，输入子电路在第一时钟信号端的控制下向第一节点提供信号输入端的信号，反相子电路在第一时钟信号端、第二时钟信号端、第一节点的控制下向第二节点提供第一电源端或第二电源端的信号，输出子电路在第一节点和第二节点的控制下向信号输出端提供第一电源端或第二电源端的信号，通过控制信号输入，实现控制移位寄存器信号输出端输出信号的脉冲宽度，从而实现控制栅极驱动信号的脉冲宽度。

本公开实施例附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。

在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (13)

1.一种移位寄存器，其特征在于，包括输入子电路、反相子电路和输出子电路；

所述输入子电路，分别与信号输入端、第一时钟信号端、第一节点连接，设置为在第一时钟信号端的控制下向所述第一节点提供信号输入端的信号；

所述反相子电路，分别与第一电源端、第二电源端、第一时钟信号端、第二时钟信号端、第一节点和第二节点连接，设置为在所述第一时钟信号端、所述第二时钟信号端、所述第一节点的控制下向所述第二节点提供所述第一电源端或所述第二电源端的信号；

所述输出子电路，分别与第一电源端、第二电源端、第一节点、第二节点和信号输出端连接，设置为在第一节点和第二节点的控制下，向所述信号输出端提供第一电源端或第二电源端的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述反相子电路包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第三电容；

所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与第三节点连接；

所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极与所述第三节点连接；

所述第四晶体管的控制极与所述第三节点连接，所述第四晶体管的第一极与所述第一电源端连接，所述第四晶体管的第二极与所述第四节点连接；

所述第五晶体管的控制极与所述第二时钟信号端连接，所述第五晶体管的第一极与所述第四节点连接，所述第五晶体管的第二极与所述第二节点连接；

所述第六晶体管的控制极与所述第一节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述第二节点连接；

所述第三电容的第一极板与所述第一电源端连接，所述第三电容的第二极板与所述第三节点连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括第七晶体管、第八晶体管、第一电容和第二电容；

所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述信号输出端连接；

所述第八晶体管的控制极与所述第二节点连接，所述第八晶体管的第一极与所述第二电源端连接，所述第八晶体管的第二极与所述信号输出端连接；

所述第一电容的第一极板与所述第一节点连接，所述第一电容的第二极板与所述信号输出端连接；

所述第二电容的第一极板与所述第二节点连接，所述第二电容的第二极板与所述第二电源端连接。

4.根据权利要求3所述的移位寄存器，其特征在于，所述输出子电路还包括第九晶体管；所述第七晶体管的控制极通过所述第九晶体管与所述第一节点连接；所述第一电容的第一端通过所述第九晶体管与所述第一节点连接；

所述第九晶体管的控制极与所述第一电源端连接，所述第九晶体管的第一极与所述第一节点连接，所述第九晶体管的第二极与所述第七晶体管的控制极连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管；

所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一节点连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管；所述反相子电路包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第三电容；所述输出子电路包括第七晶体管、第八晶体管、第一电容和第二电容；

所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述第一节点连接；

所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与第三节点连接；

所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极与所述第三节点连接；

所述第四晶体管的控制极与所述第三节点连接，所述第四晶体管的第一极与所述第一电源端连接，所述第四晶体管的第二极与所述第四节点连接；

所述第五晶体管的控制极与所述第二时钟信号端连接，所述第五晶体管的第一极与所述第四节点连接，所述第五晶体管的第二极与所述第二节点连接；

所述第六晶体管的控制极与所述第一节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述第二节点连接；

所述第三电容的第一极板与所述第一电源端连接，所述第三电容的第二极板与所述第三节点连接；

所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述信号输出端连接；

所述第八晶体管的控制极与所述第二节点连接，所述第八晶体管的第一极与所述第二电源端连接，所述第八晶体管的第二极与所述信号输出端连接；

所述第一电容的第一极板与所述第一节点连接，所述第一电容的第二极板与所述信号输出端连接；

所述第二电容的第一极板与所述第二节点连接，所述第二电容的第二极板与所述第二电源端连接。

7.根据权利要求1至6任一项所述的移位寄存器，其特征在于，还包括第一节点控制子电路；

所述第一节点控制子电路与所述第一节点、反相子电路、第二时钟信号端和第二电源端连接，设置为在所述第二时钟信号端和所述反相子电路的控制下向所述第一节点提供所述第二电源端的信号。

8.根据权利要求7所述的移位寄存器，其特征在于，所述第一节点控制子电路包括第十晶体管和第十一晶体管；

所述第十晶体管的控制极与所述第二时钟信号端连接，所述第十晶体管的第一极与所述第二电源端连接，所述第十晶体管的第二极与所述第十一晶体管连接；

所述第十一晶体管的控制极与所述反相子电路连接，所述第十一晶体管的第一极与所述第十晶体管连接，所述第十一晶体管的第二极与所述第一节点连接。

9.一种栅极驱动电路，其特征在于，包括多个如权利要求1至8任一项所述的移位寄存器。

10.根据权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第一电源线、第二电源线、第一时钟信号线、第二时钟信号线、初始信号线；所述多个移位寄存器级联连接；

每个移位寄存器的第一电源端与所述第一电源线连接，每个移位寄存器的第二电源端与所述第二电源线连接，奇数级移位寄存器的第一时钟信号端与所述第一时钟信号线连接，奇数级移位寄存器的第二时钟信号端与所述第二时钟信号线连接，偶数级移位寄存器的第一时钟信号端与所述第二时钟信号线连接，偶数级移位寄存器的第二时钟信号端与所述第一时钟信号线连接，第一级移位寄存器的信号输入端与所述初始信号线连接，第i级移位寄存器的信号输出端与第i+1级的移位寄存器的信号输入端连接。

11.一种显示装置，其特征在于，包括如权利要求10所述的栅极驱动电路。

12.一种移位寄存器的驱动方法，其特征在于，设置为驱动如权利要求1至8任一项所述的移位寄存器；所述移位寄存器包括包括输入子电路、反相子电路和输出子电路，所述方法包括：

在第一时钟信号端的控制下，所述输入子电路向所述第一节点提供信号输入端的信号；

在第一时钟信号端、第二时钟信号端、第一节点的控制下，所述反相子电路向第二节点提供第一电源端或第二电源端的信号；

在第一节点和第二节点的控制下，所述输出子电路向信号输出端提供第一电源端或第二电源端的信号。

13.根据权利要求12所述的驱动方法，其特征在于，所述移位寄存器还包括第一节点控制子电路；

在所述第二时钟信号端和所述反相子电路的控制下，所述第一节点控制子电路向所述第一节点提供所述第二电源端的信号。

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