CN114281485A - 用于fpga的仿真方法及装置 - Google Patents

Abstract

本公开涉及一种用于FPGA的仿真方法、装置、电子设备及计算机可读介质。该方法包括：基于待仿真的FPGA生成仿真代码和仿真文件；为数据存储模块配置写地址、写数据和读地址；基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果。本申请涉及的用于FPGA的仿真方法、装置、电子设备及计算机可读介质，能够更加灵活，更加有针对性对FPGA进行仿真，并且仿真结果更加多样和完善。

Description

用于FPGA的仿真方法及装置

技术领域

本公开涉及FPGA仿真分析领域，具体而言，涉及一种用于FPGA的仿真方法、装置、电子设备及计算机可读介质计算机信息处理领域，具体而言，涉及一种报文数据解析方法、装置、设备、电子设备及计算机可读介质。

背景技术

针对FPGA的仿真，目前用到的工具最多的是questasim。目前仿真过程是：将tcl作为激励，从而进行整体的仿真验证。但是tcl激励的方式不能进行单模块的仿真，而且tcl激励比较单一，很多情况都仿真不出来。整体来说，用tcl作为激励的方式没有针对性，而且不灵活，适应范围很小。

用tcl送入激励的方式来进行仿真验证需要的主要文件分为三部分：仿真启动文件，激励和代码。代码为被测试的代码，激励中含有tcl文件，仿真启动文件可以启动questasim。

整体仿真流程如图1所示。在仿真启动文件目录下运行./runtest.lnx|grep Err先打开questasim仿真软件，运行tcl文件来将激励送入代码中。然后在questasim中选择要仿真的代码添加到波形中，运行一段时间即可看到波形。波形界面为用户监控界面。

利用tcl对代码打入激励的方法，不能针对某一模块进行仿真。并且在仿真过程中不能添加额外的信号。tcl打入的激励也比较单一，不能随意添加多条激励。

因此，需要一种新的用于FPGA的仿真方法、装置、电子设备及计算机可读介质。

在所述背景技术部分公开的上述信息仅用于加强对本申请的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

有鉴于此，本申请提供一种用于FPGA的仿真方法、装置、电子设备及计算机可读介质，能够更加灵活，更加有针对性对FPGA进行仿真，并且仿真结果更加多样和完善。

本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。

根据本申请的一方面，提出一种用于FPGA的仿真方法，该方法包括：基于待仿真的FPGA生成仿真代码和仿真文件；为数据存储模块配置写地址、写数据和读地址；基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果。

在本申请的一种示例性实施例中，基于待仿真的FPGA生成仿真代码和仿真文件,包括：基于待仿真的FPGA的被测试代码生成所述仿真代码；基于python文件、仿真运行文件、systemverilog文件、激励文件生成所述仿真文件。

在本申请的一种示例性实施例中，为数据存储模块配置写地址、写数据和读地址，包括：为数据存储模块写入写地址、写数据和读地址；对数据存储模块进行配置，以使得数据存储模块在写地址与读地址匹配时，将数据以读数据的形式输出。

在本申请的一种示例性实施例中，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果，包括：数据存储模块获取第一写地址和第二写地址；将第一写地址和第二写地址匹配；匹配成功的数据传回仿真代码。

在本申请的一种示例性实施例中，数据存储模块获取第一写地址和第二写地址，包括：通过寄存器配置总线将寄存器的值写入仿真代码；仿真代码将寄存器的值传入数据存储模块，生成第一写地址；通过systemverilog文件将至少一条激励传到表项函数中；数据存储模块通过调用表项函数获取与其对应的第二写地址。

在本申请的一种示例性实施例中，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果，还包括：输入读寄存器指令；打开图形化界面；基于仿真代码中的fmbus查看仿真波形。

在本申请的一种示例性实施例中，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果，包括：数据存储模块获取第三写地址和第四写地址；将第三写地址和第四写地址匹配；匹配成功systemverilog函数值返回C函数。

在本申请的一种示例性实施例中，数据存储模块获取第三写地址和第四写地址，包括：C函数基于参数模块调用仿真代码以对寄存器进行写操作；基于写操作生成第三写地址；通过systemverilog文件将至少一条激励传到表项函数中；数据存储模块通过调用表项函数获取与其对应的第四写地址。

在本申请的一种示例性实施例中，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果，还包括：调用C函数查看仿真波形。

根据本申请的一方面，提出一种用于FPGA的仿真装置，该装置包括：数据模块，用于基于待仿真的FPGA生成仿真代码和仿真文件；地址模块，用于为数据存储模块配置写地址、写数据和读地址；前门仿真模块，用于基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或后门仿真模块，用于基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果。

根据本申请的一方面，提出一种电子设备，该电子设备包括：一个或多个处理器；存储装置，用于存储一个或多个程序；当一个或多个程序被一个或多个处理器执行，使得一个或多个处理器实现如上文的方法。

根据本申请的一方面，提出一种计算机可读介质，其上存储有计算机程序，该程序被处理器执行时实现如上文中的方法。

根据本申请的用于FPGA的仿真方法、装置、电子设备及计算机可读介质，通过基于待仿真的FPGA生成仿真代码和仿真文件；为数据存储模块配置写地址、写数据和读地址；基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果的方式，能够更加灵活，更加有针对性对FPGA进行仿真，并且仿真结果更加多样和完善。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。

附图说明

通过参照附图详细描述其示例实施例，本申请的上述和其它目标、特征及优点将变得更加显而易见。下面描述的附图仅仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中的用于FPGA的仿真方法的***框图。

图2是根据一示例性实施例示出的一种用于FPGA的仿真方法的流程图。

图3是根据另一示例性实施例示出的一种用于FPGA的仿真方法的中数据存储模块的工作原理图。

图4是根据另一示例性实施例示出的一种用于FPGA的仿真方法的中前门仿真示意图。

图5是根据另一示例性实施例示出的一种用于FPGA的仿真方法的中后门仿真示意图。

图6是根据一示例性实施例示出的一种用于FPGA的仿真装置的框图。

图7是根据一示例性实施例示出的一种电子设备的框图。

图8是根据一示例性实施例示出的一种计算机可读介质的框图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本申请将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本申请的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本申请的各方面。

附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种组件，但这些组件不应受这些术语限制。这些术语乃用以区分一组件与另一组件。因此，下文论述的第一组件可称为第二组件而不偏离本申请概念的教示。如本文中所使用，术语“及/或”包括相关联的列出项目中的任一个及一或多者的所有组合。

本领域技术人员可以理解，附图只是示例实施例的示意图，附图中的模块或流程并不一定是实施本申请所必须的，因此不能用于限制本申请的保护范围。

本申请涉及的技术缩略语解释如下：

tcl：一种脚本语言，用来处理字符串。

makefile：存放命令，执行make xxx可以运行相应的命令。

parameter：txt文件，可以将用到的参数写入。后续C函数会调用。

entry_pkg：存放平台传给fpga的报文。

有鉴于现有技术中的种种缺陷，本申请提出一种用于FPGA的仿真方法，既可以进行整体仿真，又能针对某个表项来进行单模块仿真。同时，本申请中的仿真方法可以灵活运用，例如可以添加多条激励，可以随时添加仿真信号等等。下面借助具体的实施例对本申请中的技术内容进行详细说明。

图2是根据一示例性实施例示出的一种用于FPGA的仿真方法的流程图。用于FPGA的仿真方法20至少包括步骤S202至S208。

如图2所示，在S202中，基于待仿真的FPGA生成仿真代码和仿真文件。可基于待仿真的FPGA的被测试代码生成所述仿真代码；基于python文件、仿真运行文件、systemverilog文件、激励文件生成所述仿真文件。更进一步的，仿真文件中包含有整体仿真文件，以及各个单模块的仿真文件。

在一个实施例中，以整体仿真为例进行说明。整体仿真文件里面包含有python文件，仿真运行文件，systemverilog文件，和激励文件。python文件中有测试激励以及仿真环境自动生成脚本，仿真用IP核文件生成脚本以及仿真输出监控数据与激励参考模型数据比较脚本等等。仿真运行文件其中包括c脚本编译生成文件，代码中用到的表项及.v文件的列表，makefile等等。systemverilog文件为仿真环境的文件(主要为.sv文件)。激励文件里面可以写入激励。

在S204中，为数据存储模块配置写地址、写数据和读地址。可为数据存储模块写入写地址、写数据和读地址；对数据存储模块进行配置，以使得数据存储模块在写地址与读地址匹配时，将数据以读数据的形式输出。

如图3所示，给存储模块写入写地址，写数据和读地址。当写地址与读地址匹配时，则将数据以读数据的形式输出。

在S206中，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果。

在一个实施例中，通过寄存器配置总线将寄存器的值写入仿真代码；仿真代码将寄存器的值传入数据存储模块，生成第一写地址；通过systemverilog文件将至少一条激励传到表项函数中；数据存储模块通过调用表项函数获取与其对应的第二写地址。数据存储模块获取第一写地址和第二写地址；将第一写地址和第二写地址匹配；匹配成功的数据传回仿真代码。

在一个实施例中，还包括：输入读寄存器指令；打开图形化界面；基于仿真代码中的fmbus查看仿真波形。

在S208中，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果。

在一个实施例中，C函数基于参数文件调用仿真代码以对寄存器进行写操作；基于写操作生成第三写地址；通过systemverilog文件将至少一条激励传到表项函数中；数据存储模块通过调用表项函数获取与其对应的第四写地址。数据存储模块获取第三写地址和第四写地址；将第三写地址和第四写地址匹配；匹配成功systemverilog函数值返回C函数。

在一个实施例中，还包括：调用C函数查看仿真波形。

根据本申请的用于FPGA的仿真方法，通过基于待仿真的FPGA生成仿真代码和仿真文件；为数据存储模块配置写地址、写数据和读地址；基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果的方式，能够更加灵活，更加有针对性对FPGA进行仿真，并且仿真结果更加多样和完善。

本申请的用于FPGA的仿真方法，既可以进行整体仿真，又能针对某个表项来进行单模块仿真的方法。同时，我们需要此仿真方法可以比较灵活，例如可以添加多条激励，可以随时添加仿真信号等等。

本申请的用于FPGA的仿真方法，采用了一种新的仿真方法，能够使得仿真更加灵活，满足用户多种的需求。这种方法分为前门仿真和后门仿真。前门仿真是通过对代码中的寄存器总线进行操作从而达到对代码进行读写操作的仿真方法，前门仿真验证可以通过波形来验证。而后门仿真是不通过代码的总线从而达到对代码中的寄存器或者表项进行读写操作的仿真方法，后门仿真可以通过调用C函数来查看结果。

应清楚地理解，本申请描述了如何形成和使用特定示例，但本申请的原理不限于这些示例的任何细节。相反，基于本申请公开的内容的教导，这些原理能够应用于许多其它实施例。

图4是根据另一示例性实施例示出的一种用于FPGA的仿真方法的中前门仿真示意图。

如图4所示，前门下表仿真，可先在仿真运行文件的目录下中运行C函数的编译生成文件，通过寄存器配置总线将寄存器的值写入，得到第一写地址。

寄存器的值写入代码中后，代码会调用数据存储模块，将寄存器的值传入到数据存储模块中。

在激励模块中的entry_pkg中写入激励，可以写入多条，各个表项函数调用systemverilog中的函数将激励传到各个表项函数中，数据存储模块会调用对应的表项函数，拿到出数据存储模块的第二写地址。

在数据存储模块中将表项函数的第一写入的地址与寄存器写入的第二写地址进行匹配。将匹配成功的数据以output的形式传回给代码中，如果匹配不成功回读数据则为0。

还可在写寄存器值的最后加一条读寄存器的命令，然后输入make post打开图形化界面与代码中的fmbus对比查看对应的波形。

图5是根据另一示例性实施例示出的一种用于FPGA的仿真方法的中后门仿真示意图。

如图5所示，后门下表仿真，可先将parameter文件中的参数写入，这样在C函数调用parameter时，即可对代码中的寄存器进行写操作，生成第三写地址。

在激励模块中的entry_pkg中写入激励，被systemverilog中的各个表项函数调用。数据存储模块调用systemverilog中各个表项的函数与C函数。

将C函数中写入寄存器的第三地址与各个表项函数中第四写地址进行匹配。匹配成功之后将systemverilog中的函数值返回给C函数，如果匹配不成功输出数据则为0。

还可通过调用C函数即能看到回读结果。

本领域技术人员可以理解实现上述实施例的全部或部分步骤被实现为由CPU执行的计算机程序。在该计算机程序被CPU执行时，执行本申请提供的上述方法所限定的上述功能。所述的程序可以存储于一种计算机可读存储介质中，该存储介质可以是只读存储器，磁盘或光盘等。

此外，需要注意的是，上述附图仅是根据本申请示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

下述为本申请装置实施例，可以用于执行本申请方法实施例。对于本申请装置实施例中未披露的细节，请参照本申请方法实施例。

图6是根据另一示例性实施例示出的一种用于FPGA的仿真装置的框图。如图6所示，用于FPGA的仿真装置60包括：数据模块602，地址模块604，前门仿真模块606，后门仿真模块608。

数据模块602用于基于待仿真的FPGA生成仿真代码和仿真文件；

地址模块604用于为数据存储模块配置写地址、写数据和读地址；

前门仿真模块606用于基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或

后门仿真模块608用于基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果。

根据本申请的用于FPGA的仿真装置，通过基于待仿真的FPGA生成仿真代码和仿真文件；为数据存储模块配置写地址、写数据和读地址；基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果的方式，能够更加灵活，更加有针对性对FPGA进行仿真，并且仿真结果更加多样和完善。

图7是根据一示例性实施例示出的一种电子设备的框图。

下面参照图7来描述根据本申请的这种实施方式的电子设备700。图7显示的电子设备700仅仅是一个示例，不应对本申请实施例的功能和使用范围带来任何限制。

如图7所示，电子设备700以通用计算设备的形式表现。电子设备700的组件可以包括但不限于：至少一个处理单元710、至少一个存储单元720、连接不同***组件(包括存储单元720和处理单元710)的总线730、显示单元740等。

其中，所述存储单元存储有程序代码，所述程序代码可以被所述处理单元710执行，使得所述处理单元710执行本说明书中描述的根据本申请各种示例性实施方式的步骤。例如，所述处理单元710可以执行如图2中所示的步骤。

所述存储单元720可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)7201和/或高速缓存存储单元7202，还可以进一步包括只读存储单元(ROM)7203。

所述存储单元720还可以包括具有一组(至少一个)程序模块7205的程序/实用工具7204，这样的程序模块7205包括但不限于：操作***、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。

总线730可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、***总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。

电子设备700也可以与一个或多个外部设备700’(例如键盘、指向设备、蓝牙设备等)通信，使得用户能与该电子设备700交互的设备通信，和/或该电子设备700能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口750进行。并且，电子设备700还可以通过网络适配器760与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。网络适配器760可以通过总线730与电子设备700的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备700使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID***、磁带驱动器以及数据备份存储***等。

通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，如图8所示，根据本申请实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、或者网络设备等)执行根据本申请实施方式的上述方法。

所述软件产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的***、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。

所述计算机可读存储介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读存储介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行***、装置或者器件使用或者与其结合使用的程序。可读存储介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言的任意组合来编写用于执行本申请操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。

上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被一个该设备执行时，使得该计算机可读介质实现如下功能：基于待仿真的FPGA生成仿真代码和仿真文件；为数据存储模块配置写地址、写数据和读地址；基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果。

本领域技术人员可以理解上述各模块可以按照实施例的描述分布于装置中，也可以进行相应变化唯一不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。

通过以上的实施例的描述，本领域的技术人员易于理解，这里描述的示例实施例可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本申请实施例的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、移动终端、或者网络设备等)执行根据本申请实施例的方法。

以上具体地示出和描述了本申请的示例性实施例。应可理解的是，本申请不限于这里描述的详细结构、设置方式或实现方法；相反，本申请意图涵盖包含在所附权利要求的精神和范围内的各种修改和等效设置。

Claims (10)

1.一种用于FPGA的仿真方法，其特征在于，包括：

基于待仿真的FPGA生成仿真代码和仿真文件；

为数据存储模块配置写地址、写数据和读地址；

基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或

基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果。

2.如权利要求1所述的方法，其特征在于，基于待仿真的FPGA生成仿真代码和仿真文件,包括：

基于待仿真的FPGA的被测试代码生成所述仿真代码；

基于python文件、仿真运行文件、systemverilog文件、激励文件生成所述仿真文件。

3.如权利要求1所述的方法，其特征在于，为数据存储模块配置写地址、写数据和读地址，包括：

为数据存储模块写入写地址、写数据和读地址；

对数据存储模块进行配置，以使得数据存储模块在写地址与读地址匹配时，将数据以读数据的形式输出。

4.如权利要求1所述的方法，其特征在于，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果，包括：

数据存储模块获取第一写地址和第二写地址；

将第一写地址和第二写地址匹配；

匹配成功的数据传回仿真代码。

5.如权利要求4所述的方法，其特征在于，数据存储模块获取第一写地址和第二写地址，包括：

通过寄存器配置总线将寄存器的值写入仿真代码；

仿真代码将寄存器的值传入数据存储模块，生成第一写地址；

通过systemverilog文件将至少一条激励传到表项函数中；

数据存储模块通过调用表项函数获取与其对应的第二写地址。

6.如权利要求4所述的方法，其特征在于，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果，还包括：

输入读寄存器指令；

打开图形化界面；

基于仿真代码中的fmbus查看仿真波形。

7.如权利要求1所述的方法，其特征在于，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果，包括：

数据存储模块获取第三写地址和第四写地址；

将第三写地址和第四写地址匹配；

匹配成功systemverilog函数值返回C函数。

8.如权利要求7所述的方法，其特征在于，数据存储模块获取第三写地址和第四写地址，包括：

C函数基于参数文件调用仿真代码以对寄存器进行写操作；

基于写操作生成第三写地址；

通过systemverilog文件将至少一条激励传到表项函数中；

数据存储模块通过调用表项函数获取与其对应的第四写地址。

9.如权利要求7所述的方法，其特征在于，基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果，还包括：

调用C函数查看仿真波形。

10.一种用于FPGA的仿真装置，其特征在于，包括：

数据模块，用于基于待仿真的FPGA生成仿真代码和仿真文件；

地址模块，用于为数据存储模块配置写地址、写数据和读地址；

前门仿真模块，用于基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过前门仿真的方式对FPGA进行仿真，并生成仿真结果；和/或

后门仿真模块，用于基于所述仿真代码、所述仿真文件、配置完成的数据存储模块通过后门仿真的方式对FPGA进行仿真，并生成仿真结果。

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