CN114265731A - 一种pcie接口验证板、测试***及测试方法 - Google Patents
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Abstract
本发明提供了一种PCIE接口验证板、测试***及测试方法，该PCIE接口验证板包括电路板、设置在电路板上的第一PCIE插接件，第一PCIE插接件与待测PCIE接口插接。电路板上设置有至少一个交换芯片，每个交换芯片均与第一PCIE插接件连接。电路板上还设置有至少两个第二PCIE插接件，每个第二PCIE插接件连接一个交换芯片。至少两个第二PCIE插接件插接多个PCIE设备。多个PCIE设备与待测PCIE接口被配置出的多个PCIE端口一一对应，至少一个交换芯片用于配置每个PCIE设备与对应的PCIE端口通信连接。能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，减少测试数据与实际应用之间的偏差，提高测试数据的准确性和可靠性。减少测试PCIE端口的次数，提高测试效率，省时省力。
Description
技术领域
本发明涉及计算机技术领域，尤其涉及一种PCIE接口验证板、测试***及测试方法。
背景技术
主板作为计算机内的重要器件，直接影响到计算机的计算、数据传输等性能。在主板上通常设置有PCIE(Peripheral Component Interconnect Express，一种高速串行计算机扩展总线标准)插槽，来插接不同的PCIE设备。通常一个PCIE插槽上一般都只能插接一个PCIE设备，但是在PCIE设备所需要的通道宽度小于PCIE插槽的通道宽度时，会造成PCIE插槽的通道浪费现象。针对此，现有技术中存在了一个PCIE插槽配置出多个PCIE端口的设计方式，每个PCIE端口均连接一个PCIE设备，从而改善PCIE插槽的通道浪费现象。
目前，针对一个PCIE插槽配置出多个PCIE端口的设计方式进行测试时，现有技术仍然采用传统的测试方式，先确定PCIE插槽配置多个PCIE端口的配置类型，之后一次只测试一个PCIE端口，逐次测试该配置类型下的所有PCIE端口。之后，再改变PCIE插槽配置多个PCIE端口的配置类型，并进行逐个测试该新的配置类型下的所有PCIE端口。由于一个PCIE插槽存在多种配置多个PCIE端口的配置类型，且每个配置类型都包含多个PCIE端口，从而造成测试PCIE端口的次数呈几何倍数增加，耗时耗力，且不能对整个PCIE插槽配置出的多个PCIE端口同时进行测试，造成测试数据与实际应用效果存在偏差，从而降低了测试数据的准确性和可靠性。
发明内容
本发明提供了一种PCIE接口验证板、测试***及测试方法，以减少测试PCIE端口的次数，提高测试效率，省时省力；且还能够对整个PCIE接口配置出的多个PCIE端口同时进行测试，减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。
第一方面，本发明提供了一种PCIE接口验证板，该PCIE接口验证板用于测试支持配置为多PCIE端口的单PCIE接口。该PCIE接口验证板包括一个电路板、以及设置在电路板上的第一PCIE插接件，其中，第一PCIE插接件用于与待测PCIE接口插接。在电路板上设置有至少一个交换芯片，每个交换芯片均与第一PCIE插接件连接。在电路板上还设置有至少两个第二PCIE插接件，每个第二PCIE插接件连接一个交换芯片，每个交换芯片连接至少一个第二PCIE插接件。至少两个第二PCIE插接件用于插接多个PCIE设备，每个PCIE设备插接在一个第二PCIE插接件上，每个第二PCIE插接件最多插接一个PCIE设备。多个PCIE设备与待测PCIE接口被配置出的多个PCIE端口一一对应，至少一个交换芯片用于配置每个PCIE设备与对应的PCIE端口通信连接。
在上述的方案中，通过设计一个PCIE接口验证板作为待测PCIE接口与多个PCIE设备之间连接的转接设备，使至少一个交换芯片通过控制第一PCIE插接件与每个第二PCIE插接件之间的导通或断开，配置每个PCIE设备与对应的PCIE端口通信连接，从而能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，使测试场景与实际应用场景非常贴近，从而减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。且由于能够同时对同一配置类型下的多个PCIE端口进行测试，从而也就无需对同一配置类型下的单个PCIE端口进行逐个测试，减少了测试PCIE端口的次数，提高测试效率，省时省力。
在一个具体的实施方式中，第一PCIE插接件的通道宽度等于待测PCIE接口的通道宽度，使第一PCIE插接件的通道宽度能够完全覆盖待测PCIE接口的通道宽度，且还不浪费第一PCIE插接件的通道宽度。至少两个第二PCIE插接件的通道宽度相等，使PCIE设备在插接到至少两个第二PCIE插接件上时，每个PCIE设备可以随意插接在一个第二PCIE插接件上，只需通过交换芯片识别配对即可完成每个PCIE设备与对应PCIE端口的通信连接，从而无需进行额外的插接限制。
在一个具体的实施方式中，每个第二PCIE插接件的通道宽度与待测PCIE接口的通道宽度相等。或每个第二PCIE插接件的通道宽度，为待测PCIE接口的通道宽度的一半。使第二PCIE插接件能够对所有配置类型下的待测PCIE接口进行测试。
在一个具体的实施方式中，待测PCIE接口的通道宽度为X4、X8或X16。每个第二PCIE插接件的通道宽度为X2、X4、X8或X16。以满足对常见类型的PCIE接口进行测试的要求。
在一个具体的实施方式中，电路板上还设置有与每个交换芯片均连接的第一接口和存储模块。第一接口用于接收配置固件，并将配置固件写入存储模块中。每个交换芯片用于运行存储模块中的配置固件，控制第一PCIE插接件与每个第二PCIE插接件的导通或断开，以配置每个PCIE设备与对应的PCIE端口通信连接。以便于保存和运行不同类型的配置固件。
在一个具体的实施方式中，存储模块为快速擦写只读编程器，以提高配置固件的运行读取速度，提高测试效率。
在一个具体的实施方式中，电路板上还设置有复杂可编程逻辑器件。复杂可编程逻辑器件与每个交换芯片均连接，以控制每个交换芯片的上电、错误报警、在位检测或复位。以对交换芯片进行上电、错误报警、在位检测或复位等。
在一个具体的实施方式中，电路板上还设置有与复杂可编程逻辑器件均连接的第二接口和JTAG((Joint Test Action Group，联合测试工作组，一种国际标准测试协议)接口。其中，第二接口用于与主板上的基板管理控制器连接，使基板管理控制器与复杂可编程逻辑器件进行信息交互。JTAG接口用于更新复杂可编程逻辑器件内的固件。以在测试过程中与主板上的基板管理控制器进行信息交互，同时便于更新复杂可编程逻辑器件内的固件。
在一个具体的实施方式中，电路板上还设置有时钟缓冲器、以及与时钟缓冲器连接的第三接口。其中，第三接口用于接收和待测PCIE接口连接的中央处理器生成的时钟信号。且时钟缓冲器与每个交换芯片均连接，以向每个交换芯片传输时钟信号。使连接在第二PCIE插接件上的多个PCIE设备采用同源时钟设计，更贴近实际应用场景，进一步减少测试数据与实际应用效果之间存在的偏差，进一步提高测试数据的准确性和可靠性。
第二方面，本发明还提供了一种PCIE接口测试***。PCIE接口测试***包括主板、位于主板上的中央处理器、以及位于主板上且与中央处理器均连接的至少一个待测PCIE接口，其中，每个待测PCIE接口均支持配置为多PCIE端口。该PCIE接口测试***还包括上述任意一种PCIE接口验证板、以及插接在至少两个第二PCIE插接件上的多个PCIE设备。
在上述的方案中，通过设计一个PCIE接口验证板作为待测PCIE接口与多个PCIE设备之间连接的转接设备，使至少一个交换芯片通过控制第一PCIE插接件与每个第二PCIE插接件之间的导通或断开，配置每个PCIE设备与对应的PCIE端口通信连接，从而能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，使测试场景与实际应用场景非常贴近，从而减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。且由于能够同时对同一配置类型下的多个PCIE端口进行测试，从而也就无需对同一配置类型下的单个PCIE端口进行逐个测试，减少了测试PCIE端口的次数，提高测试效率，省时省力。
第三方面，本发明还提供了一种基于上述任意一种PCIE接口验证板的PCIE接口测试方法，该测试方法用于测试支持配置为多PCIE端口的单PCIE接口。该测试方法包括：将待测PCIE接口与第一PCIE插接件插接；在至少两个第二PCIE插接件上插接多个PCIE设备；至少一个交换芯片配置每个PCIE设备与对应的PCIE端口通信连接。
在上述的方案中，通过设计一个PCIE接口验证板作为待测PCIE接口与多个PCIE设备之间连接的转接设备，使至少一个交换芯片通过控制第一PCIE插接件与每个第二PCIE插接件之间的导通或断开，配置每个PCIE设备与对应的PCIE端口通信连接，从而能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，使测试场景与实际应用场景非常贴近，从而减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。且由于能够同时对同一配置类型下的多个PCIE端口进行测试，从而也就无需对同一配置类型下的单个PCIE端口进行逐个测试，减少了测试PCIE端口的次数，提高测试效率，省时省力。
附图说明
图1为本发明实施例提供的一种PCIE接口验证板的整体拓扑框图；
图2为本发明实施例提供的另一种PCIE接口验证板的整体拓扑框图；
图3为本发明实施例提供的一种交换芯片连接方式的拓扑图；
图4为本发明实施例提供的一种复杂可编程逻辑器件连接方式的拓扑图；
图5为本发明实施例提供的一种时钟缓冲器工作方式示意图；
图6为本发明实施例提供的一种待测PCIE接口配置出多个PCIE端口的配置示意图。
附图标记：
10-电路板 11-第一PCIE插接件 12-第二PCIE插接件
20-交换芯片 21-第一接口 22-存储模块
30-复杂可编程逻辑器件 31-第二接口 32-JTAG接口
40-时钟缓冲器 41-第三接口 50-基板管理控制器
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了方便理解本发明实施例提供的PCIE接口验证板，下面首先说明一下本发明实施例提供的PCIE接口验证板的应用场景，该PCIE接口验证板用于测试支持配置为多PCIE端口的单PCIE接口，该待测PCIE接口位于主板上，与主板上的中央处理器连接，由中央处理器将待测PCIE接口配置出多个PCIE端口。下面结合附图对该PCIE接口验证板进行详细的叙述。
参考图1及图2，本发明实施例提供的PCIE接口验证板包括一个电路板10、以及设置在电路板10上的第一PCIE插接件11，其中，第一PCIE插接件11用于与待测PCIE接口插接。在电路板10上设置有至少一个交换芯片20，每个交换芯片20均与第一PCIE插接件11连接。在电路板10上还设置有至少两个第二PCIE插接件12，每个第二PCIE插接件12连接一个交换芯片20，每个交换芯片20连接至少一个第二PCIE插接件12。至少两个第二PCIE插接件12用于插接多个PCIE设备，每个PCIE设备插接在一个第二PCIE插接件12上，每个第二PCIE插接件12最多插接一个PCIE设备。多个PCIE设备与待测PCIE接口被配置出的多个PCIE端口一一对应，至少一个交换芯片20用于配置每个PCIE设备与对应的PCIE端口通信连接。
在上述的方案中，通过设计一个PCIE接口验证板作为待测PCIE接口与多个PCIE设备之间连接的转接设备，使至少一个交换芯片20通过控制第一PCIE插接件11与每个第二PCIE插接件12之间的导通或断开，配置每个PCIE设备与对应的PCIE端口通信连接，从而能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，使测试场景与实际应用场景非常贴近，从而减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。且由于能够同时对同一配置类型下的多个PCIE端口进行测试，从而也就无需对同一配置类型下的单个PCIE端口进行逐个测试，减少了测试PCIE端口的次数，提高测试效率，省时省力。下面结合附图对上述各个结构进行详细的介绍。
在设置电路板10时，参考图1，电路板10作为设置PCIE插接件、交换芯片20等器件的支撑和互连结构，可以采用印刷电路板10作为电路板10，将PCIE插接件、交换芯片20等器件设置在电路板10上，通过电路板10上或电路板10内的走线及过孔互连。
如图1及图2所示，在电路板10上设置有第一PCIE插接件11，该第一PCIE插接件11用于与待测PCIE接口插接连接，以实现PCIE接口验证板与待测PCIE之间的连接。其中，待测PCIE接口的通道宽度可以为X4、X8或X16等。在确定第一PCIE插接件11的通道宽度时，需要保证第一PCIE插接件11的通道宽度能够完全覆盖待测PCIE接口的通道宽度。例如，可以使第一PCIE插接件11的通道宽度等于待测PCIE接口的通道宽度，以不浪费第一PCIE插接件11的通道宽度。例如，如图1示出的第一PCIE插接件11的通道宽度为X16，此时待测PCIE接口的通道宽度也为X16。当然，还可以使第一PCIE插接件11的通道宽度大于待测PCIE接口的通道宽度，以保证第一PCIE插接件11的通道宽度能够完全覆盖待测PCIE接口的通道宽度。
参考图1，在电路板10上设置有至少一个交换芯片20，每个交换芯片20均与第一PCIE插接件11连接，以通过第一PCIE插接件11实现与待测PCIE接口的连接。如图1示出的电路板10上设置有一个交换芯片20；如图2所示出的电路板10上设置有两个交换芯片20。应当理解的是，交换芯片20的个数并不限于1个或2个，除此之外，交换芯片20的个数还可以为3个、4个等不少于3个的任意值。如图1及图2所示，在电路板10上还设置有至少两个第二PCIE插接件12，每个第二PCIE插接件12连接一个交换芯片20，每个交换芯片20连接至少一个第二PCIE插接件12。即每个交换芯片20连接第二PCIE插接件12的个数可以是一个，也可以是两个、三个、四个等不少于两个的任意值。但是，每个第二PCIE插接件12仅与一个交换芯片20连接，而与其他的交换芯片20之间并不连接。在确定第二PCIE插接件12的个数时，第二PCIE插接件12的个数可以为2个、3个、4个、5个、6个、7个、8个、9个、10个等不少于2个的任意值。
在确定至少两个第二PCIE插接件12的通道宽度时，可以使至少两个第二PCIE插接件12的通道宽度相等，使PCIE设备在插接到至少两个第二PCIE插接件12上时，每个PCIE设备可以随意插接在一个第二PCIE插接件12上，只需通过交换芯片20识别配对即可完成每个PCIE设备与对应PCIE端口的通信连接，从而无需进行额外的插接限制。当然，至少两个第二PCIE插接件12的通道宽度并不限于相同的设置方式，除此之外，还可以采用其他的设置方式。例如，可以使部分的第二PCIE插接件12的通道宽度相等，而部分的第二PCIE插接件12的通道宽度不相等；或者全部的第二PCIE插接件12的通道宽度都不相等。
另外，可以使每个第二PCIE插接件12的通道宽度均与待测PCIE接口的通道宽度相等，以保证PCIE设备能够插接到每个第二PCIE插接件12上。当然，还可以使每个第二PCIE插接件12的通道宽度，为待测PCIE接口的通道宽度的一半。使第二PCIE插接件12能够对所有配置类型下的待测PCIE接口进行测试。每个第二PCIE插接件12的通道宽度可以为X2、X4、X8或X16。以满足对常见类型的PCIE接口进行测试的要求。应当理解的是，第二PCIE插接件12的通道宽度的设置方式并不限于上述示出的方式，除此之外，还可以采用其他的设置方式。
第二PCIE插接件12的个数具体与待测PCIE接口连接的中央处理器，对待测PCIE接口能够配置出的最多PCIE端口数有关。在最优的实施方式中，第二PCIE插接件12的个数需要至少不小于中央处理器对待测PCIE接口能够配置出的最多PCIE端口数。其中，中央处理器直接决定待测PCIE接口能够被配置的PCIE端口的个数。如图6所示中的待测PCIE接口的通道宽度为X16。中央处理器针对该待测PCIE接口所配置出的PCIE端口类型可以为X8、X4、X2、X1等。如图6示出的将待测PCIE接口配置出3个通道宽度为X4的PCIE端口、和2个通道宽度为X2的PCIE端口。对于通道宽度为n的待测PCIE接口，如果中央处理器能够针对待测PCIE接口配置出的PCIE端口的最小通道宽度为X2，则待测PCIE接口最多能够被配置出n/2个PCIE端口，则需要尽可能保证第二PCIE插接件12的个数在n/2个以上。如果中央处理能够针对待测PCIE接口配置出的PCIE端口的最小通道宽度为X1，则待测PCIE接口最多能够被配置出n个PCIE端口，则需要尽可能保证第二PCIE插接件12的个数在n个以上。
交换芯片20的个数具体根据也与待测PCIE接口连接的中央处理器，对待测PCIE接口能够配置出的最多PCIE端口数有关。待测PCIE接口能够被中央处理器配置出较多的PCIE端口时，交换芯片20的个数设置的需要多些；待测PCIE接口能够被中央处理器配置出较少的PCIE端口时，交换芯片20的个数设置的可以少些。另外，交换芯片20的个数还与每个交换芯片20所支持的最多端口数有关，例如，有的交换芯片20所支持的下行PCIE端口的个数为4个，有的交换芯片20所支持的下行PCIE端口的个数为8个。而在相同的待测PCIE接口的情况下，由于不同交换芯片20所支持的下行PCIE端口的个数不同，所使用的交换芯片20的个数也不同。
在具体测试时，至少两个第二PCIE插接件12插接有多个PCIE设备，每个PCIE设备插接在一个第二PCIE插接件12上，每个第二PCIE插接件12最多插接一个PCIE设备。多个PCIE设备与待测PCIE接口被配置出的多个PCIE端口一一对应，至少一个交换芯片20配置每个PCIE设备与对应的PCIE端口通信连接。通过设计一个PCIE接口验证板作为待测PCIE接口与多个PCIE设备之间连接的转接设备，使至少一个交换芯片20通过控制第一PCIE插接件11与每个第二PCIE插接件12之间的导通或断开，配置每个PCIE设备与对应的PCIE端口通信连接，从而能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，使测试场景与实际应用场景非常贴近，从而减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。且由于能够同时对同一配置类型下的多个PCIE端口进行测试，从而也就无需对同一配置类型下的单个PCIE端口进行逐个测试，减少了测试PCIE端口的次数，提高测试效率，省时省力。
下面以图2示出的待测PCIE接口的通道宽度为X16，电路板10上设置有两个交换芯片20，每个交换芯片20连接有四个通道宽度为X16的第二PCIE插接件12为例，示出几种配置方案。
例1，中央处理器能够针对图2的待测PCIE接口配置出4个通道宽度均为X4的PCIE端口。此时，插接在第二PCIE插接件12上的PCIE设备的个数也为四个，且每个PCIE设备的通道宽度也均为X4，显然，X4的PCIE设备能够插接到X16的第二PCIE插接件12上。此时，可以将四个PCIE设备均插接在其中任意一个交换芯片20下的四个第二PCIE插接件12上即可，从而能够满足对待测PCIE接口配置出的4个X4的PCIE端口同时进行测试的要求。当然，还可以将两个PCIE设备均插接在其中一个交换芯片20下的任意两个第二PCIE插接件12上，将两外两个PCIE设备均插接在另一个交换芯片20下的任意两个第二PCIE插接件12上，以能够满足对待测PCIE接口配置出的4个X4的PCIE端口同时进行测试的要求。
例2，中央处理器能够针对图2示出的待测PCIE接口配置出1个通道宽度均为X4的PCIE端口、和6个通道宽度为X2的PCIE端口。此时，插接在第二PCIE插接件12上的PCIE设备的个数为七个，七个PCIE设备中有一个PCIE设备的通道宽度为X4，另外六个PCIE设备的通道宽度均为X2，显然，X4或X2的PCIE设备能够插接到X16的第二PCIE插接件12上。此时，可以将四个X2的PCIE设备插接在其中一个交换芯片20下的四个第二PCIE插接件12上，另外两个X2的PCIE设备和一个X4的PCIE设备插接在另外一个交换芯片20下的任意三个第二PCIE插接件12上，以能够满足对待测PCIE接口配置出的6个X2和1个X4的PCIE端口同时进行测试的要求。
参考图1、图2及图3，在电路板10上还可以设置有与每个交换芯片20均连接的第一接口21和存储模块22。其中，第一接口21用于接收配置固件，并将配置固件写入存储模块22中。每个交换芯片20用于运行存储模块22中的配置固件，控制第一PCIE插接件11与每个第二PCIE插接件12的导通或断开，以配置每个PCIE设备与对应的PCIE端口通信连接。以便于保存和运行不同类型的配置固件。在确定存储模块22时，可以采用快速擦写只读编程器作为存储模块22，以提高配置固件的运行读取速度，提高测试效率。应当理解的是，存储模块22并不限于采用快速擦写只读编程器，除此之外，还可以采用其他类型的存储介质作为存储模块22。参考图1，交换芯片20可以通过诸如但不限于SPI(Serial PeripheralInterface，串行外设接口)接口等接口与存储模块22连接。继续参考图1，第一接口21可以为诸如但不限于SDB(Smart Deep Buffer，智能深度缓冲)接口、UART(UniversalAsynchronous Receiver/Transmitter，通用异步收发传输器)接口等接口类型。
参考图1及图4，还可以在电路板10上设置复杂可编程逻辑器件30，复杂可编程逻辑器件30与每个交换芯片20均连接，以控制每个交换芯片20的上电、错误报警、在位检测或复位等功能。具体的，参考图1，其中的PWR_PGD表示电源接地信号，PEX_ERROR_N表示第N个交换芯片20错误报警信号，PRESENT_SLOT_N表示第N个第二PCIE插接件12的在位检测信号，PWEON_RST_PEX_N表示第N个交换芯片20的重启上电信号，RST_SLOT_N表示第N个第二PCIE插接件12的复位信号。以对交换芯片20进行上电、错误报警、在位检测或复位等。另外，如图1及图4所示，还可以在电路板10上进一步设置有与复杂可编程逻辑器件30均连接的第二接口31和JTAG接口32。其中，第二接口31用于与主板上的基板管理控制器50连接，使基板管理控制器50与复杂可编程逻辑器件30进行信息交互。第二接口31可以采用诸如但不限于I2C接口等通信接口。JTAG接口32用于更新复杂可编程逻辑器件30内的固件。在主板上预留有JTAG接口时，可以使主板上的JTAG接口32与PCIE接口验证板上的JTAG接口32连接，从而能够通过主板上的基板管理控制器50更新复杂可编程逻辑器件30内的固件。通过上述方式，能够在测试过程中与主板上的基板管理控制器50进行信息交互，同时便于更新复杂可编程逻辑器件30内的固件。
参考图1及图5，还可以在电路板10上设置时钟缓冲器40、以及与时钟缓冲器40连接的第三接口41。其中，第三接口41用于接收和待测PCIE接口连接的中央处理器生成的时钟信号。如图1所示，第一接口41输出的CLK_100M(一种时钟信号)传输给时钟缓冲器40。且时钟缓冲器40与每个交换芯片20均连接，以向每个交换芯片20传输时钟信号。即电路板10上的交换芯片20和连接在交换芯片20的下行端口的PCIE设备采用同源时钟设计，使中央处理器的CPU差分时钟信号依次通过主板上的走线、第三接口41、电路板10上的走线连接到时钟缓冲器40，时钟缓冲器40推出的各种类型的CLK_100M再连接到交换芯片20以及各个第二PCIE插接件12上，从而实现交换芯片20和PCIE设备之间采用同源时钟信号。具体的，从时钟缓冲器40推出的各种类型的CLK_100M可以为如图1示出的CLK_100M_SLOT0～n(分别表示传输给不同第二PCIE插接件12的时钟信号)、和CLK_100M_PEX(表示传输给交换芯片20的时钟信号)。
使连接在第二PCIE插接件12上的多个PCIE设备采用同源时钟设计，更贴近实际应用场景，进一步减少测试数据与实际应用效果之间存在的偏差，进一步提高测试数据的准确性和可靠性。
通过设计一个PCIE接口验证板作为待测PCIE接口与多个PCIE设备之间连接的转接设备，使至少一个交换芯片20通过控制第一PCIE插接件11与每个第二PCIE插接件12之间的导通或断开，配置每个PCIE设备与对应的PCIE端口通信连接，从而能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，使测试场景与实际应用场景非常贴近，从而减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。且由于能够同时对同一配置类型下的多个PCIE端口进行测试，从而也就无需对同一配置类型下的单个PCIE端口进行逐个测试，减少了测试PCIE端口的次数，提高测试效率，省时省力。
另外，本发明实施例还提供了一种PCIE接口测试***。该PCIE接口测试***包括主板、位于主板上的中央处理器、以及位于主板上且与中央处理器均连接的至少一个待测PCIE接口。具体的，主板上可以含有的待测PCIE接口的个数可以为1个、2个、3个、4个等任意个数，且每个待测PCIE接口均支持配置为多PCIE端口。参考图1及图2，该PCIE接口测试***还包括上述任意一种PCIE接口验证板、以及插接在至少两个第二PCIE插接件12上的多个PCIE设备。通过设计一个PCIE接口验证板作为待测PCIE接口与多个PCIE设备之间连接的转接设备，使至少一个交换芯片20通过控制第一PCIE插接件11与每个第二PCIE插接件12之间的导通或断开，配置每个PCIE设备与对应的PCIE端口通信连接，从而能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，使测试场景与实际应用场景非常贴近，从而减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。且由于能够同时对同一配置类型下的多个PCIE端口进行测试，从而也就无需对同一配置类型下的单个PCIE端口进行逐个测试，减少了测试PCIE端口的次数，提高测试效率，省时省力。
另外，如前述PCIE接口验证板部分所述，参考图1及图4，在主板上还可以设置有基板管理控制器50，可以使基板管理控制器50通过电路板10上的第二接口31，和电路板10上的复杂可编程逻辑器件30连接，使基板管理控制器50与复杂可编程逻辑器件30进行信息交互。
再者，本发明还提供了一种基于上述任意一种PCIE接口验证板的PCIE接口测试方法，该测试方法用于测试支持配置为多PCIE端口的单PCIE接口。参考图1及图2，该测试方法包括：
将待测PCIE接口与第一PCIE插接件11插接；
在至少两个第二PCIE插接件12上插接多个PCIE设备；
至少一个交换芯片20配置每个PCIE设备与对应的PCIE端口通信连接。具体实现配置每个PCIE设备与对应的PCIE端口通信连接的方式参考前述关于PCIE接口验证板部分的描述，在此不再赘述。
通过设计一个PCIE接口验证板作为待测PCIE接口与多个PCIE设备之间连接的转接设备，使至少一个交换芯片20通过控制第一PCIE插接件11与每个第二PCIE插接件12之间的导通或断开，配置每个PCIE设备与对应的PCIE端口通信连接，从而能够对一种配置类型下该待测PCIE接口配置出的多个PCIE端口同时进行测试，使测试场景与实际应用场景非常贴近，从而减少测试数据与实际应用效果之间存在的偏差，提高测试数据的准确性和可靠性。且由于能够同时对同一配置类型下的多个PCIE端口进行测试，从而也就无需对同一配置类型下的单个PCIE端口进行逐个测试，减少了测试PCIE端口的次数，提高测试效率，省时省力。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (11)
1.一种PCIE接口验证板，用于测试支持配置为多PCIE端口的单PCIE接口，其特征在于，包括：
电路板；
设置在所述电路板上的第一PCIE插接件，所述第一PCIE插接件用于与待测PCIE接口插接；
设置在所述电路板上的至少一个交换芯片；每个交换芯片均与所述第一PCIE插接件连接；
设置在所述电路板上的至少两个第二PCIE插接件，每个第二PCIE插接件连接一个所述交换芯片，每个交换芯片连接至少一个所述第二PCIE插接件；
其中，所述至少两个第二PCIE插接件用于插接多个PCIE设备，每个PCIE设备插接在一个所述第二PCIE插接件上，每个第二PCIE插接件最多插接一个所述PCIE设备；
所述多个PCIE设备与所述待测PCIE接口被配置出的多个PCIE端口一一对应，所述至少一个交换芯片用于配置每个PCIE设备与对应的PCIE端口通信连接。
2.如权利要求1所述的PCIE接口验证板，其特征在于，所述第一PCIE插接件的通道宽度等于所述待测PCIE接口的通道宽度；所述至少两个第二PCIE插接件的通道宽度相等。
3.如权利要求2所述的PCIE接口验证板，其特征在于，每个第二PCIE插接件的通道宽度与所述待测PCIE接口的通道宽度相等；或，
每个第二PCIE插接件的通道宽度，为所述待测PCIE接口的通道宽度的一半。
4.如权利要求1所述的PCIE验证板，其特征在于，所述待测PCIE接口的通道宽度为X4、X8或X16；
每个第二PCIE插接件的通道宽度为X2、X4、X8或X16。
5.如权利要求1所述的PCIE接口验证板，其特征在于，所述电路板上还设置有与每个交换芯片均连接的第一接口和存储模块；
所述第一接口用于接收配置固件，并将所述配置固件写入所述存储模块中；
每个交换芯片用于运行所述存储模块中的配置固件，控制所述第一PCIE插接件与每个第二PCIE插接件的导通或断开，以配置每个PCIE设备与对应的PCIE端口通信连接。
6.如权利要求5所述的PCIE接口验证板，其特征在于，所述存储模块为快速擦写只读编程器。
7.如权利要求1所述的PCIE接口验证板，其特征在于，所述电路板上还设置有复杂可编程逻辑器件；
所述复杂可编程逻辑器件与每个交换芯片均连接，以控制每个交换芯片的上电、错误报警、在位检测或复位。
8.如权利要求7所述的PCIE接口验证板，其特征在于，所述电路板上还设置有与所述复杂可编程逻辑器件均连接的第二接口和JTAG接口；
其中，所述第二接口用于与主板上的基板管理控制器连接，使所述基板管理控制器与所述复杂可编程逻辑器件进行信息交互；
所述JTAG接口用于更新所述复杂可编程逻辑器件内的固件。
9.如权利要求1所述的PCIE接口验证板，其特征在于，所述电路板上还设置有时钟缓冲器、以及与所述时钟缓冲器连接的第三接口；
其中，所述第三接口用于接收和所述待测PCIE接口连接的中央处理器生成的时钟信号；
且所述时钟缓冲器与每个交换芯片均连接，以向每个交换芯片传输所述时钟信号。
10.一种PCIE接口测试***，其特征在于，包括：
主板；
位于所述主板上的中央处理器；
位于所述主板上且与所述中央处理器均连接的至少一个待测PCIE接口，其中，每个待测PCIE接口均支持配置为多PCIE端口；
如权利要求1～9任一项所述的PCIE接口验证板；
插接在所述至少两个第二PCIE插接件上的多个PCIE设备。
11.一种基于如权利要求1～9任一项所述的PCIE接口验证板的PCIE接口测试方法，用于测试支持配置为多PCIE端口的单PCIE接口，其特征在于，包括：
将待测PCIE接口与第一PCIE插接件插接；
在至少两个第二PCIE插接件上插接多个PCIE设备；
至少一个交换芯片配置每个PCIE设备与对应的PCIE端口通信连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111538400.4A CN114265731A (zh) | 2021-12-15 | 2021-12-15 | 一种pcie接口验证板、测试***及测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202111538400.4A CN114265731A (zh) | 2021-12-15 | 2021-12-15 | 一种pcie接口验证板、测试***及测试方法 |
Publications (1)
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|---|---|
| CN114265731A true CN114265731A (zh) | 2022-04-01 |
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ID=80827441
Family Applications (1)
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Country Status (1)
| Country | Link |
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| CN (1) | CN114265731A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI800443B (zh) * | 2022-08-15 | 2023-04-21 | 緯穎科技服務股份有限公司 | 快速周邊組件互連裝置的錯誤回報優化方法以及快速周邊組件互連裝置的錯誤回報優化系統 |
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2021
- 2021-12-15 CN CN202111538400.4A patent/CN114265731A/zh active Pending
Cited By (2)
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| US11953975B2 (en) | 2022-08-15 | 2024-04-09 | Wiwynn Corporation | Peripheral component interconnect express device error reporting optimization method and system capable of filtering error reporting messages |
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