CN114244356A - 通过重置多模反馈分频器实现的无中断切换 - Google Patents

Abstract

本公开涉及通过重置多模反馈分频器实现的无中断切换。一种装置包括多个监测电路和重置电路。每个监测电路可以被配置为确定多个输入信号中的一个输入信号的状态，向PLL电路传输输入信号中的一个输入信号，并且响应于该状态而生成丢失信号。重置电路可以被配置为接收丢失信号，并且响应于丢失信号而生成重置信号。输入信号中的一个输入信号可以是由PLL电路使用的主输入。输入信号中的一个输入信号可以是已被选择为代替主输入的辅输入。重置信号可以被配置为重置PLL电路的反馈时钟分频器。

Description

通过重置多模反馈分频器实现的无中断切换

技术领域

本发明总体上涉及定时设备，并且更具体地涉及一种通过重置多模反馈分频器来实现无中断切换的方法和/或装置。

背景技术

在具有多个耦合数字锁相环(DPLL)的***中，可以有多个源DPLL。当一个源DPLL失效时，***可以切换到另一源DPLL。切换到另一源DPLL或者源DPLL中的一个源DPLL切换到另一输入参考时钟可能会导致输出DPLL上的大的相位瞬变。当主输入经历噪声或由于失效而瞬变时，应当尽快隔离环路，应当在反馈与新输入之间进行偏移测量，并且然后在关闭环路之前所测量的偏移应当在相位检测器中被吸收。

对于低频时钟，较大偏移(即，诸如180度等偏移)会影响相位偏移测量的精度。较大偏移甚至可能将切换延迟输入时钟的多个周期(即，数百微秒或毫秒数量级)。由于长时间处于保持状态，延迟会导致DPLL的输出上出现较大相位瞬变。较大相位瞬变会导致新输入与反馈时钟之间出现偏移。需要一种机制来防止无中断参考切换在DPLL的输出上引起不必要的相位瞬变。

通过重置多模反馈分频器来实现无中断切换将是可取的。

发明内容

本发明涉及一种包括多个监测电路和重置电路的装置。多个监测电路可以各自被配置为确定多个输入时钟信号中的一个输入时钟信号的状态，向锁相环电路传输多个输入时钟信号中的一个输入时钟信号，并且响应于该状态而生成丢失信号。重置电路可以被配置为从监测电路接收丢失信号，并且响应于丢失信号而生成重置信号。输入时钟信号中的一个输入时钟信号可以是由锁相环电路使用的主输入。输入时钟信号中的一个输入时钟信号可以是已被选择为代替锁相环电路的主输入的辅输入。重置信号可以被配置为重置锁相环电路的反馈时钟分频器。在输入时钟信号的无中断重新布置中，重置反馈时钟分频器可以限制测量主输入与辅输入之间的偏移的不准确性。

附图说明

本发明的实施例将从以下详细描述以及所附权利要求和附图中变得很清楚。

图1是示出本发明的示例实施例的上下文的图；

图2是示出本发明的移动通信实施例示例的图；

图3是示出本发明的网络板上下文的组件的图；

图4是示出连接到锁相环电路的监测电路和重置电路的框图；

图5是示出连接到监测电路和重置电路的锁相环电路的组件的框图；

图6是示出输出时钟信号上的瞬变的图；

图7是示出消除输出时钟信号上的瞬变的图；

图8是示出由切换输入时钟信号产生的输出响应的图；

图9是示出DPLL的状态机的状态图；以及

图10是示出用于通过重置反馈分频器来实现无中断切换的方法的流程图。

具体实施方式

本发明的实施例包括通过重置多模反馈分频器来提供无中断切换，该多模反馈分频器可以(i)防止输出信号上的相位扰动，(ii)重置锁相环电路的反馈分频器，(iii)监测多个输入时钟信号，(iv)提供相位偏移的精确测量，(v)吸收最近失效的主输入与辅输入之间的相位偏移，(vi)被实现为多数字锁相环***的网卡的组件，(vii)减少保持状态的时间量，(viii)将瞬变减少到小于150ps，和/或(ix)实现为一个或多个集成电路。

本发明的实施例可以在多耦合数字锁相环(DPLL)***中实现。在多耦合DPLL***中，如果DPLL的参考输入失效，则多DPLL***可以被配置为锁定到另一可用参考。通常，期望结果可以是相位检测器吸收最近失效的主输入与辅输入之间的相位偏移。本发明可以被配置为启用输入之间的切换而在DPLL的输出处没有(或具有可忽略量的)相位扰动。

本发明的实施例可以被配置为实现反馈分频器重置。响应于关于存在信号失效的指示，反馈分频器重置可以呈现重置信号。重置信号可以使得反馈时钟能够独立于输出时钟而移动。在一些实施例中，可以不考虑源信号之间的相位偏移的大小。使反馈时钟独立于输出时钟而移动可以实现将相位偏移测量缩小到纳秒，从而减小被吸收的相位偏移。

在一些实施例中，反馈分频器重置可以启用由相位检测器对相位偏移的精确测量。相位偏移的精确测量可以减小在执行相位偏移测量时保持状态的时间。

本发明的实施例可以被配置为启用对失效时钟参考与新的合格时钟参考之间的相位偏移的吸收。通过重置锁相环(PLL)控制***的反馈时钟分频器，由相位频率检测器电路进行的、反馈信号与新输入信号之间的相位偏移的测量可以是高度准确的。测量越准确，输出信号上的相位瞬变就越能减少。在一个示例中，当在低频时钟(例如，8kHz时钟或1PPS)之间切换时，当时钟之间的相位偏移相差高达180度时，减少相位瞬变可以具有显著影响。

参考图1，示出了本发明的示例网络实施例的上下文。示出了块(或电路)10。电路10可以实现电信电路。在一个示例中，本发明可以被实现为电信网络电路的一部分。

示出了多个块(或电路)20a-20b。电路20a-20n可以实现网络分段。例如，网络电路10可以实现为同步以太网(例如，SyncE)交换机和/或路由器盒(例如，电信设备)的一个或多个组件。通常，本发明可以被实现为同步多个(例如，两个或更多个)网络20a-20n。网络20a-20n的数目可以根据特定实现的设计标准而变化。

块10可以实现交换机和/或路由器。在一个示例中，电路10可以实现SyncE交换机和/或路由器。示例路由器10可以包括块(或电路)30a-30b、块(或电路)40a-40b和/或块(或电路)50。块30a-30b可以实现PHY收发器(例如，以太网物理层收发器芯片)。块40a-40b可以实现PTP模块(例如，精确定时协议电路)。块50可以实现网卡和/或网络电路板。例如，块50可以实现定时电路。在所示示例中，网络分段20a可以耦合到块30a，并且网络分段20b可以耦合到块30b。块30a可以耦合到块40a和块50。块30b可以耦合到块40b和块50。示例电信网络可以包括其他组件(未示出)。组件10-50的数目、类型和/或布置可以根据特定实现的设计标准而变化。

通常，PHY收发器30a-30b、PTP模块40a-40b和/或网络板50可以部署在整个电信网络中。在一个示例中，PHY收发器30a-30b、PTP模块40a-40b和/或网络板50可以部署在路边机柜和/或服务器机架中。在SyncE交换机和/或路由器盒10的实现中，可以耦合多个网络分段20a-20n。在一个示例中，电路10可以实现为单个集成电路，或者实现为印刷电路板(例如，网卡、服务器刀片等)上的多个集成电路。

网络分段20a-20n可以实现具有可以彼此同步的操作的多个局域网(LAN)。在各种实施例中，网络分段20a-20n可以包括基于时分复用(TDM)(诸如SONET/SDH/PDH)的网络和/或基于以太网的分组网络。网络分段20a-20n可以被配置为促进各种通信服务的递送。块30a-30n可以实现为以太网PHY收发器芯片(例如，从Marvell或Broadcom可获取)。在一个示例中，块40a-40b可以实现符合IEEE1588的基于分组的定时方案。PTP从时钟40a通常从PTP主时钟40b接收同步消息。PTP从时钟40a的时基由层级较高的PTP主时钟确定。PTP主时钟40b通常向PTP从时钟发起同步消息并且确定层级较低的PTP从时钟的时基。

很多现有电信网络基于TDM。TDM网络需要精确的频率同步用于准确的数据传输。TDM网络很好地适用于语音和低带宽数据。然而，一些现代通信服务需要时间和频率同步。有很多定时应用利用高度准确的同步的分布式时钟(例如，数据采集、数字视频分发、金融交易、物联网(IoT)、小型蜂窝协调、制造自动化和机器人技术、电力***和移动电话蜂窝协调)。无线回传是一个示例应用，其中移动订户必须从一个服务区域或小区切换到另一服务区域或小区。靠近最终用户的典型计算机网络是基于以太网的分组网络。这些是传输数据的频率精度远低于TDM网络的低成本异步网络。

用于将分组网络“同步”到TDM网络的方法通常包括：主参考源(PRS)、同步以太网(SyncE)和精确时间协议(PTP)。在与TDM网络通信的每个节点处，PRS方法利用主参考时钟(PRC)产生1质量频率和定时，诸如GPS衍生时钟。PRS方法提供了一种高质量但成本相对较高的方法。同步以太网(SyncE)是国际电信联盟ITU-T计算机网络标准，它促进了时钟信号在以太网物理层上的传输。SyncE在载波时钟方面与“常规”以太网不同。在SyncE中，载波时钟是同步的并且可追溯到主参考时钟(PRC)，而在常规以太网中，载波时钟是本地生成的自由运行时钟。在这两种情况下，载波时钟都是从由物理层(PHY)接收的数据中提取的。在SyncE方法中，每个以太网节点处的自激晶体振荡器(频率在彼此的±100ppm以内)被代替为自激精度为±4.6ppm的时钟恢复锁相环(PLL)。对于锁定到物理SyncE时钟的PLL设备，该过程与锁定到任何其他电信类型时钟基本相同，其中频率是应用的函数。

基于分组的定时方法将专用定时标记分组***到分组网络的数据流中。IEEE1588是一个标准，它定义了基于分组的网络上的定时分布。如本领域技术人员将理解的，定时不再由物理时钟承载。相反，在服务器(例如，主站)与客户端(例如，从站)之间来回发送时间戳。来自服务器的时间戳被链接到PRC(铯、铷、GPS等)，而客户端的时间戳被链接到由客户端恢复的时钟(例如，来自分组数据)。特别地，客户端从所接收的和本地生成的时间戳的集合中提取定时。客户端处的数控振荡器(DCO)生成物理时钟和每秒1个脉冲(1PPS)的定时脉冲。在理想情况下，由客户端生成的1PPS定时脉冲与由服务器生成的1PPS信号相位对准。客户端需要控制(多个)输出时钟和帧/定时脉冲的频率以及1PPS定时脉冲的相位。尽管频率和相位彼此硬相关，但1PPS定时脉冲的相位优选地独立于输出时钟频率。这个独立性是因为在初始捕捉对准期间1PPS定时脉冲的相位/位置可以在不改变输出时钟的频率和相位的情况下被调节。

使用SyncE和IEEE 1588的组合进行同步通常可以提供物理SyncE时钟的稳定性和精度，并且能够根据IEEE 1588来同步帧/定时脉冲。SyncE时钟和IEEE 1588时间戳可能会也可能不会可追溯到同一主参考时钟。但是，如果SyncE时钟和IEEE 1588时间戳可追溯到同一主参考时钟，则SyncE时钟可以被用于：(i)输出时钟和帧/定时脉冲的频率同步；以及(ii)输出时钟与输入SyncE时钟的相位对准。可追溯时间戳可以通过PLL的标准功能来实现，这与常规电信时钟(E1、T1、SONET等)应用中的相同。此外，IEEE 1588时间戳可以被用于计算服务器的1PPS定时脉冲与客户端的1PPS定时脉冲之间的相位偏移，并且然后通过移动客户端的1PPS定时脉冲来对准两个脉冲(同相)。客户端通常应当能够将1PPS定时脉冲移动±0.5秒。

基于IEEE 1588标准的PTP已被广泛采用作为用于实现基于分组的定时的方法。基于IEEE 1588的PTP是一种低成本解决方案，其可以支持可追溯到主参考源的频率和相位同步。同步是通过在网络上的主时钟与从时钟之间交换的消息来实现的。ITU-T G.8261标准认可并且指定了SyncE和基于分组(IEEE 1588)的同步方法两者。SyncE方法仅提供准确频率。SyncE方法不提供准确相位信息，因为网络元素之间的路径延迟通常是未知的。使用SyncE和IEEE 1588两者的组合进行同步通常可以提供物理SyncE时钟的稳定性和精度，并且能够根据IEEE 1588来同步帧/定时脉冲。

在所示示例中，网络分段20a可以是传输(例如，发送)网络并且网络分段20b可以是接收网络。PHY收发器30a-30b可以被配置为向/从网络分段20a-20b、PTP模块40a-40b和/或网络板50发送/接收数据。在所示示例中，PHY收发器30a-30b可以生成和/或接收信号(例如，分别为SYNCE RX CLOCK或SYNCE TX CLOCK)。从块30a到块50的信号SYNCE RX CLOCK可以传送从网络分段20a恢复的物理SyncE时钟。从块50到块30b的信号SYNCE TX CLOCK可以传送SyncE传输时钟以广播给一个或多个网络分段20b-20n。

PTP模块40a-40b可以被配置为通过互联网计算网络提供精确时间。例如，PTP模块40a-40b可以通过交换机被互连(例如，由交换机互连的专用高速LAN分段)和/或通过计算网络同步设备时钟。在所示示例中，PTP模块40a可以实现PTP从模块。PTP从模块40a可以呈现信号(例如，PTP PHASE)。信号PTP PHASE可以由网络板50接收。在所示示例中，PTP模块40b可以实现PTP主模块。PTP主模块40b可以接收信号(例如，1PPS)。信号1PPS可以由网络板50生成。通常，信号SYNCE RX CLOCK、SYNCE TX CLOCK、信号PTP PHASE和/或信号1PPS可以用于同步网络20a-20b(例如，广域网)。

网络板50可以被配置为同步以下的定时：使用一种或多种通信协议而被传输和/或接收的通信信号。在一些实施例中，网络板50可以被实现为SyncE路由器和/或交换机10的组件。在一个示例中，网络板50可以用于实现同步以太网广域网(WAN)。在一些实施例中，网络板50可以被实现为促进数字订户线接入复用器(DSLAM)中的同步通信。

在所示示例中，网络板50可以包括块(或电路或装置)100。装置100可以实现反馈分频器重置电路。反馈分频器重置电路100可以被配置为响应于所选择的输入时钟上的相位和/或时间变化而执行相位吸收。通常，装置100可以被配置为在***的个体定时信道(例如，SyncE)内操作。反馈分频器重置电路100的细节可以结合图4进行描述。

块30a-30b、块40a-40b和块50总体上示出了SyncE交换机或路由器10的概念性定时部分。未示出包括以下的数据路径：PHY 30a-30n，其间具有实际交换和/或路由数据电路。通常，以太网交换机或路由器有多于两个的网络节点。网络节点中的一个(例如，网络分段20a)通常被选择为定时源，其余网络节点(例如，网络分段20b-20n)与源同步。因此，仅示出了网络分段20a和20b以示出定时概念。尽管为了清楚而没有示出其他网络分段，但对于本发明领域的技术人员来说很清楚的是，PTP主站40b可以被配置为将相应PHY的多个信道驱动到多个网络节点。

参考图2，示出了本发明的移动通信实施例示例。移动通信实施例可以包括网络分段20a、PHY收发器30a、PTP从模块40a、网络板50、块(或电路)60、块(或电路)62和/或块(或电路)64。电路60可以实现基站。在一些实施例中，网络板50可以在与网络分段20a耦合的基站60内实现。电路62可以实现通信设备(例如，收发器和天线阵列)。电路64可以实现射频(RF)收发器64。RF收发器64可以被配置为从电路50接收信号(例如，RF TX CLOCK)和信号1PPS。

基站60可以实现移动通信基站(例如，LTE eNodeB、小小区基站等)。在一些实施例中，PHY收发器30a、PTP模块40a和/或网络板50可以在移动网络基站应用中实现。例如，网络板50可以被配置为为蜂窝和/或无线本地环路(WLL)基站(例如，用于GSM、3G、4G、LTE和/或5G通信)提供节点时钟。由网卡50实现的同步通信应用和/或协议可以根据特定实现的设计标准而变化。

参考图3，示出了本发明的网络板上下文的组件。示例实施例可以包括网络20a、PHY收发器30a、PTP从模块40a、网络板50和/或块(或电路)70a-70b。块70a-70b可以实现温度补偿晶体振荡器(TXCO)电路和/或恒温补偿晶体振荡器(OCXO)电路。在一个示例中，网络板50可以在如ITU-T G.8273.2推荐标准附录III中描述的电信边界时钟的定时应用的上下文中实现，该推荐标准的适当部分通过引用并入本文。网络板50可以从TXCO电路70a-70b接收定时信号SYNCE RX CLOCK、PTP PHASE和/或输出(例如，参考时钟信号)。网络板50可以输出信号RF TX CLOCK(或SYNCE CLOCK)和/或1PPS。信号SYNCE RX CLOCK、PTP PHASE、RF TXCLOCK和/或1PPS可以如结合图1和/或图2所描述的那样实现。示例实施例可以包括其他组件(未示出)。组件20a-70的数目、类型和/或布置可以根据特定实现的设计标准而变化。

TCXO电路70a-70b可以提供冗余TCXO***。例如，网络板50可以实现多路复用器以在TCXO电路70a-70b之间进行选择(例如，以用作参考时钟)。冗余TCXO***可以被用于在TCXO电路70a-70b中的一个发生失效的情况下，选择TCXO电路70a-70b中的一个作为后备。TCXO电路70a-70b可以提供具有高水平的温度稳定性的精密频率源。

网络板50可以包括块(或电路)80a-80n、块(或电路)82、块(或电路)84和/或块(或电路)86。电路80a-80n可以实现数字锁相环(DPLL)。电路82可以实现模拟锁相环(APLL)。例如，APLL 82可以实现基于本地晶体振荡器的***时钟。通常，晶体振荡器提供非常好的短期稳定性(例如，低抖动)，但对温度变化(例如，漂移)非常敏感。***时钟82可以向DPLL80a-80n中的每个提供公共时钟信号，和/或***时钟82可以被视为DPLL环路内的噪声源。电路84可以实现处理器。电路86可以实现寄存器块。网络板50可以包括其他组件(未示出)。网络板50的组件的数目、类型和/或布置可以根据特定实现的设计标准而变化。

DPLL 80a-80n可以被配置为生成输出信号(例如，到PHY收发器30b和/或基站60的信号RF TX CLOCK、和/或到PTP主模块40b和/或RF收发器64的信号1PPS)，该输出信号的相位与输入信号(例如，来自PHY收发器30a的信号SYNCE RX CLOCK、来自PTP模块40a的信号PTP PHASE和/或TCXO电路70a-70b的输出)相关。DPLL 80a-80n中的一个或多个可以被配置为源DPLL。在所示示例中，DPLL 80a-80b可以是源DPLL。DPLL 80a-80n中的一个可以是接收DPLL。在所示示例中，DPLL 80n可以是接收DPLL。网络板50可以被配置为选择源DPLL 80a-80b中的哪个源为接收DPLL 80n。源DPLL 80a-80b可以为接收DPLL 80n提供冗余源，和/或可以启用通过多个网络的同步通信。在一个示例中，设备50可以实现9个DPLL(例如，N＝9)。

源DPLL 80a和/或源DPLL 80b每个可以包括反馈分频器重置电路100。在所示示例中，DPLL 80b被示出为接收信号SYNCE RX CLOCK。然而，DPLL 80b通常可以具有两个或更多个输入(例如，来自冗余网络定时路径的附加SYNCE RX CLOCK)以用于冗余。在所示示例中，DPLL 80n可以不实现装置100(例如，DPLL 80n的定时路径可以保持PTP PHASE的输入输出关系)。反馈分频器重置电路100可以被配置为吸收由于DPLL 80a-80n中源的重新布置而引起的DPLL 80a-80n的总相位偏移的变化。例如，反馈分频器重置电路100可以防止由DPLL80a-80n的源的重新布置引起的相位瞬变。反馈分频器重置电路100可以实现DPLL 80a-80n的无中断重新布置。

晶体振荡器连同APLL(例如，***时钟82)可以向所有DPLL 80a-80n提供时钟。在所示示例中，DPLL 80a(例如，DPLL0)锁定到温度补偿振荡器(TCXO)70a-70b，TCXO 70a-70b提供比晶体振荡器更好的温度稳定性。源DPLL 80a可以向DPLL 80b(DPLL1)和/或DPLL 80n(DPLL2)输出对与TCXO电路70a-70b相比的晶体漂移的补偿。来自DPLL0的补偿可以为***提供更好的无辅助保持稳定性。晶体为***的输出时钟提供了更好的整体相位噪声性能。

在所示示例中，网络分段20a提供SyncE/PTP网络分组流。在PHY 30a和PTP从站40a中，提取物理SyncE时钟(例如，SYNCE RX CLOCK)和嵌入式PTP定时(例如，PTP PHASE)。DPLL1锁定到物理SyncE时钟SYNCE RX CLOCK并且抑制抖动和/或漂移，而DPLL2从PTP定时PTP PHASE生成每秒1个脉冲(1PPS)的信号。DPLL1将物理时钟RF TX CLOCK的频率偏移提供给DPLL2，并且从而稳定由DPLL2生成的信号1PPS。

在一个示例中，DPLL 80a可以锁定到来自温度补偿振荡器(或恒温振荡器)电路70a-70b中的一个的定时信号，而源DPLL 80b可以锁定到SyncE接收时钟SYNCE RX CLOCK。接收DPLL 80n可以锁定到分组流(例如，PTP PHASE)中包含的定时信息。DPLL 80a可以抑制基于本地晶体振荡器的***时钟的短期变化。源DPLL 80a可以具有足够高的带宽，以充分跟踪基于本地晶体振荡器的***时钟82的温度变化(漂移)。同时，DPLL 80a可以具有足够低的带宽，以不让来自TXCO/OCXO电路70a-70b中的一个的抖动通过。在一个示例中，源DPLL80b可以被锁定到SyncE定时信号。接收DPLL 80n现在可以通过DPLL 80a和/或80b中的一个或多个，在长期和非常长期稳定性方面被稳定，同时由于基于本地晶体振荡器的***时钟82，仍然具有极好的低输出抖动水平。

处理器84可以被配置为处理网络板50的输入和/或内部信号。处理器84可以生成和/或接收到/来自网络板50的各个组件(未示出)的信号。在一些实施例中，处理器84可以被配置为监测DPLL 80a-80n的状态和/或活动。处理器84可以实现被配置为提供重新布置的知识(例如，当源DPLL做出参考交换时)的监测模块。例如，使用处理器84可以使得装置100能够预先知道重新布置即将到来。处理器84可以向DPLL间耦合和/或参考交换提供关于重新布置的先验信息。在一些实施例中，处理器84可以实现内部处理器(例如，ARM处理器)。在一些实施例中，处理器84可以实现状态机。处理器84的实现可以根据特定实现的设计标准而变化。

寄存器块86可以包括一个或多个寄存器。寄存器块86的各种寄存器可以被写入和/或读取。寄存器块86可以用于控制和/或选择网络板50的各种功能。DPLL 80a-80n和/或装置100的各种组件可以被配置为基于从寄存器块86读取的信息，来确定如何操作和/或确定接下来要以哪种状态进行操作。寄存器块86可以被配置为确定网络板50和/或网络板50的各种组件的操作状态。在一些实施例中，寄存器86可以被实现为处理器84的组件。在所示示例中，寄存器86可以被实现为单独的组件。在一个示例中，寄存器86的选择和/或状态可以由处理器84控制。在一个示例中，无中断参考切换可以通过设置寄存器86来被启用或禁用。通过寄存器而选择和/或控制的功能86可以根据特定实现的设计标准而变化。

参考图4，示出了说明连接到锁相环电路的监测电路和重置电路的框图。示出了示例DPLL电路80i的框图。示例DPLL电路80i可以是DPLL电路80a-80n中的任何一个的代表性示例。

DPLL电路80i可以包括块(或电路)90、块(或电路)92和/或反馈分频器重置电路100。电路90可以实现多路复用器。电路92可以实现锁相环电路。DPLL电路80i可以包括其他组件(未示出)。DPLL电路80a-80n的组件的数目、类型和/或布置可以根据特定实现的设计标准而变化。

DPLL电路80i可以被配置为接收多个信号(例如，CLK_A-CLK_N)。DPLL电路80i可以被配置为输出信号CLK_OUT。信号CLK_A-CLK_N可以是输入时钟信号。在一个示例中，信号CLK_A-CLK_N可以是从TXCO电路70a-70b接收的参考时钟信号。在另一示例中，信号CLK_A-CLK_N可以是由PHY收发器30a生成的SYNCE RX CLOCK信号。信号CLK_OUT可以是输出时钟信号。在一个示例中，信号CLK_OUT可以是信号SYNCE TX CLOCK。在另一示例中，信号CLK_OUT可以是信号RF TX CLOCK。

在所示示例中，电路100可以接收输入时钟信号CLK_A-CLK_N并且PLL电路92可以呈现输出时钟信号CLK_OUT。在一些实施例中，电路100可以接收两个输入时钟信号(例如，作为主输入的信号CLK_A和作为辅输入的信号CLK_B)。DPLL电路80a-80n的(多个)输入信号和(多个)输出信号的数目、功能和/或互连可以根据特定实现的设计标准而变化。

反馈分频器重置电路100可以包括块(或电路)102和/或块(或电路)104。电路102可以实现输入时钟接口。电路104可以实现重置电路。输入时钟接口102可以连接到多个块(或电路)106a-106n。电路106a-106n可以实现监测电路。反馈分频器重置电路100可以包括其他组件(未示出)。反馈分频器重置电路100的组件的数目、类型和/或布置可以根据特定实现的设计标准而变化。

监测电路106a-106n中的每个可以被配置为监测输入时钟信号CLK_A-CLK_N。通过监测输入时钟信号CLK_A-CLK_N，监测电路106a-106n可以被配置为确定输入时钟信号CLK_A-CLK_N的状态。监测电路106a-106n中的每个可以监测输入时钟信号CLK_A-CLK_N中的相应输入时钟信号的状态。

监测电路106a-106n中的每个可以被配置为将相应输入时钟信号CLK_A-CLK_N中的一个传输到多路复用器90(然后，其可以被传输到锁相环电路92)。在一个示例中，监测电路106a可以监测输入时钟信号CLK_A的状态、并且将输入时钟信号CLK_A传输到多路复用器90的一个输入，监测电路106b可以监测输入时钟信号CLK_B的状态、并且将输入时钟信号CLK_B传输到多路复用器90的一个输入，监测电路106c可以监测输入时钟信号CLK_C的状态、并且将输入时钟信号CLK_C传输到多路复用器90的一个输入，等等。

监测电路106a-106n每个可以被配置为分析相应输入时钟信号CLK_A-CLK_N的信号丢失和/或失效。接口102可以向重置电路104呈现信号(例如，LOSS)。信号LOSS可以包括响应于监测电路106a-106n中的一个检测到输入时钟信号CLK_A-CLK_N中的一个的丢失和/或失效而生成的一个或多个时钟状态信号(例如，响应于检测到的状态)。

重置电路104可以被配置为接收信号LOSS。信号LOSS可以从监测电路106a-106n中的任何一个接收。重置电路104可以被配置为生成信号(例如，FB_SYNC_TRIG)。信号FB_SYNC_TRIG可以是重置信号。重置信号FB_SYNC_TRIG可以被配置为重置锁相环电路92的反馈时钟分频器。

在一个示例中，信号LOSS可以提供以下指示：关于输入时钟信号CLK_A-CLK_N中的一个存在信号失效。例如，重置信号FB_SYNC_TRIG可以响应于从信号LOSS接收到输入时钟信号失效的指示而被生成。锁相环电路92的反馈时钟分频器可以响应于信号失效的检测而被重置。

在一些实施例中，重置电路104可以被配置为确定输入时钟信号CLK_A-CLK_N中的一个与输入时钟信号CLK_A-CLK_N中的另一个之间的相位偏移。信号FB_SYNC_TRIG可以响应于检测到的相位偏移超过相位偏移量的阈值而生成。重置信号FB_SYNC_TRIG可以被配置为基于检测到的相位偏移来重置锁相环电路92的反馈时钟分频器。

多路复用器90可以被配置为从多个输入信号中选择输出信号。多路复用器90可以接收输入时钟信号CLK_A-CLK_N。例如，监测电路106a-106n和/或接口102可以将输入时钟信号CLK_A-CLK_N传递到多路复用器90的输入。多路复用器90可以被配置为选择输入时钟信号CLK_A-CLK_N中的一个将其呈现为输出信号(例如，CLK_IN)。信号CLK_IN可以将来自多路复用器90的输出呈现给PLL电路92的输入。多路复用器90选择输入时钟信号CLK_A-CLK_N作为时钟信号CLK_IN可以由来自处理器84的输入和/或寄存器86的状态来控制。

PLL电路92可以被配置为响应于信号CLK_IN和/或信号FB_SYNC_TRIG而生成信号CLK_OUT。PLL 92可以被配置为生成具有如下相位的信号CLK_OUT，该相位被锁定到由多路复用器90接收的输入参考时钟信号CLK_A-CLK_N、和/或被选择为输入时钟信号CLK_IN。在一个示例中，由DPLL 80i生成的信号CLK_OUT可以是由PHY收发器30b接收的信号SYNCE TXCLOCK和/或由RF收发器64接收的信号RF TX CLOCK。在另一示例中，由DPLL 80i生成的信号CLK_OUT可以是由PTP模块40b和/或RF收发器64接收的信号1PPS。

PLL电路92可以包括块(或电路)110。电路110可以实现重置反馈电路。重置反馈电路110可以被配置为响应于信号FB_SYNC_TRIG而重置PLL电路92的反馈分频器。重置反馈电路110可以是由PLL电路92实现的组件，该组件使得反馈分频器能够基于来自反馈分频器重置电路100的输出被重置。PLL电路92可以包括其他组件(未示出)。PLL电路92的其他组件可以结合图5进行描述。

DPLL 80i可以被锁定到主输入时钟信号(例如，输入时钟信号CLK_A-CLK_N中的所选择的一个)。多路复用器90可以被配置为选择信号CLK_A-CLK_N中的一个以用作PLL 92的主输入(例如，信号CLK_IN)。未被选择的输入时钟信号可以是交替和/或冗余时钟信号(例如，如果输入时钟信号CLK_A被选择为主输入时钟信号，则其他输入时钟信号CLK_B-CLK_N可以是交替输入时钟信号)。交替输入时钟信号中的一个可以被选择为辅输入时钟信号。辅输入时钟信号可以被配置为代替主输入时钟信号(例如，由于失效)。在一个示例中，输入时钟信号CLK_B可以是当输入时钟信号CLK_A已失效时，可以被选择为代替主输入时钟信号CLK_A的辅时钟信号。在切换时间段之后，辅时钟信号CLK_B可以变为主时钟信号。处理器84和/或寄存器86可以确定输入时钟信号CLK_A-CLK_N中的哪个作为主输入时钟信号和/或辅输入时钟信号进行操作。

输入时钟信号CLK_A-CLK_N中的一个可以是由锁相环电路92使用的主输入(例如，CLK_IN)。输入时钟信号CLK_A-CLK_N中的另一个可以是已使用多路复用器90被选择为代替锁相环电路92的主输入的辅输入。反馈分频器重置电路100可以被配置为使用重置反馈电路110来重置PLL电路92的反馈时钟分频器。在一个示例中，重置反馈时钟分频器可以减少输入时钟信号CLK_A-CLK_N的无中断重新布置中主输入与辅输入之间的相位偏移。在另一示例中，重置反馈时钟分频器可以消除和/或减少在输入时钟信号CLK_A-CLK_N的无中断重新布置中对主输入与辅输入之间的偏移(例如，相位偏移)的测量的不准确性。

在本地***卡失效(例如，路由器10和/或基站60中的网卡50失效)时，装置100可以被配置为启用DPLL电路80a-80n中的无中断重新布置，该无中断重新布置可以提供一种机制来吸收由于DPLL 80a-80n中的参考切换引起的变化，并且在重新布置完成时基于所存储的值来更新相位偏移寄存器。无中断切换可以被实现在如下的尝试中：当在可能具有不同相位的输入源(例如，主输入和辅输入)之间进行切换时，尝试最小化在输出时钟信号CLK_OUT上的相位变化。

当DPLL 80a-80n中的一个(例如，80i)在无中断切换被启用的情况下从主输入切换到辅输入时，DPLL 80i将首先进入内部保持状态(但不会在内部或外部断言保持警报)，然后可以测量新选择的输入时钟(例如，辅输入)相对于先前时钟(例如，主输入)的相位偏移。装置100可以被配置为激活重置反馈电路110以启用PLL 92来自动补偿所测量的相位偏移。自动补偿可能导致对DPLL 80i的输出时钟信号CLK_OUT的相位的有限破坏。

参考图5，示出了说明连接到监测电路和重置电路的锁相环电路的组件的框图。示出了DPLL 80a。DPLL 80a可以是DPLL 80a-80n中的任何一个的代表性示例。DPLL 80a被示出为接收输入和/或向寄存器86提供输出。DPLL 80a被示出为从***时钟82接收输入。

DPLL 80a被示出为包括多路复用器90、PLL 92、重置电路104和/或监测电路106a-106n。DPLL 80a可以接收输入时钟信号CLK_A-CLK_N、生成输出时钟信号CLK_OUT、接收信号(例如，HS_ENABLE)、接收信号(例如，IN_SEL)，和/或生成信号(例如，REG_A-REG_N)。DPLL80a可以包括其他组件，和/或生成/接收其他信号(未示出)。DPLL 80a的组件的布置和/或输入/输出的数目可以根据特定实现的设计标准而变化。

寄存器86被示出为包括块(或电路)150。电路150可以实现寄存器单元。寄存器86可以包括任何数目的寄存器单元。在一个示例中，寄存器单元150可以被配置为存储DPLL80a-80n中的一个或多个的操作状态。在一个示例中，寄存器单元150可以被配置为选择DPLL 80a是否以无中断切换操作模式操作。寄存器86被示出为接收信号REG_A-REG_N。寄存器86被示出为生成信号IN_SEL和/或信号HS_ENABLE。

信号HS_ENABLE可以被配置为启用DPLL 80a的无中断切换操作模式。信号HS_ENABLE可以响应于存储在寄存器单元150中的一个值(或多个值)而被断言(或取消断言)。在一个示例中，当信号HS_ENABLE处于逻辑高(或ON)值时，DPLL 80a可以以无中断切换操作模式操作，而当HS_ENABLE处于逻辑低(或OFF)值时，DPLL 80a可以不以无中断切换操作模式操作。HS_ENABLE信号的特定配置和/或控制DPLL 80a-80n的无中断切换操作模式的寄存器单元150的状态可以根据特定实现的设计标准而变化。

信号IN_SEL可以由寄存器86生成。信号IN_SEL可以由多路复用器90接收。多路复用器90可以被配置为响应于信号IN_SEL而选择从相应监测电路106a-106n接收的输入时钟信号CLK_A-CLK_N中的一个。信号IN_SEL可以启用多路复用器90以选择多路复用器90的输入中的一个将其以呈现为多路复用器90的输出(例如，信号CLK_IN)。多路复用器90的输入的选择(例如，确定输入时钟信号CLK_A-CLK_N中的哪个是主输入和/或辅输入)可以由寄存器86的状态控制。

信号REG_A-REG_N每个可以由监测电路106a-106n中的相应监测电路生成。监测电路106a-106n可以被配置为监测输入时钟信号CLK_A-CLK_N的状态。监测电路106a-106n可以响应于针对相应输入时钟信号CLK_A-CLK_N检测到的状态，而生成信号REG_A-REG_N(例如，时钟状态信号)。信号REG_A-REG_N可以被呈现给寄存器86。信号REG_A-REG_N可以向寄存器86(或处理器84)提供关于输入时钟信号REG_A-REG_N的操作状态的信息。例如，信号REG_A-REG_N可以向寄存器86提供关于输入时钟信号CLK_A-CLK_N中的一个或多个正在按预期操作、已失效、正在漂移等的指示。例如，寄存器86可以生成信号IN_SEL以基于由信号REG_A-REG_N提供的信息来选择主输入和/或辅输入。

监测电路106a-106n每个被示出为将输入时钟信号CLK_A-CLK_N中的相应时钟信号传递到多路复用器90的输入和/或生成相应信号(例如，LOSS_A-LOSS_N)。信号LOSS_A-LOSS_N可以是与图4相关联示出的信号LOSS的分量。信号LOSS_A-LOSS_N(例如，时钟状态信号)可以被提供给重置电路104。重置电路104可以响应于信号LOSS_A-LOSS_N而生成信号FB_SYNC_TRIG。在一个示例中，重置电路104可以被配置为响应于信号LOSS_A-LOSS_N中的一个或多个，而确定主输出是否已失效。在另一示例中，重置电路104可以被配置为基于信号LOSS_A-LOSS_N，来确定主输入和辅输入的相位偏移。

PLL电路92被示出为包括块(或电路)160、块(或电路)162、块(或电路)164、块(或电路)166和/或块(或电路)168。电路160可以实现相位频率检测器。电路162可以实现数字环路滤波器。电路164可以实现数控振荡器。电路166可以实现输出分频器。电路168可以实现反馈分频器。PLL电路92可以包括其他组件(未示出)。PLL 92的组件的数目、类型和/或布置可以根据特定实现的设计标准而变化。

相位频率检测器160可以被配置为执行参考输入信号CLK_A-CLK_N(例如，所选择的输入时钟信号CLK_IN)和反馈信号(例如，FB)的频率测量(例如，比较)。信号FB可以由反馈分频器168呈现。信号FB可以表示输出时钟信号CLK_OUT的反馈。相位频率检测器160可以生成误差量(例如，参考信号CLK_A-CLK_N与输出信号CLK_OUT的反馈信号FB之间的差异)的指示。在一个示例中，相位频率检测器160可以响应于相应信号CLK_A-CLK_N和信号CLK_OUT的比较而生成多位有符号的相位字(例如，相位误差信号)。检测到的误差量(例如，相位误差信号)可以被呈现给环路滤波器电路162。

相位频率检测器160可以接收信号(例如，CLK_DISQUAL)。信号CLK_DISQUAL可以由监测电路106a-106n中的一个或多个来生成。信号CLK_DISQUAL可以提供以下指示：关于先前呈现的主输入不合格并且辅输入可以代替主输入。例如，信号CLK_DISQUAL的呈现可以指示失效转移已发生。当发生失效转移时，信号CLK_IN(使用辅输入被更新)和反馈信号FB(基于先前的主输入)之间的相位偏移可能很大。

信号CLK_DISQUAL可以由多路复用器90响应于监测电路106a-106n中的一个或多个(例如，监测电路106n)的输出而生成。信号CLK_DISQUAL可以使输入时钟信号CLK_A-CLK_N中的一个(例如，如果时钟信号CLK_N是活动/主输入，则是输入时钟信号CLK_N)合格或不合格。输入时钟信号CLK_A-CLK_N的合格或不合格可以由于信号(例如，信号LOSS_A-LOSS_N)丢失、活动性(来自预期标称频率的(例如，PPM)测量)的丢失、和/或基于分数频率偏移(FFO)的出界测量(来自预期标称频率的精细(例如，ppb)测量)来确定。信号CLK_DISQUAL可以激活保持状态。如果另一合格输入时钟信号CLK_A-CLK_N可用，则信号CLK_DISQUAL可以启用参考切换。例如，信号CLK_DISQUAL可以是信号LOSS_A-LOSS_N(例如，如果时钟信号CLK_N是活动/主输入，则是信号LOSS_N)。

数字环路滤波器162可以被配置为低通滤波器。例如，数字环路滤波器162可以从相位频率检测器160所接收的误差信号中过滤高频。数字环路滤波器162可以生成分数频率偏移(ffo)。在一些实施例中，分数频率偏移可以是表示频率的分数的数字信号。例如，分数频率偏移可以由DPLL 80a-80n使用以拉动输出时钟信号CLK_OUT来与输入时钟信号CLK_A-CLK_N(例如，主输入CLK_IN)对准。

数控振荡器电路164可以被配置为生成输出时钟信号。DCO电路164可以响应于由环路滤波器162生成的分数频率偏移，而将输出时钟信号与输入时钟信号CLK_A-CLK_N对准。DCO电路164可以从***时钟82接收输入。由DCO电路164生成的输出可以作为反馈被提供给反馈分频器电路168和/或呈现给输出分频器电路166。

输出分频器166可以被配置为响应于DCO电路164的输出而生成信号CLK_OUT。输出分频器166可以被配置为对DCO电路164的输出频率进行分频。分频可以启用信号CLK_OUT以生成作为DCO频率的倍数的输出频率。

反馈分频器168可以被配置为响应于DCO电路164的输出而生成信号FB。反馈分频器166可以被配置为将DCO输出频率分频为PFD 160的频率。在所示示例中，反馈重置电路110可以实现为反馈分频器168的组件。在另一示例中，反馈重置电路110可以连接到反馈分频器168以提供重置指令。反馈重置电路110可以响应于信号FB_SYNC_TRIG而重置反馈。例如，反馈重置电路110可以是门控电路，该门控电路被配置为响应于信号FB_SYNC_TRIG而提供输入时钟信号CLK_A-CLK_N中的一个(例如，辅源)以便重置反馈重置电路100。反馈重置电路110可以被配置为启用反馈分频器168以支持反馈信号FB的重置。重置反馈重置电路110可以将信号FB对准辅输入时钟源(例如，已由信号IN_SEL选择以代替已失效的先前的主输入时钟源的输入时钟信号CLK_A-CLK_N)。

DPLL 80a-80n的无中断操作可以响应于一个或多个条件而被触发。用于触发无中断操作的一个条件可以是DPLL锁定到输入时钟并且切换到不同输入时钟。例如，当主输入时钟(例如，输入时钟信号CLK_A)被代替为辅输入时钟(例如，输入时钟信号CLK_B)时，无中断操作可以被触发。用于触发无中断操作的另一条件可以是DPLL从保持操作模式退出。无中断参考切换可以经由信号HS_ENABLE(例如，基于寄存器86的设置)被启用或禁用。装置100可以被配置为在无中断切换被启用时使得输出时钟信号CLK_OUT上的相位瞬变能够被限制为250ps。

DPLL 80a-80n锁定到的参考时钟(例如，CLK_A-CLK_N)每个可以具有不同相位偏移。在没有反馈分频器重置电路100的情况下，如果DPLL 80a从供应输入时钟信号CLK_A切换到输入时钟信号CLK_N(例如，发生时钟重新布置)，则可以被添加到环路滤波器162的输出的相位偏移可能瞬间改变。结果，响应于切换，输出时钟CLK_OUT可以呈现瞬变。例如，如果DPLL 80a切换到具有不同相位偏移的另一参考(例如，TCXO电路70a被禁用，而TCXO电路70b将参考时钟信号提供给源DPLL 80a)，因为DPLL 80a锁定到新参考，所添加的相位偏移可能会导致信号CLK_OUT上的瞬变。在没有反馈分频器重置电路100的情况下，PLL 92可能无法足够快地补偿变化的相位偏移。结果，DPLL 80a可能响应于重新布置而在输出时钟CLK_OUT上生成相位瞬变。

由于所添加的相位偏移可以在信号FB中的反馈环路内，PFD 160最终可能拉入偏移，并且在一段时间之后，输出时钟CLK_N可能恢复对准。跳跃可以是一种快速变化，其可以在信号CLK_OUT上引入大的相位瞬变。电路100可以被配置为减少由切换引起的相位瞬变。例如，装置100可以被配置为在发生切换时平滑转变。

DPLL电路80a-80n每个可以包括监测电路106a-106n以标识信号损失和/或频率损失。监测电路106a-106n可以被配置为使参考输入快速不合格以允许切换到冗余输入源(例如，输入时钟信号CLK_A-CLK_N中的另一个)。例如，信号REG_A-REG_N可以被配置为向寄存器86提供通知以便使失效的输入时钟信号不合格。DPLL 80a-80n可以被配置为在以下切换期间自动管理状态转变：从锁定状态到锁定恢复状态并且返回到锁定状态。

相位检测器160可以被配置为比较所选择的输入CLK_IN和反馈信号FB以检测两个时钟之间的偏移。为了启用边沿比较，信号CLK_IN和信号FB可能需要具有相同标称频率。信号CLK_IN与信号FB之间的偏移然后可以被传递到数字环路滤波器162。如果无中断切换被启用，则先前测量的无中断切换值可以被应用于从PFD 160检测到的相位偏移以实现偏移的吸收。对于低频时钟(例如，诸如8kHz)，输入与反馈之间的偏移可能很大。当从失效输入切换到冗余输入(例如，适合于电信***)时，装置100可以被配置为将输出时钟信号CLK_OUT上的瞬变减少到大约120ns。

当在可能具有不同相位的输入源之间切换(例如，从主输入时钟CLK_A切换到辅输入时钟CLK_B)时，可以实现无中断参考切换以尝试最小化输出时钟CLK_OUT上的相位变化。当DPLL 80a在无中断切换被启用的情况下切换输入时(例如，基于信号HS_ENABLE)，DPLL80a可以将操作模式改变为内部保持状态(例如，没有在内部或外部断言保持警报)。在保持状态下，装置100可以仅通过测量新选择的输入时钟(例如，辅输入时钟CLK_B)相对于先前测量的时钟(例如，将跟踪主输入时钟CLK_A的信号FB)的相位偏移，来实现反馈分频器电路168的重置。重置可以启用PLL 92以自动补偿相位偏移，从而对DPLL输出时钟CLK_OUT的相位产生的干扰最小。

在一个示例中，如果主时钟输入CLK_A和辅时钟输入CLK_B都以1PPS操作但具有高达100s至0.5s的相位差，则装置100可以被配置为防止输出时钟CLK_OUT上的相位瞬变。装置100可以被配置为使得无中断切换的最大相位偏移能够被表征。

在一些实施例中，分频器重置可以是可选择选项。在一个示例中，信号HS_ENABLE可以提供使用装置100启用重置或在没有重置的情况下测量相位偏移(例如，使用PFD电路160在主输入与辅输入之间)的选项。在一些实施例中，信号HS_ENABLE可以是一次性可选择设置(例如，寄存器150可以在网卡50的通电期间设置)。在一些实施例中，由装置100发起的分频器的重置可以基于在主输入与辅输入之间检测到的相位偏移量(例如，阈值)来自动选择。例如，可以选择100度的相位偏移阈值，并且当检测到主输入与辅输入之间的相位偏移为100度或更大时，则可以执行分频器重置，并且如果相位偏移小于100度，则不能执行重置。

参考图6，示出了说明输出时钟信号上的瞬变的图。示出了时序图200。时序图200可以提供当无中断切换被禁用时DPLL 80a-80n的输入/输出信号的说明性示例。

时序图200可以包括信号202a-202b、信号204和/或信号206。信号202a-202b可以表示主输入(例如，信号CLK_A)。信号204可以表示辅输入(例如，信号CLK_B)。信号206可以表示反馈和/或输出(例如，信号FB和/或信号CLK_OUT)。在一个示例中，主输入信号202a-202b和辅输入信号204都可以以接近相同的频率(例如，都以+4PPM，都以0PPM，等等)操作。

示出了垂直线210a-210b。垂直线210a-210b可以示出信号202a-202b和信号204在特定时间的边沿的比较。垂直线210a-210b可以对应于信号202a-202b和信号204的一半周期。垂直线210a可以对应于信号202a-202b的上升沿和信号204的下降沿。垂直线210b可以对应于信号202a-202b的下降沿和信号204的上升沿。比较210a-210b可以指示信号204可以具有与信号202a-202b的大约180度的相位偏移。180度的相位偏移可以表示输出信号206上的瞬变的最坏情况。

信号202a-202b可以是PLL 92的主输入。信号206通常可以跟踪主输入。示出了时间212。时间212可以表示时钟信号CLK_A的丢失。例如，信号202a-202b的部分202a可以表示信号CLK_A何时被监测电路106a接收，并且信号202a-202b的部分202b可以表示信号CLK_A的预期外观(若非失效)。

示出了吸收214a-214b。吸收214a-214b可以表示辅输入(例如，代替信号CLK_A作为PLL 92的输入的信号CLK_B)与输出时钟信号CLK_OUT之间的相位吸收。由于信号FB和/或信号CLK_OUT可能正在跟踪原始主输入信号202a-202b，因此信号206可能具有与信号204的相同的180度相位偏移。

瞬变误差216在信号206上示出。瞬变误差216可能出现在输出信号CLK_OUT上。信号204(例如，辅输入)与输出/反馈信号之间的相位偏移可能导致PFD 160的测量误差。测量误差可能导致输出信号CLK_OUT上的瞬变216。当无中断切换未被启用和/或装置100未被实现时，可能发生瞬变216。

对于低频时钟，当DPLL 80a-80n执行无中断切换时，可以吸收的相位偏移可以是输出时钟信号CLK_OUT(和反馈时钟FB)与辅时钟输入CLK_B之间的数百微秒(例如，对于8kHz时钟，所吸收的相位偏移可以约为+/-62.5s)或甚至毫秒(例如，对于每秒1个脉冲(PPS)时钟，所吸收的相位偏移可以是大约+/-500ms)。取决于用于执行测量的本地时钟的精度，相位偏移可能存在误差。在一个示例中，如果输入时钟信号(例如，CLK_A和CLK_B)和测量时钟的频率速率相差10PPM，则所引入的误差量可以是所测量的相位偏移的0.001％。对于1ms的相位偏移，最大误差可以约为10ns(例如，无法接受的大的误差)。由于反馈信号FB相对于辅参考时钟信号CLK_B保持在较大的相位偏移，因此较大的误差也可能进一步应用于未来的相位偏移计算(例如，对于DPLL闭环)。误差可以被视为输出时钟信号CLK_OUT上的相位瞬变。

参考图7，示出了说明输出时钟信号上的瞬变的消除的图。示出了时序图250。时序图250可以提供当无中断切换被启用时DPLL 80a-80n的输入/输出信号的说明性示例。

时序图250可以包括信号252a-252b、信号254、信号256和/或信号258。信号252a-252b可以表示主输入(例如，信号CLK_A)。信号254可以表示辅输入(例如，信号CLK_B)。信号256可以表示反馈信号(例如，信号FB)。信号258可以表示输出时钟信号(例如，信号CLK_OUT)。

信号252a-252b可以是PLL 92的主输入。信号254可以具有与信号252a-252b的大约180度的相位偏移(例如，类似于与图6相关联地示出的信号202a-202b和信号204)。反馈信号256和输出信号258通常可以跟踪主输入。

可能发生时钟信号CLK_A的丢失。信号252a-252b的部分252a可以表示信号CLK_A何时被监测电路106a接收，并且信号252a-252b的部分252b可以表示信号CLK_A的预期外观(若非失效)。在时钟信号252a-252b的丢失之后，信号254可以切换到PLL 92的主输入。

由于信号254(例如，已切换到主输入的辅时钟)可以具有与先前的主要时钟(例如，信号252a-252b)的180度的偏移，反馈信号256和输出时钟258可以也具有与信号254的相同的180度偏移。然而，装置100可以被配置为防止相位偏移引起输出时钟258上的瞬变。装置100可以被配置为当两个外部时钟(例如，主输入252a-252b和辅输入254)接近于同一频率(例如，都在+4PPM，都在0PPM，等等)时吸收频率偏移。

监测电路106a可以检测信号252a-252b的失效。监测电路106a可以将信号LOSS_A提供给重置电路104并且将信号REG_A提供给寄存器86。寄存器86可以生成信号IN_SEL以启用多路复用器90来从主输入252a-252b切换到辅输入254。由于DPLL 80a-80n可以在时序图250的无中断切换操作模式下操作，所以信号HS_ENABLE可以在先前已被断言。重置电路104可以生成信号FB_SYNC_TRIG。信号FB_SYNC_TRIG可以启用重置反馈电路110以重置反馈分频器168。

重置260在信号256(例如，信号FB)上示出。例如，在重置260之前，信号256可以具有与信号254的180度的相位偏移。在重置260之后，信号256通常可以跟随信号254(例如，信号254和信号256可以同相)。装置100可以被配置为通过重置反馈时钟256来减少偏移(例如，在重置260被执行之前，反馈时钟256表示“先前的主时钟”信号252a)。

重置260可以与信号CLK_B(例如，辅源)同步。将重置260同步到辅源可以触发反馈信号FB的确定性重新对准。在一个示例中，重置电路104可以是门控电路，该门控电路在触发从主源(例如，输入时钟信号CLK_A)到辅源(例如，输入时钟信号CLK_B)的参考切换时，发送辅源(例如，所示示例中的信号CLK_B)作为重置260。

示出了吸收262a-262b。吸收262a-262b可以表示辅输入(例如，代替信号CLK_A作为PLL 92的输入的信号CLK_B)与输出时钟信号CLK_OUT之间的相位吸收。由于重置260可能导致信号FB跟踪辅信号254而不是原始主输入信号252a-252b，所以信号256可能不再具有相位频率偏移。由于辅信号254和反馈信号256没有相位偏移，吸收262a-262b的时间量可以非常小(例如，可以忽略不计)。例如，吸收262a-262b的时间可以限制为大约150ps。

示出了输出信号258的边沿264。边沿264可以是在吸收262a-262b之后的输出信号258的下一边沿。由于吸收262a-262b的时间量可以限制为150ps，所以边沿264可能不会出现瞬变误差。例如，当无中断切换被启用以使用装置100时，输出时钟信号CLK_OUT上可能不存在瞬变。

装置100可以被配置为将输出时钟上的瞬变从纳秒减少到小于150ps(过处理、电压、温度(PVT))。装置100可以被配置为减少和/或消除高频时钟直到大约1Hz的时钟的瞬变。装置100可以使得无中断切换能够被执行，而无需总是从反馈时钟到新的输入参考时钟进行测量(例如，导致可能在微秒到数百毫秒范围内的偏移)。实现反馈时钟的重置260可以消除新输入参考时钟之间的相位偏移，这可以限制出现在输出时钟上的瞬变量。

装置100可以被配置为启用重置260。重置260可以使得反馈信号FB(例如，信号256)能够独立于输出时钟信号CLK_OUT(例如，258)被调节。独立于信号258来调节信号256可以将执行相位偏移测量的时间量限制为纳秒。例如，如果输入时钟信号(例如，CLK_A和CLK_B)的频率速率与测量时钟相差10PPM，则所引入的误差量可能是所测量的相位偏移的0.001％。由于执行相位偏移测量的时间量被限制在纳秒内，即使误差为0.001％，最大误差也可以在飞秒内。由装置100执行的重置可以被配置为提供有界最大误差。低吸收相位偏移262a-262b也可能导致未来相位偏移计算的有界误差(例如，对于DPLL闭环)，而在输出时钟信号CLK_OUT上未有效地示出瞬变误差。

参考图8，示出了说明由切换输入时钟信号产生的输出响应的图。示出了图300。图300可以包括轴302和轴304。轴302可以是Y轴，Y轴示出了300ps/div时的测量。轴304可以是X轴，X轴示出了以20s/div时的测量。

图300可以包括信号310和信号312。信号310可以表示在没有装置100(例如，无中断切换被禁用)的情况下响应于以下而生成的输出时钟信号：切换以8KHz进行操作并且具有180度相位偏移(例如，在主输入CLK_A与辅输入CLK_B之间)的输入时钟源。信号312可以表示在装置100提供分频重置的情况下响应于以下而生成的输出时钟信号：切换以8KHz进行操作并且具有180度相位偏移(例如，在主输入CLK_A与辅输入CLK_B之间)的输入时钟源。在所示示例中，输入时钟源之间(例如，CLK_A-CLK_B之间)的切换可以大约每五秒发生一次。

信号310可以包括瞬变320-332。瞬变320-332可以包括信号310的瞬时(或接近瞬时)变化。在所示示例中，瞬变320可以在大约30秒处，瞬变322可以在大约1分40秒处，瞬变324可以在大约1分50秒处，瞬变326可以在大约2分20秒处，瞬变328可以在大约2分40秒处，瞬变330可以在大约3分35秒处，瞬变332可以在大约4分5秒处。在装置100消除和/或限制瞬变的情况下，信号312可以不呈现瞬变。信号312通常可以是稳定的(例如，没有瞬时变化)。

参考图9，示出了状态机350。状态机350可以被配置为控制DPLL 80a-80n的无中断重新布置。状态机350通常包括步骤(或状态)352、步骤(或状态)354、步骤(或状态)356、步骤(或状态)358和步骤(或状态)360。状态机350被示出为响应于处于逻辑高或逻辑低状态的各种信号而被控制。导致改变的特定类型的状态(高或低)可以根据特定实现的设计标准而变化。

状态机350可以基于输入/输出和/或由处理器84和/或寄存器86存储的数据来控制。状态机350可以表示DPLL 80a-80n的操作模式。在一些实施例中，状态机350可以以状态352开始。状态352可以是自由运行状态。在自由运行状态352下，DPLL 80a-80n可以被配置为生成具有低抖动的自由运行时钟(例如，使用本地振荡器)。在一个示例中，当DPLL 80a-80n通电并且处理器84和/或寄存器86提供指示自由运行状态的信号(或其他输入)DPLL_MODE时，状态机350可以以状态352开始。DPLL 80a-80n可以以自由运行状态352操作，直到信号LOSS处于逻辑低(或0)状态。当信号LOSS处于低状态时，状态机350可以移动到状态354。

状态354可以是获取状态。在获取状态354下，DPLL 80a-80n可以被配置为锁定到参考时钟(例如，输入时钟信号CLK_A-CLK_N中的一个)。在一些实施例中，获取状态354可以是状态机350的开始状态。例如，当DPLL 80a-80n通电并且处理器84和/或寄存器86提供指示正常状态的DPLL_MODE，并且当信号(例如，LOCK_INTERNAL)处于逻辑低(或0)状态时，状态机350可以以状态354开始。在获取状态354下，如果信号LOSS处于逻辑高(或1)状态，则状态机350可以移动到自由运行状态352。在获取状态354下，如果DPLL_MODE指示正常状态并且信号LOCK_INTERNAL处于逻辑高(或1)状态，则状态机350可以移动到状态356。

状态356可以是正常状态。在正常状态356下，DPLL 80a-80n可以被配置为在锁定到主输入(例如，输入时钟信号CLK_A-CLK_N中的所选择的输入时钟信号)的同时操作。正常状态356可能不是DPLL 80a-80n的开始状态。DPLL 80a-80n可以被配置为以正常状态356操作，直到信号LOSS变为逻辑高(或1)状态。响应于信号LOSS为逻辑高，状态机350可以移动到状态358。

状态358可以是保持状态。在保持状态358下，DPLL 80a-80n可以处于同步之间(例如，主输入可能已失效并且DPLL 80a-80n可能尚未完成改变为辅输入)。通常，DPLL 80a-80n可以以保持状态358操作，直到已存在到辅输入的锁定。例如，在保持状态358下，DPLL80a-80n可以依赖于从所存储的值(例如，最后一个已知的良好值)中导出的时钟信号进行操作。在一些实施例中，保持状态358可以是状态机350的开始状态。例如，当DPLL 80a-80n通电并且处理器84和/或寄存器86提供指示保持状态的DPLL_MODE时，状态机350可以以状态358开始。

在保持状态358下，如果无中断切换被禁用(例如，信号HS_ENABLE为逻辑低(或0)并且未检测到新输入时钟的丢失(例如，信号LOSS处于逻辑低(或0)状态)，则状态机350可以移动到获取状态354。在保持状态358下，如果无中断切换被启用(例如，信号HS_ENABLE为逻辑高(或1)并且没有检测到新输入时钟的丢失(例如，信号LOSS处于逻辑低(或0)状态)，则状态机350可以移动到状态360。

状态360可以是无中断切换状态。无中断切换状态360可以是被配置为使得无中断功能能够被执行的子状态。在无中断切换状态360下，重置电路104可以是非门控的。当重置电路104是非门控的时，信号FB_SYNC_TRIG可以被呈现给PLL电路92。重置反馈电路110可以接收信号FB_SYNC_TRIG并且引起反馈分频器168被重置。重置反馈分频器168可以将反馈信号FB重新对准到新输入(例如，辅输入CLK_B)。可以由PFD 160测量CLK_IN(例如，辅输入CLK_B)与重置反馈信号FB之间的残余相位偏移。接着，状态机350可以移动到获取状态354。在获取状态354下，当相位频率检测器160返回CLK_IN与FB之间的真实偏移时，DPLL 80a-80n可以使用所测量的值来吸收相位偏移。

参考图10，示出了方法(或过程)400。方法400可以通过重置反馈分频器来实现无中断切换。方法400通常包括步骤(或状态)402、步骤(或状态)404、步骤(或状态)406、决策步骤(或状态)408、步骤(或状态)410、步骤(或状态)412和步骤(或状态)414。

步骤402可以开始方法400。在步骤402中，监测电路106a-106n可以被配置为监测输入信号CLK_A-CLK_N的状态。例如，监测电路106a-106n可以响应于信号丢失而生成相应信号LOSS_A-LOSS_N(或将信号LOSS_A-LOSS_N的状态从低改变为高)。类似地，监测电路106a-106n可以使用相应信号REG_A-REG_N将信号CLK_A-CLK_N的状态提供给寄存器86。接着，在步骤406中，监测电路106a-106n可以向PLL电路92传输(例如，转发)输入时钟信号CLK_A-CLK_N。例如，多路复用器90可以从监测电路106a-106n接收信号CLK_A-CLK_N并且响应于信号IN_SEL而选择信号CLK_A-CLK_N中的一个作为PLL电路92的输入时钟信号CLK_IN。接着，方法400可以移动到决策步骤408。

在决策步骤408中，处理器84和/或寄存器86的状态可以确定是否要从主输入切换到辅输入。例如，信号IN_SEL的状态可以响应于监测电路106a-106n提供关于主输入已失效和/或不再适合用作参考的指示而被改变(例如，如果主输入是输入时钟信号CLK_A，则监测电路106a可以生成信号REG_A以向寄存器86提供信息以指示主输入已失效)。如果寄存器86没有指示输入的切换，则方法400可以返回到步骤404。如果寄存器86指示输入的切换，则方法400可以移动到步骤410。

在步骤410中，重置电路104可以生成重置信号。例如，当主输入被确定为已失效时，监测电路106a可以改变信号LOSS_A的状态。重置电路104可以响应于信号LOSS_A而生成信号FB_SYNC_TRIG。重置电路104可以将重置信号FB_SYNC_TRIG呈现给锁相环92。接着，在步骤412中，重置反馈电路110可以重置反馈时钟分频器168。例如，响应于接收到信号FB_SYNC_TRIG，重置反馈电路110可以引起反馈时钟分频器168独立于反馈时钟分频器168从DCO 164接收的输出时钟信号CLK_OUT而重置。接着，方法400可以移动到步骤414。

在步骤414中，可以将主输入代替为辅输入。例如，PFD 160将与新输入时钟信号(例如，辅输入CLK_B)同步。PLL 92可以基于辅输入而不是主输入来呈现输出时钟信号CLK_OUT。由重置反馈电路110引起的信号FB的重置可以启用PLL 92以吸收主输入时钟信号(例如，CLK_A)与辅输入时钟信号(例如，CLK_B)之间的相位偏移。接着，方法400可以返回到步骤404(例如，先前的辅输入CLK_B现在作为主输入进行操作)。

由图1-图10中的图来执行的功能，可以使用以下中的一种或多种来实现：常规通用处理器、数字计算机、微处理器、微控制器、RISC(精简指令集计算机)处理器、CISC(复杂指令集计算机)处理器、SIMD(单指令多数据)处理器、信号处理器、中央处理单元(CPU)、算术逻辑单元(ALU)、视频数字信号处理器(VDSP)和/或根据说明书的教导被编程的类似计算机，这对于相关领域的技术人员来说是很清楚的。适当的软件、固件、编码、例程、指令、操作码、微码和/或程序模块可以由熟练的程序员基于本公开的教导容易地准备，这对于相关领域的技术人员来说也是很清楚的。软件通常由机器实现的一个或多个处理器从一种介质或几种介质来执行。

本发明还可以通过制备以下各项来实现：ASIC(专用集成电路)、平台ASIC、FPGA(现场可编程门阵列)、PLD(可编程逻辑器件)、CPLD(复杂可编程逻辑器件)、门海、RFIC(射频集成电路)、ASSP(专用标准产品)、一个或多个单片集成电路、被布置为倒装芯片模块和/或多芯片模块或通过互连适当的常规组件电路的网络而布置的一个或多个芯片或管芯(如本文中描述的)，其修改对于本领域技术人员来说将是很清楚的。

因此，本发明还可以包括一种计算机产品，该计算机产品可以是一种或多种存储介质和/或一种或多种传输介质，该介质包括可以用于对机器进行编程以执行根据本发明的一个或多个过程或方法的指令。由机器对计算机产品中包含的指令的执行以及周围电路***的操作可以将输入数据变换为存储介质上的一个或多个文件和/或表示物理对象或物质的一个或多个输出信号，诸如音频和/或视觉描述。存储介质可以包括但不限于任何类型的磁盘，包括软盘、硬盘、磁盘、光盘、CD-ROM、DVD以及磁光盘和电路，诸如ROM(只读存储器)、RAM(随机存取存储器)、EPROM(可擦除可编程ROM)、EEPROM(电可擦除可编程ROM)、UVPROM(紫外线可擦除可编程ROM)、闪存、磁卡、光卡和/或合适于存储电子指令的任何类型的介质。

本发明的元件可以形成一个或多个设备、单元、组件、***、机器和/或装置的部分或全部。这些设备可以包括但不限于服务器、工作站、存储阵列控制器、存储***、个人计算机、膝上型计算机、笔记本计算机、掌上计算机、云服务器、个人数字助理、便携式电子设备、电池供电设备、机顶盒、编码器、解码器、转码器、压缩器、解压缩器、预处理器、后处理器、传输器、接收器、收发器、密码电路、蜂窝电话、数码相机、定位和/或导航***、医疗设备、平视显示器、无线设备、音频记录、音频存储和/或音频播放设备、视频记录、视频存储和/或视频播放设备、游戏平台、***设备和/或多芯片模块。相关领域的技术人员将理解，本发明的元件可以在其他类型的设备中实现以满足特定应用的标准。

术语“可以(may)”和“通常(generally)”当在本文中与“是(is)(是(are))”和动词一起使用时旨在传达以下意图：描述是示例性的并且被认为足够宽泛以涵盖本公开中呈现的两个具体示例以及可以基于本公开而推导出的替代示例。本文中使用的术语“可以(may)”和“通常(generally)”不应当被解释为必然暗示省略对应元素的可取性或可能性。

虽然已参考本发明的实施例具体地示出和描述了本发明，但是本领域技术人员将理解，在不脱离本发明的范围的情况下，可以进行形式和细节的各种改变。

Claims (18)

1.一种装置，包括：

多个监测电路，每个监测电路被配置为

(i)确定多个输入时钟信号中的一个输入时钟信号的状态，

(ii)向锁相环电路传输所述多个输入时钟信号中的一个输入时钟信号，以及

(iii)响应于所述状态而生成丢失信号；以及

重置电路，被配置为

(i)从所述多个监测电路接收所述丢失信号，以及

(ii)响应于所述丢失信号而生成重置信号，其中

(a)所述多个输入时钟信号中的一个输入时钟信号是由所述锁相环电路使用的主输入，

(b)所述多个输入时钟信号中的一个输入时钟信号是已被选择为代替所述锁相环电路的所述主输入的辅输入，

(c)所述重置信号被配置为重置所述锁相环电路的反馈时钟分频器，以及

(d)在所述输入时钟信号的无中断重新布置中，重置所述反馈时钟分频器限制了测量所述主输入与所述辅输入之间的偏移的不准确性。

2.根据权利要求1所述的装置，其中限制测量所述偏移的所述不准确性防止了所述锁相环电路的输出时钟信号上的瞬变。

3.根据权利要求1所述的装置，还包括被实现为所述反馈时钟分频器的组件的反馈重置电路，其中所述反馈重置电路被配置为基于所述锁相环电路的输出时钟信号，来重置由所述反馈时钟分频器生成的反馈信号。

4.根据权利要求3所述的装置，其中重置所述反馈信号使得所述反馈信号能够独立于所述输出时钟信号而被调节。

5.根据权利要求4所述的装置，其中独立于所述输出时钟信号调节所述反馈信号，限制了所述锁相环电路执行相位偏移测量的时间量。

6.根据权利要求3所述的装置，其中当所述主输入和所述辅输入具有近似相同的频率时，重置所述反馈信号使得所述主输入与所述辅输入之间的相位偏移能够被吸收。

7.根据权利要求3所述的装置，其中重置所述反馈信号包括将所述反馈信号与所述辅输入对准。

8.根据权利要求7所述的装置，其中所述反馈重置电路包括门控电路，所述门控电路被配置为当所述主输入失效时将所述辅输入提供给所述反馈信号。

9.根据权利要求1的装置，其中所述输入时钟信号的所述状态是信号丢失。

10.根据权利要求9所述的装置，其中

(i)所述监测电路各自被配置为

(a)生成时钟状态信号，以及

(b)将所述时钟状态信号呈现给寄存器块，

(ii)所述时钟状态信号被配置为提供关于所述输入时钟信号中的哪个输入时钟信号具有所述信号丢失的指示，以及

(iii)所述寄存器块被配置为响应于所述时钟状态信号而发起失效转移。

11.根据权利要求1所述的装置，其中

(i)所述锁相环电路被配置为以以下操作模式操作：

(a)第一操作模式，所述输入时钟信号的所述无中断重新布置被启用，以及

(b)第二操作模式，所述输入时钟信号的所述无中断重新布置被禁用，以及

(ii)无中断使能信号被配置为选择所述第一操作模式或所述第二操作模式。

12.根据权利要求11所述的装置，其中所述装置被配置为：

(i)在所述第一操作模式下生成所述重置信号，以及

(ii)在所述第二操作模式下，所述重置信号不被生成。

13.根据权利要求1所述的装置，其中所述装置被配置为限制所述锁相环电路的输出时钟上的相位瞬变。

14.根据权利要求13所述的装置，其中

(i)所述主输入和所述辅输入具有低于8kHz的频率和高达180度的相位差，以及

(ii)所述相位瞬变被限制为小于150皮秒。

15.根据权利要求1所述的装置，其中重置所述反馈时钟分频器被配置为限制所述锁相环电路执行相位偏移测量的时间量。

16.根据权利要求1所述的装置，其中重置所述反馈时钟分频器被配置为在所述主输入失效之后，启用由所述反馈时钟分频器生成的反馈信号以跟踪所述辅输入而不是所述主输入。

17.根据权利要求1的装置，其中所述装置被实现为同步以太网电信设备的组件。

18.根据权利要求1所述的装置，其中所述重置电路还被配置为(i)确定主输入与辅输入之间的相位偏移是否超过阈值，以及

(ii)响应于所述相位偏移超过所述阈值而生成所述重置信号。

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