CN114222993A - 基于由人工神经网络预测的失效模式应用掩模版增强技术方案 - Google Patents

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Abstract

对于光刻掩模布局验证，针对一组设计意图中的每个设计意图通过标识在制造设计意图时预期出现的一组失效并且记录该组失效中的每个失效的失效模式和位置来收集训练数据。接下来，训练数据被用于训练机器学习模型、例如人工神经网络，以预测失效的失效模式和位置。然后，使用经训练的机器学习模型来预测针对给定设计意图的一组失效。接下来，对于每个所预测的失效，可以基于失效的失效模式选择掩模版增强技术(RET)方案，并且所选择的RET方案可以被应用于失效的位置周围的区域。

Description

基于由人工神经网络预测的失效模式应用掩模版增强技术 方案
相关申请
本申请要求于2019年8月16日提交的美国临时申请序列号62/887,728的权益，上述申请的内容通过引用整体并入本文中以用于所有目的。
技术领域
本公开总体上涉及集成电路(IC)设计。更具体地，本公开涉及基于由人工神经网络预测的失效模式来应用掩模版增强技术(RET)方案。
背景技术
工艺技术的进步和对计算和存储的几乎无限的需求已经刺激了IC设计的尺寸和复杂性的快速增加。这些进步可以归因于半导体设计和制造技术的改进，这使得可以将数千万个器件集成到单个芯片上。
发明内容
本文描述的一些实施例的特征在于如下的方法和设备，该方法和设备可以针对一组设计意图中的每个设计意图通过标识在设计意图被制造时预期出现的一组失效并且记录该组失效中的每个失效的失效模式和位置来收集训练数据。在一些实施例中，设计意图可以指定期望被印刷在晶圆上的形状，即，设计意图可以不包括使用RET执行的任何修改。在一些实施例中，可以通过执行迭代循环来收集训练数据，该迭代循环包括：使用光刻验证来标识掩模布局中的失效模式，调节RET方案以解决所述失效模式的出现，以及将经调节的RET方案应用于掩模布局。接下来，实施例可以使用训练数据来训练机器学习模型，例如人工神经网络，以预测针对与在训练期间使用的设计意图不同的给定设计意图的失效的失效模式和位置。
在一些实施例中，监督学习可以用于训练人工神经网络，其中设计意图可以被提供作为输入，并且失效模式和位置可以被提供作为所期望的输出。
在一些实施例中，可以为每个失效模式创建单独的设计层，以标记属于该失效模式的失效的位置，并且可以通过在设计层中靠近失效的位置放置多边形来标记失效的每个位置。在这些实施例中，可以将经调节的RET方案应用于掩模布局中的在设计层中与失效模式对应的多边形内的区域。
一些实施例可以使用经训练的人工神经网络来预测预期在设计意图中出现的失效的失效模式和位置。接下来，对于每个所预测的失效，实施例可以基于失效的失效模式选择RET方案，并且将所选择的RET方案应用于失效的位置周围的区域。
附图说明
基于下面给出的详细描述和附图，本公开可以被理解。附图是为了说明的目的，并且不限制本公开的范围。此外，附图不一定按比例绘制。
图1示出根据本文中描述的一些实施例的用于确定设计意图中的失效模式和用于解决失效模式的RET方案的过程。
图2示出根据本文中描述的一些实施例的用于执行光刻验证的过程。
图3示出根据本文中描述的一些实施例的如何在掩模布局中标记失效模式位置。
图4示出根据本文中描述的一些实施例的用于训练人工神经网络以预测失效模式的过程。
图5示出根据本文中描述的一些实施例的使用人工神经网络来选择性地将RET方案应用到掩模布局的过程。
图6示出根据本文中描述的一些实施例的IC设计和制造流程的流程图。
图7示出计算机***的示例性机器，在该机器内可以根据本文中描述的一些实施例执行用于使该机器执行本文讨论的方法中的任何一个或多个方法的一组指令。
具体实施方式
半导体制造技术可以使用多个物理过程和/或化学过程来将设计意图转移到晶圆上。在本公开中，术语“设计意图”是指期望例如通过使用光刻法印刷在晶圆上的形状。术语“掩模布局”是指在光刻中用于印刷设计意图的在光刻掩模上的形状。由于在半导体制造期间出现的物理现象和/或化学现象，如果在掩模布局中原样、即没有任何修改地使用设计意图，则设计意图可能无法按期望被印刷。
RET方案可以用于修改设计意图以获得随后可以在光刻中使用的经修改的掩模布局。由RET方案添加的修改可以补偿导致所印刷的图案偏离设计意图的物理效应或化学效应。具体地，当在光刻中使用包含经修改的掩模布局时，晶圆上的印刷形状可以在设计意图的可接受公差内。
RET的示例包括但不限于基于规则的RET、基于过程模型的RET和基于逆成像的RET(也称为逆光刻技术或ILT)。对于每种类型的RET，在所使用的计算资源的量(例如，RET所使用的运行时间、存储器和/或计算能力的量)与所产生的结果的质量(例如，结果的质量可以对应于制造问题的解决程度)之间可能存在不同的折衷点。具体地，如果期望更高质量的结果(例如，如果期望消除所有制造问题)，则可以使用大量的计算资源(例如，应用RET的运行时间可能长)。
在本公开中，术语“RET方案”可以指代RET技术或RET技术的序列，其中每个RET技术被设定在所使用的计算资源的量与所产生的结果的质量之间的特定折衷点处。短语“调节RET方案”可以指改变正在被使用的一个或多个RET的类型和/或改变一个或多个RET的在所使用的计算资源的量与所产生的结果的质量之间的折衷点。
使用产生非常高质量的结果的RET方案来处理整个掩模布局可能会使用不切实际的大量计算资源。另一方面，使用针对整个掩模布局使用少量计算资源的RET方案可能导致差的结果质量。注意，单个制造问题可能会导致IC芯片的彻底失效。如果不知道哪些区域易受哪种类型的制造问题的影响，则计算成本高的RET技术最终可能被用于整个掩模布局，这可能会显著增加花费在RET上的时间量。
本公开中描述的实施例可以使用机器学习，例如人工神经网络，来预测预期在掩模布局中出现的制造问题的类型和位置。附加地，对于每种类型的制造问题，实施例可以确定预期解决制造问题的适当RET方案。接下来，给定设计意图，实施例可以使用经训练的机器学习模型，例如经训练的人工神经网络，来预测预期在设计意图中出现的制造问题的类型和位置。对于每种类型的所预测的制造问题，实施例可以在预期出现所预测的制造问题的位置处选择性地应用适当的RET方案(RET方案是预先确定的)。
本文所公开的实施例的优点包括但不限于：可以在不使用大量计算资源的情况下产生高质量掩模布局(例如，预期没有制造问题的掩模布局)的过程。
图1示出根据本文中描述的一些实施例的用于确定设计意图中的失效模式和用于解决失效模式的RET方案的过程。设计意图102可以包括期望被印刷在晶圆上的形状。在图1中，设计意图102被示出为具有两个多边形，但是通常设计意图102可以具有大量的多边形(例如，数千万个多边形)。设计意图102可以是实际IC芯片的设计。然而，设计意图102也可以是已经被创建用于训练人工神经网络的设计。具体地，设计意图102可以包括单位单元的随机布置，并且/或者可以包括随机的和/或经编程的图案。
RET方案104可以应用于设计意图102以获得可以包括一个或多个修改(例如，衬线108和辅助特征110)的掩模布局106。在一些实施例中，可以选择RET方案104以产生合理质量的结果并具有合理的运行时间。具体地，RET方案104可以考虑标称过程条件并且可以具有少量的调节迭代。在将RET方案104应用于设计意图102之后，可以预期存在至少一些制造问题。可以执行光刻验证(步骤112)以确定期望掩模布局106是否以高保真度在晶圆上印刷设计意图102。作为非限制性示例，诸如Synopsys的Proteus光刻规则检查(PLRC)的光刻验证工具可以用于执行光刻验证。
图2示出根据本文中描述的一些实施例的用于执行光刻验证的过程。过程模型202可以被开发以对给定的半导体制造技术建模，并且可以被用于模拟在制造期间出现的物理过程和/或化学过程的效果。给定掩模布局，过程模型202可以生成预期要被印刷在晶圆上的所预测的图案204。作为输入被提供给过程模型202的掩模布局可以包括或不包括RET修改。例如，掩模布局106包括RET修改，诸如衬线108和辅助特征110，其可以通过将一个或多个RET应用于设计意图102而被生成。过程模型202可以基于掩模布局106产生所预测的图案204。接着，可以在步骤206中通过比较所预测的图案204与设计意图102来标识失效模式。
参考图1，光刻验证(步骤112)可以生成失效模式114，其中每个失效模式对应于设计意图和预期要被印刷在晶圆上的形状之间的一个或多个差异。在公差限度外的每个差异可以被标识为失效。导致一组失效的常见原因可以被标识为失效模式。
对于每个失效模式，可以调节RET方案以解决失效模式(步骤116)。换句话说，可以调节RET方案，使得由RET方案进行的修改修复了设计意图与预期要被印刷在晶圆上的形状之间的特定类型的差异。然后，可以将经调节的RET方案应用于当前掩模布局(步骤118)，以获得掩模布局120，该掩模布局在下一次迭代中变成当前掩模布局。注意，经调节的RET方案可以被应用在差异周围的区域内，而不是被应用在整个掩模布局中。还应注意，作为输入被提供给步骤118的掩模布局可以包括由前几轮RET处理所进行的修改。
在一些实施例中，可以通过将多边形放置在失效模式的位置附近来标记失效模式的位置。具体地，多边形可以被放置成使得失效模式在多边形的边界内，并且多边形可以包括在失效模式位置的过程界限内的形状。在一些实施例中，多边形可以被放置在新层上，该新层可以不是输出掩模的一部分，但是可以被用于跟踪已标识出特定失效模式的位置。当RET方案被调节时，新层上的多边形内的区域可以用于确定调节是否解决了失效模式。
在一些实施例中，可以生成多个新层，这些新层可以允许将制造问题分类到单独的层中。例如，光刻验证可以标识差的过程窗口的区域以及标称校正没有收敛到可接受值的区域。在这种情况下，可以不同地调节RET方案以处理这两种类型的失效。具体地，对于具有差的过程窗口的区域，可以通过在优化成本函数中包括附加项来调节RET方案，以增加过程窗口。对于具有差收敛性的区域，可以通过增加优化步骤的数目来调节RET方案以满足标称校正公差。
图3示出根据本文中描述的一些实施例的如何在掩模布局中标记失效模式位置。图1中所示的过程可以用于标识掩模布局区域300中的失效模式。在图3中，每个阴影矩形对应于制造问题的位置。失效模式对应于一种类型的制造问题。例如，制造问题位置302-1和302-2对应于相同的失效模式。类似地，制造问题位置304-1和304-2对应于相同的失效模式，该失效模式不同于对应于制造问题位置302-1和302-2的失效模式。最后，制造问题位置306-1和306-2对应于第三失效模式，该第三失效模式不同于其他两个失效模式。每个失效模式可对应于预期解决与失效模式相关联的制造问题的RET方案调节。因此，可以开发解决位置302-1和302-2处的制造问题的RET方案调节。被放置成标记两种失效模式的多边形可以彼此重叠，例如，失效模式位置304-2和306-2彼此重叠(在图3所示的具体示例中，位置304-2和306-2处的多边形可以在不同的设计层上，但通常相同层上的多边形也可以彼此重叠)。
在一些实施例中，每个失效模式可以被分配单独的设计层，并且对应于每个失效模式的问题位置可以被包括在相应的设计层中。因此，如果对应于制造问题302-1和302-2的第一失效模式被分配第一设计层，则第一设计层可以仅包括制造问题位置302-1和302-2。图3中所示的其他制造问题位置(即304-1、304-2、306-1和306-2)可以被包括在它们各自的设计层中。在这些实施例中，对应于给定失效模式的RET方案调节可以应用于在对应于失效模式的设计层中被指定的所有制造问题位置。
参考图1，该过程然后可以执行光刻验证(步骤112)以确定掩模布局120是否被期望在晶圆上印刷设计意图102。如果当应用经调节的RET方案时任何失效模式仍未解决或如果创建新的失效模式，则可以再次执行步骤114、116、118、120及112。
具体地，包括步骤112、114、116、118和120的循环可以被执行一次或多次，直到所有失效模式都已经被考虑并且已经在预定的公差水平内被解决为止。在循环的每次迭代期间，由于通过经调节的RET方案来修复失效，因此可以改善掩模布局的可制造性。然而，为了人工神经网络训练的目的，保留失效的位置。从一次迭代到下一次迭代，可以发现新的问题位置。这些新问题可能作为解决先前标识的问题的副作用而被引入。预期的是，新问题的数目将在每次迭代中快速减少，并且可能仅需要循环的几次迭代来标识和修复掩模布局中的所有制造问题。
如上所述，图1所示的过程可以标识设计意图102中的失效模式114。每个失效模式可以对应于一种类型的制造问题，如果使用掩模布局的当前版本，则预期该制造问题会出现在掩模布局中的特定位置。对于由光刻验证112标识的每个失效模式，图1所示的过程也可以生成对应的RET方案调节，该RET方案调节在被应用于制造问题位置周围的区域时部分或完全地解决与失效模式相关联的制造问题。
现在描述RET、失效模式和可以解决失效模式的RET方案的一些非限制性示例。基于规则的RET可以使用一组规则来确定要进行的修改。在检测到掩模布局中的特定图案时，基于规则的RET可以对该图案应用特定的修改。例如，基于规则的RET可以标识掩模布局中的一组线端图案，并且将锤头衬线添加到每个线端图案，以减少或防止由线端缩短或拐角圆化或两者引起的制造问题。基于所使用的规则的复杂度和数目，在所使用的计算资源的量和所产生的结果的质量之间可能存在不同的折衷点。具体地，大量复杂规则可以产生相对较高质量的结果，但是可能会使用大量的计算资源。相反，少数简单规则可能会产生相对较低质量的结果，但是可以使用少量的计算资源。
基于过程模型的RET使用过程模型来预测预期要印刷的形状，并且迭代地对掩模布局执行扰动，以校正所预测的图案和设计意图之间的任何差异。基于过程模型的RET有时被称为光学邻近校正(OPC)。基于过程模型的RET也可以放置辅助特征以解决制造问题，例如，由低过程窗口或低焦深引起的那些问题。基于过程模型的精度和迭代次数，在所使用的计算资源量和所产生的结果质量之间可能存在不同的折衷点。具体地，使用高度准确的过程模型和使用大量迭代可以产生相对较高质量的结果，但是可能会使用大量的计算资源。相反，使用不是非常精确的快速过程模型和使用少量迭代可能会产生相对较低质量的结果，但是可以使用少量的计算资源。
基于逆成像的RET基于对过程模型的反演。例如，印刷掩模布局可以表示为：
z(x,y)＝T{m(x,y)},
其中T{.}是过程模型(例如，如果我们正在对成像过程建模，则霍普金斯成像模型)，m(x，y)是输入掩模布局，并且z(x，y)是所印刷的图案。假设z*(x，y)是设计意图。逆成像问题的目标是估计掩模布局m(x，y)，使得所得到的所印刷的图案T{m(x，y)}类似于设计意图z*(x，y)。具体地，可以使用两个图案之间的距离度量来测量所印刷的图案与设计意图的相似性。
一些实施例可以将逆成像问题表述为具有指示设计意图与所印刷的图案之间的差异的成本函数的优化问题。具体地，在一些实施例中，成本函数f可以是：
Figure BDA0003503226120000091
目标是估计掩模布局m(x，y)，该掩模布局最小化所印刷的图案和设计意图之间的距离的L2范数。取决于期望的目标，公式(1)中的成本函数也可以被扩充以包括更多目标，例如图像对数斜率最大化、辅助特征适印性顺应性、轮廓保真度的光学邻近校正、更好过程窗口的聚焦灵敏度最小化等。换句话说，本文描述的实施例不限于使用公式(1)中所示的成本函数。一些实施例可以使用基于像素的参数化来解决逆成像问题。可以使用标准优化技术(例如梯度下降、共轭梯度、准牛顿等)来优化公式(1)中所示的成本函数。
基于在优化期间所使用的成本函数和/或所使用的迭代次数，在使用的计算资源量和产生的结果质量之间可能存在不同的折衷点。具体地，使用具有多个非线性项的复杂成本函数和大量优化迭代可以产生更高质量的结果，但是可能会使用大量的计算资源。相反，使用相对简单的成本函数和少量优化迭代可能会产生低质量的结果，但是可以使用少量的计算资源。
当所印刷的线的宽度(即，关键尺寸)和设计意图中的线的宽度之间的差大于公差阈值时，可能会出现失效模式。RET方案可以改变设计意图中的线的宽度，使得所印刷的线的宽度基本等于设计意图中的线的宽度(例如，基于规则的RET可以增加设计意图中的线的宽度)。
当在线端出现过度缩短时，可能出现另一失效模式。RET方案可以将一个或多个衬线添加到线端以解决该制造问题(例如，基于过程模型的RET方案可以迭代地扰动线端；备选地，基于逆成像的RET可以确定包括用于解决制造问题的修改的线端形状)。
当图案具有低过程窗口和/或低焦深时，可能出现又一失效模式，例如，图案可以在标称聚焦条件下令人满意地印刷，但是当光刻成像***稍微离焦时可能表现出严重的制造问题(例如，线端缩短)。RET方案可以在图案附近添加一个或多个辅助特征以增加焦深(例如，基于过程模型的RET方案可以迭代地尝试不同的辅助特征配置以增加焦深；备选地，在成本函数中包括焦深项的基于逆成像的RET方案可以放置一个或多个辅助特征以增加焦深)。
图4示出根据本文中描述的一些实施例的用于训练人工神经网络以预测失效模式的过程。该过程可以开始于针对一组设计意图中的每个设计意图通过标识在制造设计意图时预期出现的一组失效并且记录该组失效中的每个失效的失效模式和位置来收集训练数据(步骤402)。例如，可以通过使用图1中所示的过程来确定失效模式。
接下来，该过程可以使用训练数据来训练机器学习模型，例如人工神经网络，以预测针对与该组设计意图中的设计意图不同的给定设计意图的失效的失效模式和位置(步骤404)。对人工神经网络的输入可以是设计意图，即，期望在没有任何RET修改的情况下被印刷在晶圆上的形状。
可以使用监督学习来训练人工神经网络，其中可以将设计意图(没有任何RET修改)作为输入提供给人工神经网络，并且可以将该组失效模式及其位置(通过使用例如图1中所示的过程而被确定)提供为所期望的输出。
在一些实施例中，人工神经网络可以包括输入层、输出层和一个或多个隐藏层。设计意图可以被栅格化，即，被转换成二维像素图。每个像素可以对应于输入层中的节点。像素的值可以是0和1之间的浮点数，其中0可以对应于透明区域，1可以对应于不透明区域，并且0和1之间的数可以对应于像素内的透明/不透明区域的百分比。输出层可以包括一组节点，其中每个节点可以对应于位置和失效模式的特定组合。在监督学习期间，可以基于设计意图的栅格化表示来向输入层节点分配值，并且可以基于预期制造问题的位置和失效模式来向输出层节点分配值。然后，可以使用反向传播技术来调节人工神经网络中的连接权重。在已经训练了人工神经网络之后，人工神经网络可以用于选择性地将RET方案应用于设计意图。
图5示出根据本文中描述的一些实施例的使用人工神经网络来选择性地将RET方案应用到掩模布局的过程。该过程可以开始于使用经训练的机器学习模型、例如经训练的人工神经网络来预测在使用光刻过程印刷设计意图时预期出现的失效的失效模式和位置(步骤502)。接下来，对于每个所预测的失效，该过程可以基于失效的失效模式选择RET方案，并且将所选择的RET方案应用于失效的位置周围的区域(步骤504)。
图6示出根据本文中描述的一些实施例的集成电路的设计、验证和制造的示例流程600。EDA过程612(首字母缩写“EDA”指代“电子设计自动化”)可以用于转换和验证表示集成电路的设计数据和指令。这些过程中的每个过程都可以被构造和实现为多个模块或操作。
流程600可以开始于利用由设计者提供的信息创建产品构思610，该信息是通过使用EDA过程612来转换和验证的。当设计完成时，设计被流片634，流片是指集成电路的原图(例如，几何图案)被发送到制造设备以制造掩模组，掩模组然后被用于制造集成电路。在流片之后，制造636半导体裸片，并且执行封装和组装638以产生所制造的IC芯片640。
电路或电子结构的规格可以从低级晶体管材料布局到高级描述语言。高抽象级可以用于使用诸如VHDL、Verilog、SystemVerilog、SystemC、MyHDL或OpenVera之类的硬件描述语言(“HDL”)来设计电路和***。HDL描述可以被转换为逻辑级寄存器传输级(“RTL”)描述、门级描述、布局级描述或掩模级描述。作为较低抽象描述的每个较低抽象级将更多细节添加到设计描述中。作为较少抽象描述的较低抽象级可以由计算机生成、从设计库中导出、或由另一设计自动化过程创建。用于指定更详细描述的较低抽象级语言的指定语言的示例是SPICE(其代表“以集成电路为重点的仿真程序”)。每个抽象级的描述包含足以由该层的相应工具(例如，形式验证工具)使用的细节。
在***设计614期间，指定要制造的集成电路的功能。可以针对诸如功耗、性能、面积(物理和/或代码行)以及成本降低等的期望特性来优化设计。将设计划分为不同类型的模块或组件可以在这个阶段出现。
在逻辑设计和功能验证616期间，以一种或多种描述语言指定电路中的模块或组件，并且检查该规格的功能准确性。例如，可以验证电路的组件以生成与正在设计的电路或***的规格的要求相适配的输出。功能验证可以使用模拟器和其他程序，诸如测试台生成器、静态HDL检查器和形式验证器。在一些实施例中，被称为“仿真器”或“原型***”的组件的特殊***被用于加速功能验证。
在用于测试的综合和设计618期间，HDL代码被转换成网表。在一些实施例中，网表可以是图结构，其中图结构的边表示电路的组件，并且其中图结构的节点表示组件如何互连。HDL代码和网表都是分级制品，该分级制品可以由EDA产品用来验证集成电路在制造时是否根据指定设计运行。可以针对目标半导体制造技术优化网表。另外，可以测试完成的集成电路以验证集成电路是否满足规格的要求。
在网表验证620期间，检查网表与时序约束的一致性以及网表与HDL代码的对应性。在设计规划622期间，构造并分析集成电路的总体布局图以用于时序和顶层布线。
在布局或物理实现624期间，进行物理放置(诸如晶体管或电容器之类的电路组件的定位)和布线(通过多个导体连接电路组件)，并且可以执行从库中选择单元以实现特定逻辑功能。如本文所使用的，术语“单元”可以指定提供布尔逻辑功能(例如，与、或、非、异或)或存储功能(诸如触发器或锁存器)的一组晶体管、其他组件和互连。如本文所使用，电路“块”可以指代两个或更多个单元。单元和电路块都可以被称为模块或组件并且被实现为物理结构和在仿真中实现。为被选择的单元(基于“标准单元”)指定参数，诸如尺寸，并且使参数在数据库中可访问以供EDA产品使用。
在分析和提取626期间，在布局级验证电路功能，这允许布局设计的精细化。在物理验证628期间，检查布局设计以确保制造约束是正确的，诸如DRC约束、电气约束、光刻约束，并且确保电路功能与HDL设计规格适配。在分辨率增强630期间，转换布局的几何形状以改进电路设计的制造方式。
在流片期间，创建数据以用于(在适当的情况下应用光刻增强之后)光刻掩模的生产。在掩模数据准备632期间，“流片”数据用于产生光刻掩模，该光刻掩模用于产生完成的集成电路。
计算机***(诸如图7的计算机***700)的存储子***可以用于存储由本文描述的EDA产品中的一些或全部EDA产品使用的程序和数据结构、以及用于开发库的单元和用于使用库的物理和逻辑设计的产品。
图7示出了计算机***700的示例机器，在该示例机器内可以执行用于使该机器执行本文所讨论的方法中的任何一个或多个方法的一组指令。在备选实现方式中，机器可以连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其他机器。机器可以作为客户端-服务器网络环境中的服务器或客户端机器、作为对等(或分布式)网络环境中的对等机器、或者作为云计算基础设施或环境中的服务器或客户端机器来操作。
机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥、或者能够执行指定机器要采取的动作的一组指令(顺序的或其他方式)的任何机器。此外，虽然示出了单个机器，但是术语“机器”还应被理解为包括单独地或联合地执行一组(或多组)指令以执行本文所讨论的方法中的任何一个或多个方法的机器的任何集合。
示例计算机***700包括处理装置702、主存储器704(例如，只读存储器(ROM)、闪存、诸如同步DRAM(SDRAM)之类的动态随机存取存储器(DRAM)、静态存储器706(例如，闪存、静态随机存取存储器(SRAM)等)以及数据存储装置718，它们经由总线730彼此通信。
处理装置702表示一个或多个处理器，诸如微处理器、中央处理单元等。更具体地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、或实现其他指令集的处理器、或实现指令集的组合的处理器。处理装置702还可以是一个或多个专用处理装置，诸如专用集成电路(ASIC)、现场可以编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置702可以被配置成执行用于执行本文描述的操作和步骤的指令726。
计算机***700还可以包括网络接口装置708，以通过网络720进行通信。计算机***700还可以包括视频显示单元710(例如，液晶显示器(LCD)或阴极射线管(CRT))、字母数字输入装置712(例如，键盘)、光标控制装置714(例如，鼠标)、图形处理单元722、信号生成装置716(例如，扬声器)、图形处理单元722、视频处理单元728、以及音频处理单元732。
数据存储装置718可以包括机器可读存储介质724(也称为非暂态计算机可读介质)，在该机器可读存储介质上存储有体现本文描述的方法或功能中的任何一项或多项的一组或多组指令726或软件。指令726在由计算机***700执行期间也可以完全或至少部分地驻留在主存储器704内和/或处理装置702内，主存储器704和处理装置702也构成机器可读存储介质。
在一些实现方式中，指令726包括用于实现与本公开相对应的功能的指令。虽然机器可读存储介质724在示例实现方式中被示为单个介质，但是术语“机器可读存储介质”应当被认为包括存储一组或多组指令的单个介质或多个介质(例如，集中式或分布式数据库、和/或相关联的缓存和服务器)。术语“机器可读存储介质”还应当被理解为包括能够存储或编码用于由机器执行的一组指令并且使机器和处理装置702执行本公开的方法中的任何一个或多个方法的任何介质。术语“机器可读存储介质”因此应当被理解为包括但不限于固态存储器、光学介质和磁介质。
已经根据对计算机存储器内的数据位的操作的算法和符号表示来呈现了前述详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用来最有效地将他们工作的实质传达给本领域的其他技术人员的方式。算法可以是导致期望结果的操作序列。这些操作是需要对物理量进行物理操作的操作。这种量可以采取能够被存储、组合、比较和以其他方式操纵的电信号或磁信号的形式。这样的信号可以被称为位、值、元素、符号、字符、项、数字等。
然而，应当记住，所有这些和类似的术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便的标记。除非特别声明，否则从本公开中显而易见的是，应当理解，在整个说明书中，某些术语是指计算机***或类似的电子计算装置的动作和处理，该动作和处理将表示为计算机***的寄存器和存储器内的物理(电子)量的数据操纵和转换为类似地表示为计算机***存储器或寄存器或其他这样的信息存储装置内的物理量的其他数据。
本公开还涉及用于执行本文的操作的设备。该设备可以是为预期目的而专门构造的，或者该设备可以包括由存储在计算机中的计算机程序选择性地激活或重新配置的计算机。这样的计算机程序可以存储在计算机可读存储介质中，例如但不限于包括软盘、光盘、CD-ROM和磁光盘的任何类型的盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡、或适于存储电子指令的任何类型的介质，各自耦合到计算机***总线。
本文提出的算法和显示与任何特定计算机或其他设备并非本质地相关。各种其他***可以与根据本文教导的程序一起使用，或者可以证明构造更专用的设备来执行该方法是方便的。另外，本公开不是参考任何特定编程语言来描述的。将理解的是，各种编程语言可以用于实现如本文描述的本公开的教导。
本公开可以作为计算机程序产品或软件来提供，计算机程序产品或软件可以包括存储有指令的机器可读介质，该指令可以用于对计算机***(或其他电子装置)进行编程以执行根据本公开的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式存储信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读存储介质，诸如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光存储介质、闪存装置等。
在前述公开中，已经参考其特定示例实现方式描述了本公开的实现方式。显然可以对这些实现方式进行各种修改而不偏离如所附权利要求中阐述的本公开的实施方式的范围和广义精神。在本公开以单数形式提及一些元件的情况下，在附图中可以描绘多于一个的元件，并且相同的元件用相同的数字标记。因此，本公开和附图应被认为是说明性意义的而不是限制性意义的。

Claims (20)

1.一种方法，包括：
针对一组设计意图中的每个设计意图，通过以下项收集训练数据：
标识在所述设计意图被制造时预期出现的一组失效，并且
记录所述一组失效中的每个失效的失效模式和位置；以及
由处理器使用所述训练数据来训练神经网络，以预测针对第一设计意图的失效的失效模式和位置，所述第一设计意图与所述一组设计意图中的设计意图不同。
2.根据权利要求1所述的方法，其中所述第一设计意图指定期望被印刷在晶圆上的形状。
3.根据权利要求1所述的方法，其中使用所述训练数据来训练神经网络包括使用监督学习，其中设计意图被提供作为输入，并且失效模式和位置被提供作为所期望的输出。
4.根据权利要求1所述的方法，其中收集训练数据包括：
使用光刻验证来标识掩模布局中的失效模式；
调节掩模版增强技术RET方案，以解决所述失效模式的出现；以及
将经调节的RET方案应用于所述掩模布局。
5.根据权利要求4所述的方法，其中为每个失效模式创建单独的设计层，以标记属于所述失效模式的失效的位置。
6.根据权利要求5所述的方法，其中失效的每个位置通过在设计层中靠近所述失效的所述位置放置多边形而被标记。
7.根据权利要求6所述的方法，其中将所述经调节的RET方案应用于所述掩模布局包括：将所述经调节的RET方案应用于所述设计层中与所述失效模式相对应的多边形内的区域。
8.根据权利要求1所述的方法，包括：
使用经训练的所述神经网络来标识预期在设计意图中出现的失效的失效模式和位置；以及
对于每个失效，基于所述失效的所述失效模式选择RET方案，并且将所选择的RET方案应用于所述失效的所述位置周围的区域。
9.一种存储指令的非暂态存储介质，所述指令在由处理器执行时使所述处理器：
使用经训练的神经网络来预测在使用光刻过程印刷设计意图时预期出现的失效的失效模式和位置；以及
对于每个失效，
基于所述失效的失效模式选择掩模版增强技术RET方案，并且
将所选择的RET方案应用于所述失效的所述位置周围的区域。
10.根据权利要求9所述的非暂态存储介质，包括指令，所述指令在由所述处理器执行时使所述处理器：
收集训练数据，其中所述训练数据包括使用光刻验证工具标识的一组失效中的每个失效的失效模式和位置；以及
使用所述训练数据来训练未经训练的神经网络，以预测针对给定设计意图的失效的失效模式和位置。
11.根据权利要求10所述的非暂态存储介质，其中收集所述训练数据包括：
使用所述光刻验证工具来标识掩模布局中的失效模式；
调节掩模版增强技术RET方案，以解决所述失效模式的出现；以及
将经调节的RET方案应用于所述掩模布局。
12.根据权利要求11所述的非暂态存储介质，其中为每个失效模式创建单独的设计层，以标记属于所述失效模式的失效的位置。
13.根据权利要求12所述的非暂态存储介质，其中失效的每个位置通过在设计层中靠近所述失效的所述位置放置多边形而被标记。
14.根据权利要求13所述的非暂态存储介质，其中将所述经调节的RET方案应用于所述掩模布局包括：将所述经调节的RET方案应用于所述设计层中与所述失效模式相对应的多边形内的区域。
15.一种设备，包括：
存储器，存储指令；以及
处理器，与所述存储器耦合并且执行所述指令，所述指令在被执行时使所述处理器：
收集训练数据，其中所述训练数据包括使用光刻验证工具标识的失效的失效模式和位置；
通过使用所述训练数据训练未经训练的机器学习模型来获得经训练的机器学习模型；
使用所述经训练的机器学习模型来预测预期在设计意图中出现的失效的失效模式和位置；以及
对于每个所预测的失效，
基于所述失效的失效模式选择掩模版增强技术RET方案，并且
将所选择的RET方案应用于所述失效的所述位置周围的区域。
16.根据权利要求15所述的设备，其中收集所述训练数据包括：
使用所述光刻验证工具来标识掩模布局中的失效模式；
调节掩模版增强技术RET方案，以解决所述失效模式的出现；以及
将经调节的RET方案应用于所述掩模布局。
17.根据权利要求16所述的设备，其中训练所述未经训练的机器学习模型包括使用监督学习，其中设计意图被提供作为输入，并且提供失效的失效模式和位置被提供作为所期望的输出。
18.根据权利要求16所述的设备，其中为每个失效模式创建单独的设计层，以标记属于所述失效模式的失效的位置。
19.根据权利要求18所述的设备，其中失效的每个位置通过在设计层中靠近所述失效的所述位置放置多边形而被标记。
20.根据权利要求19所述的设备，其中将所述经调节的RET方案应用于所述掩模布局包括：将所述经调节的RET方案应用于所述设计层中与所述失效模式相对应的多边形内的区域。
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