CN114203809A - 存储装置以及该存储装置的制造方法 - Google Patents

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Abstract

提供一种存储装置及该存储装置的制造方法。所述存储装置包括：第一栅极导电图案，其包括第一水平部分、第二水平部分以及连接到第一水平部分的一个端部的第三水平部分；第一绝缘图案，其布置在第一栅极导电图案的第一水平部分和第二水平部分之间；以及第二栅极导电图案，其包括第一水平部分、第二水平部分以及连接到第二栅极导电图案的第二水平部分的一个端部的第三水平部分；第一栅极接触结构，其在接触区域上竖向延伸，该第一栅极接触结构在穿透第一栅极导电图案的第三水平部分的同时与第一栅极导电图案接触。

Description

存储装置以及该存储装置的制造方法
技术领域
本公开总体上涉及一种存储装置及该存储装置的制造方法，更具体地说，涉及一种三维存储装置及该三维存储装置的制造方法。
背景技术
一种存储装置包括存储单元阵列和连接到存储单元阵列的***电路。存储单元阵列包括能够存储数据的多个存储单元，并且***电路构造成进行诸如编程操作、读取操作或擦除操作之类的一般操作。
为了提高存储装置的集成度，存储单元阵列可以包括三维地布置在***电路上方的存储单元。
发明内容
根据本公开的一个方面，可以提供一种存储装置，所述存储装置包括：第一栅极导电图案，所述第一栅极导电图案在半导体基板上布置成从所述半导体基板的单元区域水平延伸到接触区域，所述第一栅极导电图案包括基本上相互平行地延伸到所述接触区域的第一水平部分和第二水平部分以及连接到所述第一水平部分的一个端部的第三水平部分；第一绝缘图案，所述第一绝缘图案布置在所述第一栅极导电图案的所述第一水平部分和所述第二水平部分之间；第二栅极导电图案，所述第二栅极导电图案在所述第一栅极导电图案下方布置成基本上与所述第一栅极导电图案平行，所述第二栅极导电图案包括基本上相互平行地从所述单元区域延伸到所述接触区域的第一水平部分和第二水平部分以及连接到所述第二栅极导电图案的所述第一水平部分的一个端部的第三水平部分；第一栅极接触结构，所述第一栅极接触结构在所述接触区域上竖向延伸，所述第一栅极接触结构在穿透所述第一栅极导电图案的所述第三水平部分的同时与所述第一栅极导电图案接触；以及第二栅极接触结构，所述第二栅极接触结构在所述接触区域上竖向延伸，所述第二栅极接触结构在穿透所述第二栅极导电图案的所述第三水平部分的同时与所述第二栅极导电图案接触，其中，所述第一栅极导电图案的延伸到所述接触区域的长度比所述第二栅极导电图案的延伸到所述接触区域的长度短。
根据本公开的另一方面，可以提供一种存储装置，所述存储装置包括：***电路结构，所述***电路结构包括联接到***电路的互连结构；单元层叠结构，所述单元层叠结构包括多个栅极导电图案，所述单元层叠结构层叠在所述***电路结构上；以及多个栅极接触结构，所述多个栅极接触结构将所述多个栅极导电图案分别连接到所述互连结构，其中，所述多个栅极导电图案中的每一者均包括第一水平部分、第二水平部分以及第三水平部分，所述第一水平部分和所述第二水平部分两者都从单元区域水平延伸到接触区域，并且所述第三水平部分连接到所述第一水平部分的一端和所述第二水平部分的一端，所述第三水平部分连接到所述多个栅极接触结构中的对应栅极接触结构。
根据本公开的另一个方面，可以提供一种制造存储装置的方法，所述方法包括：在基板上形成包括互连结构的***电路结构，所述基板包括单元区域和接触区域；在所述***电路结构上形成包括台阶结构的单元层叠结构，所述台阶结构包括层间绝缘层和牺牲层，所述层间绝缘层层叠成在围绕沟道结构的同时彼此间隔开，并且所述牺牲层在所述层间绝缘层之间围绕所述沟道结构；通过蚀刻所述牺牲层的侧壁使得所述层间绝缘层比所述牺牲层进一步突出而在所述层间绝缘层的侧壁中形成间隙；通过在包括所述台阶结构的结构上形成间隙填充绝缘层，在每个所述牺牲层的所述侧壁中形成沿第一方向延伸的第一隧道；通过在基本上垂直于所述第一方向的第二方向上进行蚀刻所述间隙填充绝缘层和所述台阶结构的狭缝工艺，暴露所述牺牲层的所述侧壁和所述第一隧道；通过选择性地去除所述单元区域的所述牺牲层并且将所述接触区域的所述牺牲层的侧壁蚀刻到一定厚度来形成第二隧道，其中所述第二隧道与所述第一隧道连接并且在所述第二方向上延伸；以及通过用导电材料填充去除了所述单元区域上的所述牺牲层的区域以及所述接触区域上的所述第一隧道和所述第二隧道的内部来形成栅极导电图案。
附图说明
下文将参照附图描述实施方式的实施例；然而，这些实施例可以以不同的形式体现，并且不应解释为限于本文中阐述的实施方式。
在图中，为了说明的清晰性，尺寸可能被夸大。应理解，当元件被称为在两个元件之间时，可以是两个元素之间仅有一个元件，或者也可以存在一个或多个中间元件。相似的附图标记在整个说明书中指代相似的元件。
图1是示出根据本公开的一个实施方式的存储装置的框图。
图2A和图2B是示出根据本公开的实施方式的***电路结构和单元层叠结构的重叠结构的立体图。
图3是示出根据本公开的一个实施方式的存储单元阵列和行解码器的电路图。
图4A是示出根据本公开的一个实施方式的单元层叠结构的单元区域和接触区域的平面图。
图4B是示出根据本公开的一个实施方式的接触区域中的栅极接触结构和栅极导电图案的连接结构的立体图。
图4C是示出根据本公开的一个实施方式的***电路结构和单元层叠结构的剖视图。
图5、图6、图7、图8、图9、图10、图11、图12A、图12B、图13A、图13B、图14、图15A、图15B、图16A、图16B以及图17至图19是示出制造根据本公开的一个实施方式的存储装置的方法的视图。
图20是示出根据本公开的一个实施方式的存储***的构造的框图。
图21是示出根据本公开的一个实施方式的计算***的构造的框图。
具体实施方式
本文中公开的具体结构或功能描述仅是说明性的，以用于描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实施，并且不能解释为限于本文中阐述的实施方式。
下文中，将参照附图描述本公开的实施方式的实施例。一些实施方式提供一种能够使存储装置的字线的桥接现象最小化的存储装置，并且提供该存储装置的制造方法。
图1是示出根据本公开的一个实施方式的存储装置的框图。
参照图1，存储装置50可以包括***电路40和存储单元阵列10。
***电路40可以构造成进行一般操作，例如用于将数据存储在存储单元阵列10中的编程操作、用于输出存储在存储单元阵列10中的数据的读取操作或用于擦除存储在存储单元阵列10中的数据的擦除操作。在一个实施方式中，***电路40可以包括输入/输出电路21、控制电路23、电压产生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。
存储单元阵列10可包括存储数据的多个存储单元。存储单元可以是三维布置的。存储单元阵列10可以包括一个或多个单元串。每个单元串均可以包括至少一个漏极选择晶体管、多个存储单元和至少一个源极选择晶体管，它们连接在任何一个位线BL与公共源极线CSL之间。所述至少一个漏极选择晶体管可以连接到漏极选择线DSL，所述多个存储单元可以连接到多个字线WL，并且所述至少一个源极选择晶体管可以连接到源极选择线SSL。
输入/输出电路21可以将从存储装置50的外部装置(例如，存储控制器)传输的命令CMD和地址ADD传输到控制电路23。输入/输出电路21可以将从外部装置接收的数据DATA传送到列解码器35，或者将从列解码器35接收的数据DATA输出到外部装置。
控制逻辑23可以控制电压产生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39，以响应于经由输入/输出电路21接收的命令CMD和地址ADD而进行编程操作、读取操作或擦除操作。例如，控制电路23可以响应于命令CMD和地址ADD而产生并输出操作信号OPS、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
电压产生电路31可以响应于操作信号OP_S而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。
行解码器33可以响应于行地址RADD，将由电压产生电路31产生的操作电压Vop选择性地传输到漏极选择线DSL、字线WL和源极选择线SSL。另外，行解码器33可以选择性地对漏极选择线DSL、字线WL和源极选择线SSL的电压进行放电。
列解码器35可以响应于列地址CADD将从输入/输出电路21输入的数据DATA传送到页缓冲器37，或者将存储在页缓冲器37中的数据DATA传送到输入/输出电路21。例如，在编程操作中，列解码器35可以响应于列地址CADD将经由列线CL从输入/输出电路21接收的数据DATA传送到页缓冲器37。在读取操作中，列解码器35可以经由数据线DL接收存储在页缓冲器37中的数据DATA，并将接收的数据DATA传送到输入/输出电路21。
在编程操作中，页缓冲器37可以临时存储从列解码器35接收的数据DATA，并且基于临时存储的数据DATA控制位线BL的电位。在读取操作中，页缓冲器37可以感测位线BL的电位或电量，并基于感测结果锁存数据DATA。页缓冲器37可以响应于页缓冲器控制信号PB_S进行操作。
源极线驱动器39可以响应于源极线控制信号SL_S而控制施加到公共源极线CSL的电压。例如，在擦除操作中，源极线驱动器39可以将擦除电压施加到公共源极线CSL。
为了提高存储装置的集成度，存储单元阵列10的单元层叠结构可以与***电路40重合。例如，***电路结构形成在基板上之后，单元层叠结构可以与***电路结构重叠。
图2A和图2B是示出根据本公开的实施方式的***电路结构和单元层叠结构的重叠结构的立体图。
参照图2A和图2B，公共源极线CSL和多个位线BL可以在***电路结构45上方相互重叠。单元层叠结构ST[C]可以布置在公共源极线CSL和多个位线BL之间。
参照图2A，在一个实施方式中，公共源极线CSL可以布置在单元层叠结构ST[C]与***电路结构45之间，并且位线BL可以与公共源极线CSL重叠，单元层叠结构ST[C]插设在其间。
参考图2B，在一个实施方式中，位线BL可以布置在单元层叠结构ST[C]与***电路结构45之间。公共源极线CSL可以与位线BL重叠，单元层叠结构ST[C]插设在其间。
在本公开的上述实施方式中，示出了整个单元层叠结构ST[C]与***电路结构45的顶部重叠。然而，可以仅单元层叠结构ST[C]的部分区域与***电路结构45的顶部重叠。即，单元层叠结构ST[C]的部分区域与***电路结构45的部分区域可以相互重叠。
图3是示出根据本公开的一个实施方式的存储单元阵列和行解码器的电路图。
参照图3，存储单元阵列10可以包括分别连接到多个位线BL的多个单元串CS。多个单元串CS可以共同连接到公共源极线CSL。
每个单元串CS均可以包括布置在公共源极线CSL与位线BL之间的至少一个源极选择晶体管SST、多个存储单元MC和至少一个漏极选择晶体管DST。
源极选择晶体管SST可以控制单元串CS和公共源极线CSL之间的电连接。漏极选择晶体管DST可以控制单元串CS和位线BL之间的电连接。
一个源极选择晶体管SST可以布置在公共源极线CSL和多个存储单元MC之间，或者串联连接的两个或更多个源极选择晶体管可以布置在公共源极线CSL与多个存储单元MC之间。一个漏极选择晶体管DST可以布置在位线BL与多个存储单元MC之间，或者串联连接的两个或更多个漏极选择晶体管可以布置在位线BL与多个存储单元MC之间。
多个存储单元MC可以分别连接到字线WL。多个存储单元MC的操作可以由施加到字线WL的单元栅极信号控制。源极选择晶体管SST可以连接到源极选择线SSL。源极选择晶体管SST的操作可以由施加到源极选择线SSL的源栅极信号控制。漏极选择晶体管DST可以连接到漏极选择线DSL。漏极选择晶体管DST的操作可以由施加到漏极选择线DSL的漏极栅极信号控制。
源极选择线SSL、漏极选择线DSL和字线WL可以连接到块选择电路BSC。块选择电路BSC可以包括在参照图1所述的行解码器33中。在一个实施方式中，块选择电路BSC可以包括分别连接到源极选择线SSL、漏极选择线DSL和字线WL的通道晶体管PT。通道晶体管PT的栅极可以连接到块选择线BSEL。通道晶体管PT可以响应于施加到块选择线BSEL的块选择信号，将施加到全局线GSSL、GWL和GDSL的操作电压传输到源极选择线SSL、漏极选择线DSL和字线WL。
块选择电路BSC可以经由栅极接触结构GCT连接到源极选择线SSL、漏极选择线DSL和字线WL。
图4A是示出根据本公开的一个实施方式的单元层叠结构的单元区域和接触区域的平面图。
图4B是示出根据本公开的一个实施方式的接触区域中的栅极接触结构和栅极导电图案的连接结构的立体图。
参照图4A和图4B，单元堆叠结构ST[C]可以经由狭缝SI相互隔离。单元层叠结构ST[C]可以包括单元区域和接触区域，并且单元区域和接触区域可以布置成彼此相邻。
每个单元堆叠结构ST[C]均可以包括多个栅极导电图案GCP，这些栅极导电图案GCP沿第三方向Z层叠成彼此间隔开。每个单元堆叠结构ST[C]均可以围绕在第三方向Z上延伸的沟道结构CH。
沟道结构CH可以形成在单元区域上，并且沟道结构CH的侧壁可以被存储器层ML围绕。存储器层ML可以包括围绕沟道结构CH的隧道绝缘层、围绕隧道绝缘层的数据存储层以及围绕数据存储层的阻挡绝缘层。数据存储层可以形成为材料层，该材料层能够存储使用福勒-诺德海姆(Fowler-Nordheim)隧道进行变化的数据。在一个实施方式中，数据存储层可以形成为电荷捕获氮化物层。阻挡绝缘层可以包括能够阻挡电荷的氧化物层。隧道绝缘层可以形成为电荷可以隧穿的氧化硅层。
第一至第四栅极导电图案GCP1、GCP2、GCP3和GCP4中的每一者均可以沿第二方向Y延伸。第一至第四栅极导电图案GCP1、GCP2、GCP3和GCP4中的每一者均可以沿第三方向Z依次布置。第一至第四栅极导电图案GCP1、GCP2、GCP3和GCP4可以限定台阶结构。例如，第二栅极导电图案GCP2可以在第一栅极导电图案GCP1下方平行于第一栅极导电图案GCP1布置。第三栅极导电图案GCP3可以在第二栅极导电图案GCP2下方平行于第二栅极导电图案GCP2布置。第四栅极导电图案GCP4可以在第三栅极导电图案GCP3下方平行于第三栅极导电图案GCP3布置。第一栅极导电图案GCP1的延伸长度可以短于第二栅极导电图案GCP2的延伸长度，第二栅极导电图案GCP2的延伸长度可以短于第三栅极导电图案GCP3的延伸长度，第三栅极导电图案GCP3的延伸长度可以短于第四栅极导电图案GCP4的延伸长度。即，在第一至第四栅极导电图案GCP1、GCP2、GCP3和GCP4中，位于上部的栅极导电图案的延伸长度可以短于位于下部的栅极导电图案的延伸长度。在一个实施方式中，多个栅极导电图案(即GCP1至GCP4)布置成依次层叠以形成台阶结构(即，如图4B中所示)，其中位于离***电路结构45较远处的每个栅极导电图案的第一和第二水平部分的长度比位于离***电路结构较近处的每个栅极导电图案的第一和第二水平部分的长度短。
第一至第四栅极导电图案GCP1、GCP2、GCP3和GCP4可以分别与第一至第四栅极接触结构GCT1、GCT2、GCT3和GCT4接触。第一至第四栅极接触结构GCT1、GCT2、GCT3和GCT4中的每一者均可以包括：延伸到接触区域的第一水平部分HP1和第二水平部分HP2；以及在第一水平部分HP1的一个端部和第二水平部分HP2的一个端部朝第一至第四栅极接触结构GCT1、GCT2、GCT3和GCT4中的对应栅极接触结构延伸的第三水平部分HP3。即，第三水平部分HP3可以连接第一水平部分HP1的所述一个端部和对应栅极接触结构(例如，GCT1)，并连接第二水平部分HP2的所述一个端部和对应栅极接触结构(例如，GCT1)。第一水平部分HP1和第二水平部分HP2可以沿第二方向Y相互平行地延伸。第一水平部分HP1、第二水平部分HP2和第三水平部分HP3可以包括金属层155和围绕金属层155的表面的导电屏障层153。在第一至第四栅极导电图案GCP1、GCP2、GCP3和GCP4中，布置在上部的栅极导电图案的第一水平部分HP1和第二水平部分HP2的长度可以短于布置在下部的栅极导电图案的第一水平部分HP1和第二水平部分HP2的长度。例如，第一栅极导电图案GCP1的第一水平部分HP1和第二水平部分HP2的长度短于第二栅极导电图案GCP2的第一水平部分HP1和第二水平部分HP2的长度。第二栅极导电图案GCP2的第一水平部分HP1和第二水平部分HP2的长度短于第三栅极导电图案GCP3的第一水平部分HP1和第二水平部分HP2的长度。第三栅极导电图案GCP3的第一水平部分HP1和第二水平部分HP2的长度短于第四栅极导电图案GCP4的第一水平部分HP1和第二水平部分HP2的长度。然而，本公开并不限于此，在一个实施方式中，第三水平部分HP3可以连接到第一水平部分HP1的一个端部和第二水平部分HP2的一个端部中的一个。例如，第三水平部分HP3可以连接到第一水平部分HP1的一个端部。
绝缘图案111A可以布置在第一水平部分HP1和第二水平部分HP2之间，并且第一至第四栅极接触结构GCT1、GCT2、GCT3和GCT4中的一些栅极接触结构可以在穿透绝缘图案111A的同时沿第三方向Z延伸。绝缘图案111A可以与对应栅极导电图案布置在同一层中。
例如，与第一栅极导电图案GCP1对应的第一栅极接触结构GCT1在穿透第一栅极导电图案GCP1的第三水平部分HP3的同时在第三方向Z上延伸。第一栅极接触结构GCT1穿透布置在第二栅极导电图案GCP2的第一水平部分HP1和第二水平部分HP2之间的绝缘图案111A、布置在第三栅极导电图案GCP3的第一水平部分HP1和第二水平部分HP2之间的绝缘图案111A以及布置在第四栅极导电图案GCP4的第一水平部分HP1和第二水平部分HP2之间的绝缘图案111A。
与第二栅极导电图案GCP2对应的第二栅极接触结构GCT2在穿透第二栅极导电图案GCP2的第三水平部分HP3的同时在第三方向Z上延伸。第二栅极接触结构GCT2穿透布置在第三栅极导电图案GCP3的第一水平部分HP1和第二水平部分HP2之间的绝缘图案111A和布置在第四栅极导电图案GCP4的第一水平部分HP1和第二水平部分HP2之间的绝缘图案111A。
与第三栅极导电图案GCP3对应的第三栅极接触结构GCT3在穿透第三栅极导电图案GCP3的第三水平部分HP3的同时，在第三方向Z上延伸。第三栅极接触结构GCT3穿透布置在第四栅极导电图案GCP4的第一水平部分HP1和第二水平部分HP2之间的绝缘图案111A。
与第四栅极导电图案GCP4对应的第四栅极接触结构GCT4在穿透第四栅极导电图案GCP4的第三水平部分HP3的同时，在第三方向Z上延伸。
第一至第四栅极接触结构GCT1至GCT4中的每一者均竖向延伸，同时穿透对应于从对应栅极导电图案向下布置的栅极导电图案的绝缘图案111A。另外，第一至第四栅极接触结构GCT1至GCT4中的每一者均在对应栅极导电图案的向上布置的栅极导电图案的外部区域中竖向延伸。
根据上述结构，第四栅极接触结构GCT4竖向延伸到第一至第三栅极导电图案GCP1、GCP2和GCP3的外侧，从而不与第一至第三栅极导电图案GCP1、GCP2和GCP3接触。第三栅极接触结构GCT3竖向延伸到第一栅极导电图案GCP1和第二栅极导电图案GCP2的外侧，从而不与第一栅极导电图案GCP1和第二栅极导电图案GCP2接触，并借助由此被穿透的绝缘图案111A与第四栅极导电图案GCP4在电气上和物理上间隔开。第二栅极接触结构GCT2竖向延伸到第一栅极导电图案GCP1的外侧，从而不与第一栅极导电图案GCP1接触，并借助由此被穿透的绝缘图案111A与第三栅极导电图案GCP3和第四栅极导电图案GCP4在电气上和物理上间隔开。第一栅极接触结构GCT1借助由此被穿透的绝缘图案111A与第二至第四栅极导电图案GCP2、GCP3和GCP4在电气上和物理上间隔开。
第一至第四栅极导电图案GCP1、GCP2、GCP3和GCP4分别对应于第一至第四栅极接触结构GCT1、GCT2、GCT3和GCT4，并且第一至第四栅极接触结构GCT1、GCT2、GCT3和GCT4分别与第一至第四栅极导电图案GCP1、GCP2、GCP3和GCP4的第三水平部分HP3连接。第一至第四栅极接触结构GCT1、GCT2、GCT3和GCT4可以布置成沿第二方向Y彼此间隔恒定距离。第一至第四栅极接触结构GCT1、GCT2、GCT3和GCT4中的每一者均可以包括导电结构163和围绕导电结构163的导电屏障层161。
图4C是示出根据本公开的一个实施方式的***电路结构和单元层叠结构的剖视图。
图4C是沿图4A中所示的线A-A'剖切的存储装置的剖视图。
参照图4C，存储装置可以包括***电路结构45和布置在***电路结构45上的单元层叠结构ST[C]。单元层叠结构ST[C]可以包括竖向延伸的沟道结构CH。所述存储装置还可以包括连接***电路结构45和单元层叠结构ST[C]的栅极接触结构GCT。例如，***电路结构45和单元层叠结构ST[C]在基板上层叠成彼此重叠，并且每个栅极接触结构GCT均电连接单元层叠结构ST[C]的栅极导电图案GCP的任何一者和***电路结构45的互连结构103的任何一者。
***电路结构45可以包括：绝缘结构101，其形成在基板上，包括单元区域和接触区域；以及多个互连结构103，其形成在绝缘结构101中。例如，多个互连结构103可以布置在接触区域上。多个互连结构103可以连接到参照图3所述的通道晶体管PT。
绝缘结构101上可以形成有掺杂半导体层105。掺杂半导体层105可以包括n型掺杂物和p型掺杂物中的至少一种。在一个实施方式中，掺杂半导体层105可以包括n型掺杂硅层。
掺杂半导体层105可以被绝缘层107穿透。绝缘层107可以被栅极接触结构GCT穿透。
沟道结构CH可以沿第三方向Z延伸，并且具有沟道层131和芯绝缘层133。沟道层131可以围绕芯绝缘层133的侧壁。
沟道层131可以作为单元串的沟道区域。沟道层131可以包括半导体层。在一个实施方式中，沟道层131可以包括硅。沟道层131可以比芯绝缘层133进一步朝***电路结构45突出。沟道层131可以连接到掺杂半导体层105。
掺杂半导体层141可以在沟道结构CH的顶部上形成为与沟道结构CH重叠。在一个实施方式中，掺杂半导体层141可以包括n型掺杂硅层。上导电层191可以与掺杂半导体层141重叠，沟道结构CH插设在其间。上导电层191可以包括导电屏障层187和导电图案189。导电屏障层187可以沿导电图案189的侧壁和底表面延伸。
上导电层191可以经由沟道接触结构185连接到沟道层131。沟道接触结构185可以穿透存储器层ML以与沟道层131接触。沟道接触结构185可以包括导电屏障层181和导电图案183。沟道接触结构185的导电屏障层181可以布置在沟道层131与沟道接触结构185的导电图案183之间，并沿导电图案183的侧壁延伸。在一个实施方式中，导电屏障层181可以包括钛和氮化钛，其可以提供欧姆接触部。
沟道层131的与掺杂半导体层105接触的部分以及沟道层131的与沟道接触结构185相邻的部分可以掺杂有杂质。在一个实施方式中，沟道层131的与掺杂半导体层105接触的部分以及沟道层131的与沟道接触结构185相邻的部分可以掺杂n型杂质。
掺杂半导体层105可以用作图3中所示的公共源极线CSL，并且上导电层191可以用作图3中所示的位线BL。虽然在图4C中例示了对应于图2B中所示实施方式的结构，但本公开并不限于此。在一个实施方式中，掺杂半导体层105可以被替换为用于图2A中所示的公共源极线CSL的导电图案，并且上导电层191可以被定义为用于图2A中所示的位线BL的导电图案。
单元层叠结构ST[C]的栅极导电图案GCP和层间绝缘层109可以围绕沟道结构CH并朝栅极接触结构GCT延伸。栅极导电图案GCP沿第三方向Z布置在彼此相邻的层间绝缘层109之间，以借助层间绝缘层109相互绝缘。栅极导电图案GCP可以用作参照图3描述的源极选择线SSL、漏极选择线DSL和字线WL。绝缘图案111A可以布置在围绕每个栅极导电图案GCP的沟道结构CH的区域和连接到对应栅极接触结构GCT的区域之间。
栅极导电图案GCP可以包括各种导电材料。在一个实施方式中，栅极导电图案GCP中的每一者均可以包括导电屏障层153和金属层155。导电屏障层153可以沿金属层155的顶表面、底表面和侧壁延伸。
电池层叠结构ST[C]可以包括台阶结构。电池层叠结构ST[C]的台阶结构上可以布置有间隙填充绝缘层143，并且间隙填充绝缘层143上可以形成有绝缘层145。绝缘层145和间隙填充绝缘层143可以被栅极接触结构GCT穿透。
栅极导电图案GCP可以分别与栅极接触结构GCT连接。每个栅极接触结构GCT均可以包括导电屏障层161和导电结构163。栅极接触结构GCT可以分别与栅极导电图案GCP的第三水平部分HP3接触。栅极接触结构GCT可以在第三方向Z上延伸以穿透绝缘层145、间隙填充绝缘层143、绝缘层107和绝缘结构101。栅极接触结构GCT的侧壁的一部分可以被绝缘图案111A围绕。例如，栅极接触结构GCT借助绝缘图案111A以及布置在对应栅极导电图案GCP下方的栅极导电图案GCP在物理上和电气上彼此隔离。
绝缘层145和栅极接触结构GCT上可以形成有第一上绝缘层171和第二上绝缘层173。沟道接触结构185可以在穿透第一上绝缘层171和绝缘层145的同时形成，并且上导电层191可以在穿透第二上绝缘层173的同时形成。
栅极导电图案GCP越靠近***电路结构45越远离沟道结构CH延伸，从而形成台阶结构。
图5至图11、图12A、图12B、图13A、图13B、图14、图15A、图15B、图16A、图16B以及图17至图19是示出根据本公开的一个实施方式的存储装置的制造方法的视图。
将对根据本公开的实施方式的存储装置的制造方法作如下描述。
参照图5，电连接到***电路的互连结构103和覆盖互连结构103的绝缘结构101形成在其中形成有***电路的基板上。***电路可以对应于参照图1描述的***电路40。基板可以分为单元区域和接触区域。互连结构103可以形成在接触区域上。互连结构103可以由各种导电材料形成以与参照图1所述的***电路40电连接，并包括各种构造。例如，互连结构103可以电连接到包括在参照图1和图3描述的行解码器33的块选择电路BSC中的通道晶体管PT。
随后，在绝缘结构101上形成掺杂半导体层105。掺杂半导体层105可以形成为包括n型掺杂物和p型掺杂物中的任何一种。在一个实施方式中，掺杂半导体层105可以形成为包括n型掺杂硅层。
随后，通过蚀刻形成在接触区域上的掺杂半导体层105，暴露互连结构103上的绝缘结构101。随后，在暴露的绝缘结构101上形成绝缘层107。即，对形成在互连结构103上方的掺杂半导体层105进行蚀刻并去除，在去除了掺杂半导体层105的空间中形成绝缘层107。
参照图6，层间绝缘层109和牺牲层111可以交替地层叠在包括掺杂半导体层105和绝缘层107的整个结构上。牺牲层111可以包括相对于层间绝缘层109具有蚀刻选择性的材料。牺牲层111可以由能够使在随后的工艺中形成的栅极导电图案和栅极接触结构绝缘的绝缘材料形成。层间绝缘层109可以由能够在栅极导电图案之间绝缘的绝缘材料形成。在一个实施方式中，层间绝缘层109可以包括诸如氧化硅之类的氧化物层，并且牺牲层111可以包括诸如氮化硅之类的氮化物层。
参照图7，可以对单元区域中的层间绝缘层109和牺牲层111进行蚀刻，从而形成穿透层间绝缘层109和牺牲层111的沟道孔120。在针对沟道孔120进行的层间绝缘层109和牺牲层111的蚀刻工艺中，掺杂半导体层105可以作为蚀刻停止层。在层间绝缘层109和牺牲层111被蚀刻后，沟道孔120可以通过蚀刻掺杂半导体层105的一部分延伸到掺杂半导体层105的内部。
随后，沟道孔120可以用存储器层121和沟道结构130填充。可以通过在沟道孔120的表面上依次层叠阻挡绝缘层123、数据存储层125和隧道绝缘层127而形成存储器层121。沟道结构130的形成工艺可以包括在存储器层121的表面上形成沟道层131的工艺，用芯部绝缘层133填充沟道孔120的中心区域(该中心区域由沟道层131打开)的过程以及去除芯部绝缘层133的一部分使得在芯部绝缘层133的顶部上限定凹槽区域135的工艺。沟道层131可以包括半导体层，该半导体层可以作为存储器串的沟道区域。
沟道结构130可以穿透层间绝缘层109和牺牲层111，并借助存储器层121与层间绝缘层109和牺牲层111间隔开。
参照图8，可以形成掺杂半导体层141，该掺杂半导体层与沟道结构130连接。掺杂半导体层141可以包括：填充图7中所示的凹槽区域135的第一图案141A；以及从第一图案141A延伸的第二图案141B。第二图案141B可以延伸成覆盖层间绝缘层109和牺牲层111的层叠结构的一部分。
参照图9，可以蚀刻由掺杂半导体层141暴露的层间绝缘层109和牺牲层111，从而形成初步台阶结构110A。初步台阶结构110A可以包括多个台阶ST。每个台阶ST均可以包括牺牲层111以及牺牲层111上的层间绝缘层109。
参照图10，可以从初步台阶结构110A的侧壁选择性地蚀刻每个牺牲层111的一部分。因此，可以在层间绝缘层109之间限定间隙113。
参照图11，在包括初步台阶结构110A和掺杂半导体层141的整个结构上形成间隙填充绝缘层143。间隙填充绝缘层143可以由具有低台阶覆盖率的材料形成，从而使图10中所示的间隙不被埋没。因此，在每个牺牲层111的端部处形成第一隧道T1。即，在第一隧道T1的内部形成空气。
随后，可以进行掩膜工艺和蚀刻工艺以部分去除形成在单元区域上的间隙填充绝缘层143，并且可以进行平面化工艺以暴露掺杂半导体层141的表面。
随后，可以在掺杂半导体层141和间隙填充绝缘层143上形成绝缘层145。绝缘层145可以形成为氧化物层。
图12A是示出在通过图11中所示的工艺形成的整个结构上形成的第一掩模图案MP1的平面图。图12B是示出使用图12A中所示的第一掩模图案MP1通过蚀刻工艺形成的层叠结构的立体图。
参照图12A和图12B，在通过图11中所示的工艺形成的整个结构上形成其中狭缝形成空间OP开放的第一掩膜图案MP1。随后，使用第一掩模图案MP1通过蚀刻工艺对图11中所示的间隙填充绝缘层143、掺杂半导体层141以及多个台阶ST形成图案。因此，多个台阶结构之间由狭缝SI间隔开。第一隧道T1在每个牺牲层111的端部布置成沿第一方向X延伸。
掺杂半导体层141布置在沟道结构130的顶部上，并且间隙填充绝缘层143布置在台阶结构的顶部上。然而，为了便于描述，省略了对掺杂半导体层141和间隙填充绝缘层143的说明。
参照图13A和图13B，在狭缝SI的形成工艺之后，形成保护层151，该保护层151沿狭缝SI的暴露侧壁和第一隧道T1的暴露内表面延伸。保护层151可以包括相对于牺牲层111具有蚀刻选择性的材料。在一个实施方式中，保护层151可以包括多晶硅、硅锗和硅碳氧化物中的至少一种。保护层151可以防止在去除单元区域上的牺牲层111的后续工艺中，去除接触区域上的牺牲层111。
参照图14，去除第一掩膜图案，并在绝缘层145的顶部上形成覆盖接触区域的顶部的第二掩膜图案MP2。第二掩模图案MP2形成为使单元区域开放。随后，通过使用第二掩模图案MP2进行蚀刻工艺，去除形成在单元区域上的保护层151。因此，形成在单元区域上的牺牲层111的侧表面经由狭缝SI暴露。
随后，通过蚀刻工艺去除形成在单元区域上的牺牲层111，从而形成将会形成栅极导电图案的空间。保护层151防止对形成在接触区域上的牺牲层111的蚀刻。因此，保护层151仅留在接触区域上。
参照图15A，去除第二掩模图案，并且去除形成在接触区域上的保护层。因此，形成在接触区域上的牺牲层的侧表面经由狭缝SI暴露。
随后，通过借助蚀刻工艺将形成在接触区域上的牺牲层的侧壁蚀刻到一定厚度，形成绝缘图案111A。例如，形成在接触区域上的牺牲层的侧壁可以被蚀刻到50nm至100nm。
图15B是沿线B-B'剖切的剖视图，示出了形成在接触区域上的绝缘图案111A的形成工艺，并且线B-B'示出了沿第一方向X剖切的剖面，图12B中示出了线B-B'。
参照图15B，可以通过将经由狭缝暴露侧壁的牺牲层蚀刻到一定厚度而形成绝缘图案111A，并且在绝缘图案111A的两个端部处形成第二隧道T2。布置在同一层中的第二隧道T2可以借助图15A中所示的第一隧道T1相互连接。
参照图16A，通过在要形成单元区域上的栅极导电图案的空间中以及在接触区域的第一隧道和第二隧道的内表面上依次形成导电屏障层153和金属层155来形成栅极导电图案GCP。导电屏障层153可以形成为围绕金属层155。
参照图16B，每个栅极导电图案GCP均包括第一水平部分HP1和第二水平部分HP2，它们从单元区域到接触区域相互平行地延伸，并且第一水平部分HP1的一个端部和第二水平部分HP2的一个端部借助第三水平部分HP3相互连接。另外，绝缘图案111A布置在每个栅极导电图案GCP的第一水平部分HP1和第二水平部分HP2之间的空间中。然而，本公开并不限于此，在一个实施方式中，第三水平部分HP3可以连接到第一水平部分HP1的一个端部和第二水平部分HP2的一个端部中的一个。例如，第三水平部分HP3可以连接到第一水平部分HP1的一个端部。
参照图17，在绝缘层145上形成用于形成接触孔H的掩模图案(未示出)，并且通过使用掩模图案进行蚀刻工艺而形成在穿透绝缘层145、间隙填充绝缘层143、层间绝缘层109、绝缘图案111A、绝缘层107和绝缘结构105的同时暴露互连结构103的上表面的接触孔H。
参照图18，沿接触孔的侧壁和底表面形成导电屏障层161，并且导电结构163形成为使接触孔被埋没。随后，在接触孔中通过平面化去除掩模图案使得绝缘层145暴露来形成栅极接触结构165。导电屏障层161形成为围绕导电结构163的侧壁和底表面。
每个栅极接触结构165均穿透对应栅极导电图案GCP的第三水平部分HP3。因此，每个栅极接触结构165均与对应栅极导电图案GCP的第三水平部分HP3的侧壁电气地并且物理地连接。
随后，在包括绝缘层145和栅极接触结构165的整个结构上形成第一上绝缘层171。
参照图19，通过蚀刻第一上层绝缘层171和绝缘层145使得掺杂半导体层141的上表面暴露而形成孔，并且在孔中形成沟道接触结构185。可以通过在孔的侧壁和底表面上形成导电屏障层181并用导电图案183填充孔来形成沟道接触结构185。
随后，在包括沟道接触结构185和第一上绝缘层171的整个结构上形成第二上绝缘层173。第二上绝缘层173被蚀刻以形成沟槽，沟道接触结构185的上部经由该沟槽暴露。随后，在第二上绝缘层173的沟槽中形成包括导电屏障层187和导电图案189的上导电层191。导电屏障层187可以沿导电图案189的侧壁和底表面延伸。
图20是示出根据本公开的一个实施方式的存储***1100的构造的框图。
参考图20，存储***1100包括存储装置1120和存储控制器1110。
存储装置1120可以是构造有多个闪存芯片的多芯片封装。存储装置1120可以包括：形成在基板上的***电路结构；以及形成在***电路结构上的层叠结构。层叠结构可以包括单元层叠结构。连接到单元层叠结构的栅极导电图案的栅极接触结构可以在穿透单元层叠结构的同时连接到包括在***电路结构中的互连结构。
存储控制器1110控制存储装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误校正块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112进行存储控制器1110的数据交换的整体控制操作，并且主机接口1113包括与存储***1100连接的主机用的数据交换协议。错误校正块1114检测并校正从存储装置1120读取的数据中包括的错误。存储器接口1115与存储装置1120对接。存储控制器1110还可以包括用于存储与主机对接用的代码数据的只读存储器(ROM)等。
如上所述构造的存储***1100可以是存储卡或固态盘(SSD)，其中存储装置1120与控制器1110结合。例如，当存储***1100是SSD时，存储控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机***接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子设备(IDE)协议之类的各种接口协议之一与外部(例如，主机)通信。
图21是示出根据本公开的一个实施方式的计算***1200的构造的框图。
参照图21，计算***1200可以包括与***总线1260电连接的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储***1210。当计算***1200是移动装置时，还可以包括用于向计算***1200供应操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储***1210可以构造有存储装置1212和存储控制器1211。存储装置1212可以与参照图20所述的存储装置1120相同地构造。存储控制器1211可以与参照图20描述的存储控制器1100相同地构造。
根据本公开，防止了字线的导电层之间的桥接现象，并且不需要用于连接***电路和栅极接触结构的额外金属线，因此可以简化布线过程。另外，可以提高栅极导电图案在接触区域中的支撑力。
已经在附图和说明书中描述了本公开的实施方式的实施例。虽然本文中使用了特定的名词，但那些名词只是为了解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以有许多变更。对于本领域的技术人员应该显而易见的是，除了本文中公开的实施方式之外，还可以在本公开的技术范围的基础上进行各种变型。
在没有不同定义的情况下，本文中使用的包括技术或科学名词的所有术语都具有本公开所属技术领域的技术人员通常理解的含义。其定义如字典中定义的术语应被理解为具有与相关技术背景一致的含义。只要在本申请中没有明确定义，就不应以理想的或过于形式化的方式理解术语。
相关申请的交叉引用
本申请要求2020年9月18日在韩国知识产权局提交的韩国专利申请10-2020-0120333的优先权，该专利申请的全部公开内容通过引用并入本文中。

Claims (20)

1.一种存储装置，所述存储装置包括：
第一栅极导电图案，所述第一栅极导电图案在半导体基板上布置成从所述半导体基板的单元区域水平延伸到接触区域，所述第一栅极导电图案包括相互平行地从所述单元区域延伸到所述接触区域的第一水平部分和第二水平部分以及连接到所述第一水平部分的一个端部的第三水平部分；
第一绝缘图案，所述第一绝缘图案布置在所述第一栅极导电图案的所述第一水平部分和所述第二水平部分之间；
第二栅极导电图案，所述第二栅极导电图案在所述第一栅极导电图案下方布置成与所述第一栅极导电图案平行，所述第二栅极导电图案包括相互平行地从所述单元区域延伸到所述接触区域的第一水平部分和第二水平部分以及连接到所述第二栅极导电图案的所述第一水平部分的一个端部的第三水平部分；
第一栅极接触结构，所述第一栅极接触结构在所述接触区域上竖向延伸，所述第一栅极接触结构在穿透所述第一栅极导电图案的所述第三水平部分的同时与所述第一栅极导电图案接触；以及
第二栅极接触结构，所述第二栅极接触结构在所述接触区域上竖向延伸，所述第二栅极接触结构在穿透所述第二栅极导电图案的所述第三水平部分的同时与所述第二栅极导电图案接触，
其中，所述第一栅极导电图案的延伸到所述接触区域的长度比所述第二栅极导电图案的延伸到所述接触区域的长度短。
2.根据权利要求1所述的存储装置，其中，所述第一栅极导电图案的所述第二水平部分的一个端部与所述第一栅极导电图案的所述第三水平部分连接，并且所述第二栅极导电图案的所述第二水平部分的一个端部与所述第二栅极导电图案的所述第三水平部分连接。
3.根据权利要求1所述的存储装置，所述存储装置还包括布置在所述第二栅极导电图案的所述第一水平部分和所述第二栅极导电图案的所述第二水平部分之间的绝缘图案。
4.根据权利要求3所述的存储装置，其中，所述第一栅极接触结构在穿透所述第二栅极导电图案的所述绝缘图案的同时竖向延伸。
5.根据权利要求4所述的存储装置，其中，所述第一栅极接触结构借助所述第二栅极导电图案的所述绝缘图案与所述第二栅极导电图案在电气上和物理上间隔开。
6.根据权利要求1所述的存储装置，所述存储装置还包括形成在所述第一栅极导电图案和所述第二栅极导电图案之间的层间绝缘层。
7.根据权利要求1所述的存储装置，其中，所述第一栅极导电图案的所述第一水平部分和所述第二水平部分的长度短于所述第二栅极导电图案的所述第一水平部分和所述第二水平部分的长度。
8.一种存储装置，所述存储装置包括：
***电路结构，所述***电路结构包括联接到***电路的互连结构；
单元层叠结构，所述单元层叠结构包括多个栅极导电图案，所述单元层叠结构层叠在所述***电路结构上；以及
多个栅极接触结构，所述多个栅极接触结构将所述多个栅极导电图案分别连接到所述互连结构，
其中，所述多个栅极导电图案中的每一者均包括第一水平部分、第二水平部分以及第三水平部分，所述第一水平部分和所述第二水平部分两者都从单元区域水平延伸到接触区域，并且所述第三水平部分连接到所述第一水平部分的一端和所述第二水平部分的一端，所述第三水平部分连接到所述多个栅极接触结构中的对应栅极接触结构。
9.根据权利要求8所述的存储装置，其中，所述多个栅极导电图案布置成依次层叠以形成台阶结构，在所述台阶结构中，离所述***电路结构较远的每个栅极导电图案的所述第一水平部分和所述第二水平部分的长度比离所述***电路结构较近的每个栅极导电图案的所述第一水平部分和所述第二水平部分的长度短。
10.根据权利要求9所述的存储装置，所述存储装置还包括形成在所述多个栅极导电图案之间的层间绝缘层。
11.根据权利要求9所述的存储装置，其中，所述单元层叠结构还包括分别布置在栅极导电图案的所述第一水平部分和所述第二水平部分之间的绝缘图案。
12.根据权利要求11所述的存储装置，其中，所述多个栅极接触结构中的每一者均穿透布置在所述多个栅极导电图案中的对应栅极导电图案下方的至少一个栅极导电图案的所述第一水平部分和所述第二水平部分之间的区域。
13.根据权利要求11所述的存储装置，其中，所述多个栅极接触结构中的每一者均穿透布置在所述多个栅极导电图案中的对应栅极导电图案下方布置的至少一个栅极导电图案的所述第一水平部分和所述第二水平部分之间的所述绝缘图案。
14.根据权利要求9所述的存储装置，其中，所述多个栅极接触结构中的每一者均在布置在所述多个栅极导电图案中的对应栅极导电图案上方的至少一个栅极导电图案的外部区域中竖向延伸。
15.一种制造存储装置的方法，所述方法包括：
在基板上形成包括互连结构的***电路结构，所述基板包括单元区域和接触区域；
在所述***电路结构上形成包括台阶结构的单元层叠结构，所述台阶结构包括层间绝缘层和牺牲层，所述层间绝缘层层叠成在围绕沟道结构的同时彼此间隔开，并且所述牺牲层在所述层间绝缘层之间围绕所述沟道结构；
通过蚀刻所述牺牲层的侧壁使得所述层间绝缘层比所述牺牲层进一步突出而在所述层间绝缘层的侧壁中形成间隙；
通过在包括所述台阶结构的结构上形成间隙填充绝缘层，在每个所述牺牲层的所述侧壁中形成沿第一方向延伸的第一隧道；
通过在垂直于所述第一方向的第二方向上进行蚀刻所述间隙填充绝缘层和所述台阶结构的狭缝工艺，暴露所述牺牲层的所述侧壁和所述第一隧道；
通过选择性地去除所述单元区域的所述牺牲层并且将所述接触区域的所述牺牲层的侧壁蚀刻到一定厚度来形成第二隧道，其中所述第二隧道与所述第一隧道连接并且在所述第二方向上延伸；以及
通过用导电材料填充去除了所述单元区域上的所述牺牲层的区域以及所述接触区域上的所述第一隧道和所述第二隧道的内部来形成栅极导电图案。
16.根据权利要求15所述的方法，其中，在所述台阶结构的形成中，通过蚀刻所述层间绝缘层和所述牺牲层形成多个台阶，并且
其中，所述多个台阶形成为使得：随着所述台阶离所述***电路结构越远，所述台阶的水平延伸长度越短。
17.根据权利要求15所述的方法，其中，每个所述栅极导电图案均包括：形成在所述第二隧道中的第一水平部分和第二水平部分；以及形成在所述第一隧道中的第三水平部分，并且
其中，所述方法还包括形成在穿透每个所述栅极导电图案的所述第三水平部分的同时竖向延伸的多个栅极接触结构。
18.根据权利要求17所述的方法，其中，所述多个栅极接触结构中的每一者均穿透布置在所述第三水平部分上方的所述牺牲层。
19.根据权利要求18所述的方法，其中，所述牺牲层将所述多个栅极接触结构与所述栅极导电图案相互绝缘。
20.根据权利要求17所述的方法，其中，随着所述栅极导电图案的位置越来越接近所述***电路结构，每个所述栅极导电图案的所述第一水平部分和所述第二水平部分的延伸长度比布置在其上方的栅极导电图案的所述第一水平部分和所述第二水平部分的长度长。
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