CN114122112A - 一种沟槽型功率器件及其制造方法 - Google Patents
一种沟槽型功率器件及其制造方法 Download PDFInfo
- Publication number
- CN114122112A CN114122112A CN202210093654.8A CN202210093654A CN114122112A CN 114122112 A CN114122112 A CN 114122112A CN 202210093654 A CN202210093654 A CN 202210093654A CN 114122112 A CN114122112 A CN 114122112A
- Authority
- CN
- China
- Prior art keywords
- layer
- trench
- groove
- type
- polycrystalline material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000463 material Substances 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 150000002500 ions Chemical class 0.000 claims description 35
- 239000002019 doping agent Substances 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000000034 method Methods 0.000 abstract description 23
- 238000001259 photo etching Methods 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 33
- 238000010586 diagram Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66121—Multilayer diodes, e.g. PNPN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66128—Planar diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本申请属于半导体技术领域，尤其涉及一种沟槽型功率器件及其制造方法，其中，沟槽型功率器件包括：半导体衬底、外延层、沟道层、第一沟槽结构、第二沟槽结构以及与第二沟槽结构相邻的有源区，第一沟槽结构包括第一沟槽、覆盖第一沟槽内壁的第一绝缘层、位于第一沟槽内的第一多晶材料层，第一多晶材料层包括至少一个P型掺杂层和至少一个N型掺杂层形成至少一个二极管结构，通过将P型掺杂层和N型掺杂层的方向与第一沟槽的开孔方向平行，从而将二极管集成在第一沟槽内与第二沟槽内的器件结构同时形成，不需要增加额外的光刻版或者额外的工艺步骤，降低了功率器件的生产成本。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种沟槽型功率器件及其制造方法。
背景技术
随着半导体技术的发展，功率器件在很多场合需要集成二极管。常见的功率器件如超结（Super Junction，SJ）MOSFET、***栅极沟槽(Split-Gate-Trench ，SGT)MOSFET等，其漏极和源极包含一个二极管，这可以给器件实现保护。但是功率器件的栅极和源极之间、栅极和漏极之间缺乏这个保护。功率器件的防静电能力主要取决于栅极的电容，栅极电容越大，ESD静电放电（Electro-Static discharge，ESD）保护能力越强，但是随着功率器件的面积越来越小，其栅极电容越来越小，这时要求功率器件集成额外的ESD保护电路，来提高器件的防静电保护的能力。功率器件的ESD保护电路通常是在栅极和源极之间并联一对阳极互相连接的二极管。
沟槽型功率器件相对于平面型功率器件，沟槽型功率器件的栅极在沟槽里，可以完全消除结型场效应晶体管（Junction Field-Effect Transistor，JFET）效应，提升功率器件的沟道密度。传统技术方案中，沟槽型功率器件集成ESD保护电路的方式如图1所示，以N型沟槽MOSFET为例，其结构包括重掺杂的N型衬底1、N型衬底1上面为N型外延层，通过离子注入形成的P型沟道2、沟槽里面的氧化层3、多晶硅栅极4、氧化层5、淀积的一层本征多晶硅6、通过重掺杂源极注入形成的N型源极区域7，这种结构的沟槽型功率器件的制造过程中，为了形成二极管结构，需额外使用一张光刻板，并且增加了工艺步骤。
因此，现有技术中至少存在制造集成二极管的沟槽型功率器件的工艺步骤复杂，制造成本高的问题。
发明内容
有鉴于此，本申请实施例提供了一种沟槽型功率器件及其制造方法，旨在解决在制造集成二极管的沟槽型功率器件时工艺步骤复杂，制造成本高的问题。
本申请实施例的第一方面提供了一种沟槽型功率器件，至少包括：
半导体衬底；
位于所述半导体衬底上的外延层，其中，所述外延层与所述半导体衬底均掺杂有第一导电类型掺杂离子；
位于所述外延层上的沟道层，其中，所述沟道层掺杂有第二导电类型掺杂离子；
位于所述沟道层中的第一沟槽结构；
所述第一沟槽结构包括第一沟槽、覆盖所述第一沟槽内壁的第一绝缘层、位于所述第一沟槽内的第一多晶材料层；其中，所述第一绝缘层用于隔离所述第一多晶材料层与所述外延层，所述第一多晶材料层包括至少一个P型掺杂层和至少一个N型掺杂层，所述P型掺杂层和所述N型掺杂层的方向与所述第一沟槽的开孔方向平行；
位于所述沟道层中的第二沟槽结构；
所述第二沟槽结构包括第二沟槽、覆盖所述第二沟槽内壁的第二绝缘层、位于所述第二沟槽内的第二多晶材料层；其中，所述第二绝缘层用于隔离所述第二多晶材料层与所述外延层，所述第二多晶材料层掺杂有第二导电类型掺杂离子；
设于所述沟道层上，且与所述第二沟槽结构相邻的有源区。
其中一个实施例中，所述第一沟槽的深度大于所述沟道层的厚度，所述第二沟槽的深度大于所述沟道层的厚度。
其中一个实施例中，所述第一沟槽的宽度与所述第二沟槽的宽度相同。
其中一个实施例中，所述至少一个P型掺杂层和至少一个N型掺杂层包括多个交替设置的P型掺杂层和N型掺杂层。
其中一个实施例中，所述多个交替设置的P型掺杂层和N型掺杂层包括：依序设置的第一P型掺杂层、第一N型掺杂层、第二P型掺杂层、第二N型掺杂层以及第三P型掺杂层。
其中一个实施例中，所述沟槽型功率器件还包括：
第一二极管电极；
与所述第一P型掺杂层接触的第一接触孔，用于引出所述第一二极管电极；
第二二极管电极；
与所述第三P型掺杂层接触的第二接触孔，用于引出所述第二二极管电极。
本申请实施例的第二方面提供了一种沟槽型功率器件的制造方法，包括：
在半导衬底上形成外延层；其中，所述外延层与所述半导体衬底均掺杂有第一导电类型掺杂离子；
在所述外延层上形成沟道层；其中，所述沟道层掺杂有第二导电类型掺杂离子；
在所述沟道层上形成第一沟槽结构和第二沟槽结构；其中，所述第一沟槽结构包括第一沟槽、覆盖所述第一沟槽内壁的第一绝缘层、位于所述第一沟槽内的第一多晶材料层；其中，所述第一绝缘层用于隔离所述第一多晶材料层与所述外延层，所述第一多晶材料层包括至少一个P型掺杂层和至少一个N型掺杂层，所述P型掺杂层和所述N型掺杂层的方向与所述第一沟槽的开孔方向平行，所述第二沟槽结构包括第二沟槽、覆盖所述第二沟槽内壁的第二绝缘层、位于所述第二沟槽内的第二多晶材料层；其中，所述第二绝缘层用于隔离所述第二多晶材料层与所述外延层，所述第二多晶材料层掺杂有第二导电类型掺杂离子；
在与所述第二沟槽结构相邻的所述沟道层上形成有源区。
其中一个实施例中，所述在所述沟道层上形成第一沟槽结构和第二沟槽结构，包括：
在所述沟道层上形成所述第一沟槽和所述第二沟槽；
在所述第一沟槽和所述第二沟槽内分别形成所述第一绝缘层和所述第二绝缘层；
在所述第一沟槽和所述第二沟槽内填充多晶材料，分别在所述第一沟槽内形成第一多晶材料层，在所述第二沟槽内形成第二多晶材料层；
采用第一掩膜版在所述第一多晶材料层上定义出N型掺杂区域，在所述有源区上定义出N掺杂区域，并通过注入N型掺杂离子在所述第一多晶材料层上形成依序设置的第一P型掺杂层、第一N型掺杂层、第二P型掺杂层、第二N型掺杂层以及第三P型掺杂层。
其中一个实施例中，所述在所述第一沟槽和所述第二沟槽内填充多晶材料，包括：
在所述第一沟槽和所述第二沟槽内填充本征多晶硅；
在所述本征多晶硅中注入第二导电类型的离子，分别在所述第一沟槽内形成第一多晶材料层，在所述第二沟槽内形成第二多晶材料层。
其中一个实施例中，所述在与所述第二沟槽结构相邻的所述沟道层上形成有源区的步骤之后，还包括：
在所述第一多晶材料层上形成第一接触孔和第二接触孔；其中，所述第一接触孔与所述第一P型掺杂层接触，所述第二接触孔与所述第三P型掺杂层接触。
如上所述本申请的沟槽型功率器件及其制造方法，具有以下有益效果：通过将二极管设置于沟槽结构内，降低制造复杂度和制造成本，同时功率器件的结构紧凑器件性能优越，解决了在制造集成二极管的沟槽型功率器件时工艺步骤复杂，制造成本高的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中沟槽型功率器件集成二极管的结构示意图；
图2为本申请一实施例提供的沟槽型功率器件的结构示意图；
图3为本申请一实施例提供的第一沟槽结构的结构示意图；
图4为本申请一实施例提供的沟槽型功率器件的制造方法流程示意图；
图5为本申请一实施例提供的在半导体衬底上形成外延层的示意图；
图6为本申请一实施例提供的形成第一沟槽结构和第二沟槽结构的示意图；
图7为本申请一实施例提供的沟槽型功率器件的制造方法流程示意图；
图8为本申请一实施例提供的第一沟槽结构的结构示意图；
图9为本申请一实施例提供的形成第一多晶材料层和第二多晶材料层的方法流程图；
图10为本申请一实施例提供的沟槽型功率器件的制造方法流程示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含一系列步骤或单元的过程、方法或***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。此外，术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。
功率器件在很多场合需要集成二极管，集成的二极管可以用作温度传感器，也可以用来做ESD保护，功率器件的防静电能力主要取决于栅极的电容，栅极电容越大，ESD保护能力越强，但是随着功率器件的面积越来越小，其栅极电容越来越小，这时要求功率器件集成额外的ESD保护电路，来提高器件的防静电保护的能力。功率器件的ESD保护电路通常是在栅极和源极之间并联一对阳极互相连接的二极管，功率器件集成二极管ESD保护电路的结构如图1所示，通过设置二极管D1和二极管D2，可以保证栅极正向或者反向漏电都在一个可以接受的范围内，通常需要保证其漏电流在容许工作的栅极最高电压情况下，小于10μA，甚至是1μA。在实际电路中二极管D1和D2通常分别是由几对二极管串联而成，这是因为单个二极管的耐压通常不高，串联二极管的数目决定于栅极所容许承受的最高工作电压。对于12V的器件通常是由两对二极管串联而成，对于20V的器件是由三对或者是四对二极管串联而成。
沟槽型功率器件相对于平面型功率器件，沟槽型功率器件的栅极在沟槽里，可以完全消除JFET效应，提升功率器件的沟道密度。传统技术方案中，沟槽型功率器件集成ESD保护电路的方式如图1所示，以N型沟槽MOSFET为例，其结构包括重掺杂的N型衬底1、N型衬底1上面为N型外延层，通过离子注入形成的P型沟道2、沟槽里面的氧化层3、多晶硅栅极4、氧化层5、淀积的一层本征多晶硅6、通过重掺杂源极注入形成的N型源极区域7，这种结构的沟槽型功率器件的制造过程中，为了形成二极管结构，需额外使用一张光刻板，并且增加了工艺步骤。
制造集成二极管的沟槽型功率器件现有技术方案存在工艺步骤复杂，制造成本高的问题，为解决上述问题，本申请实施例的第一方面提供了一种集成二极管的沟槽型功率器件，请参阅图2，图2示出的为XZ平面方向上的结构示意图，包括半导体衬底100，位于半导体衬底100上的外延层100’，其中外延层100’与半导体衬底100均掺杂有第一导电类型掺杂离子，位于外延层100’上的沟道层200，其中，沟道层200掺杂有第二导电类型掺杂离子，位于沟道层200中的第一沟槽结构300；第一沟槽结构300包括第一沟槽310、覆盖第一沟槽310内壁的第一绝缘层320、位于第一沟槽310内的第一多晶材料层330；其中，第一绝缘层320用于隔离第一多晶材料层330与外延层100’，第一多晶材料层330包括至少一个P型掺杂层和至少一个N型掺杂层，相邻的P型掺杂层和N型掺杂层形成PN结，若是多个则形成多个PN结。P型掺杂层和N型掺杂层的方向与第一沟槽310的开孔方向平行，位于沟道层200中的第二沟槽结构400；第二沟槽结构400包括第二沟槽410、覆盖第二沟槽内壁的第二绝缘层420、位于第二沟槽内410的第二多晶材料层430，其中，第二绝缘层420用于隔离第二多晶材料层430与外延层100’，第二多晶材料层430掺杂有第二导电类型掺杂离子，以及设于沟道层200上，且与第二沟槽结构400相邻的有源区。
本实施例的中的沟槽型功率器件通过将二极管集成在沟槽内，与沟槽同时形成，器件性能优越，实现方法简单，不需要增加额外的光刻版和额外的工艺步骤，降低了制造复杂度和成本。
其中一个实施例中，第一沟槽310的深度大于沟道层200的深度，第二沟槽410的深度大于沟道层200的深度。
其中一个实施例中，第一沟槽310的宽度与第二沟槽410的宽度相同。
其中一个实施例中，至少一个P型掺杂层和至少一个N型掺杂层包括多个交替设置的P型掺杂层和N型掺杂层。
其中一个实施例中，请参阅图3，图3示出的为YZ平面方向上的结构示意图，多个交替设置的P型掺杂层和N型掺杂层包括：依序设置的第一P型掺杂层331、第一N型掺杂层332、第二P型掺杂层333、第二N型掺杂层334以及第三P型掺杂层335，其中第一P型掺杂层331、第一N型掺杂层332、第二P型掺杂层333、第二N型掺杂层334以及第三P型掺杂层335互相接触形成多个PN结，用来形成二极管且该二极管位于第一沟槽310内，与功率器件结构即第二沟槽结构400部分的有源区同时形成，省去一张光刻板的步骤，节省功率器件的制造成本。
其中一个实施例中，请参阅图3，沟槽型功率器件还包括第一二极管电极331b和第二二极管电极335b，与第一P型掺杂层331接触的第一接触孔331a以及与第三P型掺杂层335接触的第二接触孔335a，第一接触孔331a和第二接触孔335a分别引出第一二极管电极331b和第二二极管电极335b，第一二极管电极331b和第二二极管电极335b可以分别用于与功率器件的源极和栅极接触，作为功率器件的ESD保护二极管。
其中一个实施例中，第一二极管电极331b和第二二极管电极335b还可以不与功率器件的源极和栅极接触，而是直接引出实现温度传感器。通常来说形成ESD保护的二极管，通常是放在栅极压焊点的下方，形成温度传感器的二极管通常是放在芯片的正中间，这个位置其温度最高。
其中一个实施例中，第一导电类型掺杂离子为N型，第二导电类型掺杂离子为P型。
其中一个实施例中，填充沟槽的多晶材料是多晶硅。
可以理解地是，上述功率器件若为N型器件，则第一导电类型掺杂离子为N型，第二导电类型为P型，或者上述功率器件为P型器件，则第一导电类型为P型，第二导电类型为N型。
本申请实施例的第二方面提供一种沟槽型功率器件的制造方法，如图4所示，包括：
步骤S100，结合图5所示，在半导体衬底100上形成外延层100’；其中，外延层100’与半导体衬底100均掺杂有第一导电类型掺杂离子；
其中一个实施例中，为了减小半导体衬底100的反扩，通常采用砷的衬底；但是由于砷的衬底电阻率通常是高于磷衬底的，为了降低衬底的电阻率，也可以选用磷的衬底。磷衬底的反扩更严重，因此外延层100’的厚度需要适当增加。外延层100’的厚度和掺杂浓度决定了功率器件的击穿电压。
步骤S200，结合图6所示，在外延层100’上形成沟道层200；其中，沟道层200掺杂有第二导电类型掺杂离子；
步骤S300，结合图6所示，在沟道层200上形成第一沟槽结构300和第二沟槽结构400；
其中，结合图3所示的第一沟槽结构300在YZ平面方向上的结构示意图，第一沟槽结构300包括第一沟槽310、覆盖所述第一沟槽310内壁的第一绝缘层320、位于第一沟槽310内的第一多晶材料层330；
其中，第一绝缘层320用于隔离第一多晶材料层330与外延层100’，第一多晶材料层330包括至少一个P型掺杂层和至少一个N型掺杂层，相邻的P型掺杂层和N型掺杂层形成PN结，若是多个则形成多个PN结，P型掺杂层和N型掺杂层的方向与第一沟槽310的开孔方向平行。
第二沟槽结构400包括第二沟槽410、覆盖第二沟槽410内壁的第二绝缘层420、位于第二沟槽410内的第二多晶材料层430；其中，第二绝缘层420用于隔离第二多晶材料层430与外延层100’，第二多晶材料层430掺杂有第二导电类型掺杂离子；
其中，第一沟槽结构300用来形成二极管，第二沟槽结构400用来形成功率器件的有源区。
其中一个实施例中，第一绝缘层320和第二绝缘层420通常是氧化形成的，比如是二氧化硅。
其中一个实施例中，第一多晶材料层330和第二多晶材料层430是P型多晶硅直接填充形成的。
步骤S400，在与第二沟槽结构400相邻的沟道层200上形成有源区。
其中一个实施例中，利用掩膜版注入N型重掺杂的掺杂离子，注入的能量通常在30~100keV，注入的剂量通常是在1e15~1e16/cm2之间，注入的杂质通常是砷也可以是磷。在有源区，形成N型源极，这个同常见的沟道 MOSFET的制造方法，这里不在赘述。
可以理解地是，在第一沟槽310内形成二极管的N型区域即N型掺杂层是与N型源极同时进行的。
其中一个实施例中，在沟道层200上形成第一沟槽结构300和第二沟槽结构400，如图7所示，包括：
步骤S310，结合图6所示，在沟道层200上形成第一沟槽310和第二沟槽410；
步骤S320，结合图6所示，在第一沟槽310和第二沟槽410内分别形成第一绝缘层320和第二绝缘层420；
步骤S330，结合图6所示，在第一沟槽310和第二沟槽410内填充多晶材料，分别在第一沟槽310内形成第一多晶材料层330，在第二沟槽410内形成第二多晶材料层430；
步骤S340，结合图8所示，采用第一掩膜版在所述第一多晶材料层330上定义出N型掺杂区域，在有源区上定义出N掺杂区域，并通过注入N型掺杂离子在第一多晶材料层330上形成依序设置的第一P型掺杂层331、第一N型掺杂层332、第二P型掺杂层333、第二N型掺杂层334以及第三P型掺杂层335，其中第一P型掺杂层331、第一N型掺杂层332、第二P型掺杂层333、第二N型掺杂层334以及第三P型掺杂层335互相接触形成多个PN结。
其中，结合图8所示，第一沟槽结构300在YZ平面方向上的结构示意图，第一沟槽结构300包括第一沟槽310、覆盖所述第一沟槽310内壁的第一绝缘层320、位于第一沟槽310内的第一多晶材料层330；
其中，第一绝缘层320用于隔离第一多晶材料层330与外延层100’，第一多晶材料层330包括依序设置的第一P型掺杂层331、第一N型掺杂层332、第二P型掺杂层333、第二N型掺杂层334以及第三P型掺杂层335。第二沟槽结构400包括第二沟槽410、覆盖第二沟槽410内壁的第二绝缘层420、位于第二沟槽410内的第二多晶材料层430；其中，第二绝缘层420用于隔离第二多晶材料层430与外延层100’，第二多晶材料层430掺杂有第二导电类型掺杂离子；
其中，第一沟槽结构300用来形成二极管，第二沟槽结构400用来形成功率器件的有源区。
其中一个实施例中，在第一沟槽310和第二沟槽410内填充多晶材料，如图9所示，包括：
步骤S331，在第一沟槽310和第二沟槽410内填充本征多晶硅；
步骤S332，在本征多晶硅中注入第二导电类型的离子，分别在第一沟槽310内形成第一多晶材料层330，在第二沟槽410内形成第二多晶材料层430。
其中一个实施例中，注入第二导电类型的离子的能量通常是30~60keV，注入的剂量通常是在1e14~1e15/cm2之间，注入的杂质是硼。因为硼会通过氧化物扩散多晶硅的表面，从而影响阈值，为了降低这个效应，可以先注入磷，能量采用40~80keV，注入的剂量在1e13~5e14 cm2之间，由于硼和磷的浓度差，最后形成的第一多晶材料层330和第二多晶材料层430依然是P型的，然后经过热过程，让杂质在多晶硅中进行扩散。这个温度通常在900到1000度，时间在30~120分钟之间。
其中一个实施例中，第一导电类型掺杂离子为N型，第二导电类型掺杂离子为P型。
其中一个实施例中，在与第二沟槽结构400相邻的沟道层200上形成有源区的步骤之后，如图10所示，还包括：
步骤S500，结合图3所示，在第一多晶材料层330上形成第一接触孔331a和第二接触孔335a；其中，第一接触孔331a与第一P型掺杂层331接触用于引出第一二极管电极331b，第二接触孔335a与第三P型掺杂层335接触用于引出第二二极管电极335b。
其中一个实施例中，第一接触孔331a和第二接触孔335a分别引出有第一二极管电极331b和第二二极管电极335b，第一二极管电极331b和第二二极管电极335b可以分别用于与功率器件的源极和栅极接触，作为功率器件的ESD保护二极管。
其中一个实施例中，第一二极管电极331b和第二二极管电极335b还可以不与功率器件的源极和栅极接触，而是直接引出实现温度传感器。
可以理解地是，形成ESD保护的二极管，通常是放在功率器件的栅极压焊点的下方，形成温度传感器的二极管通常是放在芯片的正中间，这个位置其温度最高。
对上述的制造方法所制备的MOSFET器件来说，其栅极是P型的，P型的栅极跟传统的N型栅极相比，其栅极的电阻更高，因为空穴的迁移率是低于电子的。同时在相同结构情况下，比如氧化层的厚度和沟道层的掺杂浓度相同的情况下，P型栅极的阈值电压比N型栅极的阈值电压要高1.1V左右，这个对于实现高阈值的MOSFET是有帮助的，但是对于低阈值MOSFET的器件，P型栅极的MOSFET只能够通过降低沟道的掺杂浓度，这样容易导致沟道掺杂浓度低，器件容易发生穿通，或者是漏电高，为了解决这个现象，上述方法中，可以通过掩膜版的设计，将N型重掺杂的离子注入到第二多晶材料层430中。
其中一个实施例中，第一沟槽310的宽度与第二沟槽410的宽度相同。
其中一个实施例中，第一沟槽310的宽度与第二沟槽410的宽度不同，可以任意改变二极管的第一沟槽310的宽度与第二沟槽410的宽度。
其中一个实施例中，为了提高ESD保护的能力，功率器件可以包括多个第一沟槽结构300形成的结构相同二极管，通过二极管并联高功率器件的ESD保护能力。
可以理解的是，本实施例中以N型MOSFET为例，本实施例提供的制造方法同样可以适合于P型MOSFET。
本实施例中的沟槽型功率器件的结构和沟槽型功率器件的制造方法适用于沟槽型MOSFET 、SGTMOSFET、SJMOSFET和IGBT等等。
后续如果是采用碳化硅的MOSFET，本实施例中的结构同样适用，前提是栅极是采用沟槽结构。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述***中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种沟槽型功率器件，其特征在于，至少包括：
半导体衬底；
位于所述半导体衬底上的外延层，其中，所述外延层与所述半导体衬底均掺杂有第一导电类型掺杂离子；
位于所述外延层上的沟道层，其中，所述沟道层掺杂有第二导电类型掺杂离子；
位于所述沟道层中的第一沟槽结构；
所述第一沟槽结构包括第一沟槽、覆盖所述第一沟槽内壁的第一绝缘层、位于所述第一沟槽内的第一多晶材料层；其中，所述第一绝缘层用于隔离所述第一多晶材料层与所述外延层，所述第一多晶材料层包括至少一个P型掺杂层和至少一个N型掺杂层，所述P型掺杂层和所述N型掺杂层的方向与所述第一沟槽的开孔方向平行；
位于所述沟道层中的第二沟槽结构；
所述第二沟槽结构包括第二沟槽、覆盖所述第二沟槽内壁的第二绝缘层、位于所述第二沟槽内的第二多晶材料层；其中，所述第二绝缘层用于隔离所述第二多晶材料层与所述外延层，所述第二多晶材料层掺杂有第二导电类型掺杂离子；
设于所述沟道层上，且与所述第二沟槽结构相邻的有源区。
2.如权利要求1所述的沟槽型功率器件，其特征在于，所述第一沟槽的深度大于所述沟道层的厚度，所述第二沟槽的深度大于所述沟道层的厚度。
3.如权利要求1所述的沟槽型功率器件，其特征在于，所述第一沟槽的宽度与所述第二沟槽的宽度相同。
4.如权利要求1所述的沟槽型功率器件，其特征在于，所述至少一个P型掺杂层和至少一个N型掺杂层包括多个交替设置的P型掺杂层和N型掺杂层。
5.如权利要求4所述的沟槽型功率器件，其特征在于，所述多个交替设置的P型掺杂层和N型掺杂层包括：依序设置的第一P型掺杂层、第一N型掺杂层、第二P型掺杂层、第二N型掺杂层以及第三P型掺杂层。
6.如权利要求5所述的沟槽型功率器件，其特征在于，所述沟槽型功率器件还包括：
第一二极管电极；
与所述第一P型掺杂层接触的第一接触孔，用于引出所述第一二极管电极；
第二二极管电极；
与所述第三P型掺杂层接触的第二接触孔，用于引出所述第二二极管电极。
7.一种沟槽型功率器件的制造方法，包括：
在半导衬底上形成外延层；其中，所述外延层与所述半导体衬底均掺杂有第一导电类型掺杂离子；
在所述外延层上形成沟道层；其中，所述沟道层掺杂有第二导电类型掺杂离子；
在所述沟道层上形成第一沟槽结构和第二沟槽结构；其中，所述第一沟槽结构包括第一沟槽、覆盖所述第一沟槽内壁的第一绝缘层、位于所述第一沟槽内的第一多晶材料层；其中，所述第一绝缘层用于隔离所述第一多晶材料层与所述外延层，所述第一多晶材料层包括至少一个P型掺杂层和至少一个N型掺杂层，所述P型掺杂层和所述N型掺杂层的方向与所述第一沟槽的开孔方向平行，所述第二沟槽结构包括第二沟槽、覆盖所述第二沟槽内壁的第二绝缘层、位于所述第二沟槽内的第二多晶材料层；其中，所述第二绝缘层用于隔离所述第二多晶材料层与所述外延层，所述第二多晶材料层掺杂有第二导电类型掺杂离子；
在与所述第二沟槽结构相邻的所述沟道层上形成有源区。
8.如权利要求7所述的制造方法，其特征在于，所述在所述沟道层上形成第一沟槽结构和第二沟槽结构，包括：
在所述沟道层上形成所述第一沟槽和所述第二沟槽；
在所述第一沟槽和所述第二沟槽内分别形成所述第一绝缘层和所述第二绝缘层；
在所述第一沟槽和所述第二沟槽内填充多晶材料，分别在所述第一沟槽内形成第一多晶材料层，在所述第二沟槽内形成第二多晶材料层；
采用第一掩膜版在所述第一多晶材料层上定义出N型掺杂区域，在所述有源区上定义出N掺杂区域，并通过注入N型掺杂离子在所述第一多晶材料层上形成依序设置的第一P型掺杂层、第一N型掺杂层、第二P型掺杂层、第二N型掺杂层以及第三P型掺杂层。
9.如权利要求8所述的制造方法，其特征在于，所述在所述第一沟槽和所述第二沟槽内填充多晶材料，包括：
在所述第一沟槽和所述第二沟槽内填充本征多晶硅；
在所述本征多晶硅中注入第二导电类型的离子，分别在所述第一沟槽内形成第一多晶材料层，在所述第二沟槽内形成第二多晶材料层。
10.如权利要求8所述的制造方法，其特征在于，所述在与所述第二沟槽结构相邻的所述沟道层上形成有源区的步骤之后，还包括：
在所述第一多晶材料层上形成第一接触孔和第二接触孔；其中，所述第一接触孔与所述第一P型掺杂层接触，所述第二接触孔与所述第三P型掺杂层接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210093654.8A CN114122112A (zh) | 2022-01-26 | 2022-01-26 | 一种沟槽型功率器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210093654.8A CN114122112A (zh) | 2022-01-26 | 2022-01-26 | 一种沟槽型功率器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114122112A true CN114122112A (zh) | 2022-03-01 |
Family
ID=80361540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210093654.8A Pending CN114122112A (zh) | 2022-01-26 | 2022-01-26 | 一种沟槽型功率器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114122112A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115985771A (zh) * | 2023-03-21 | 2023-04-18 | 淄博美林电子有限公司 | 具有复合功能的igbt芯片结构的制备方法 |
| CN116779666A (zh) * | 2023-08-22 | 2023-09-19 | 深圳芯能半导体技术有限公司 | 一种带esd结构的igbt芯片及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100200920A1 (en) * | 2009-02-09 | 2010-08-12 | Alpha & Omega Semiconductor, Inc. | Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection |
| CN102610568A (zh) * | 2011-01-20 | 2012-07-25 | 万国半导体股份有限公司 | 为沟槽mos和sgt制备沟槽多晶硅静电放电 |
| CN113035714A (zh) * | 2019-12-25 | 2021-06-25 | 华润微电子（重庆）有限公司 | 一种沟槽型功率器件及其制作方法 |
| CN113421829A (zh) * | 2021-08-23 | 2021-09-21 | 上海南麟电子股份有限公司 | 带esd的功率器件结构及其制备方法 |
-
2022
- 2022-01-26 CN CN202210093654.8A patent/CN114122112A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100200920A1 (en) * | 2009-02-09 | 2010-08-12 | Alpha & Omega Semiconductor, Inc. | Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection |
| CN102610568A (zh) * | 2011-01-20 | 2012-07-25 | 万国半导体股份有限公司 | 为沟槽mos和sgt制备沟槽多晶硅静电放电 |
| CN113035714A (zh) * | 2019-12-25 | 2021-06-25 | 华润微电子（重庆）有限公司 | 一种沟槽型功率器件及其制作方法 |
| CN113421829A (zh) * | 2021-08-23 | 2021-09-21 | 上海南麟电子股份有限公司 | 带esd的功率器件结构及其制备方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115985771A (zh) * | 2023-03-21 | 2023-04-18 | 淄博美林电子有限公司 | 具有复合功能的igbt芯片结构的制备方法 |
| CN116779666A (zh) * | 2023-08-22 | 2023-09-19 | 深圳芯能半导体技术有限公司 | 一种带esd结构的igbt芯片及其制作方法 |
| CN116779666B (zh) * | 2023-08-22 | 2024-03-26 | 深圳芯能半导体技术有限公司 | 一种带esd结构的igbt芯片及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107068759B (zh) | 半导体器件及其制造方法 | |
| US10777545B2 (en) | Semiconductor device | |
| CN114122112A (zh) | 一种沟槽型功率器件及其制造方法 | |
| US20150179758A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN110459539B (zh) | 集成esd保护的屏蔽栅沟槽mosfet及制造方法 | |
| US7049644B2 (en) | Lateral junction field effect transistor and method of manufacturing the same | |
| US11355580B2 (en) | Lateral DMOS device with step-profiled RESURF and drift structures | |
| US11652167B2 (en) | Semiconductor device having junction termination structure and method of formation | |
| US20220157988A1 (en) | Power semiconductor device and fabrication method thereof | |
| JP2022016842A (ja) | 半導体装置 | |
| CN114497201B (zh) | 集成体继流二极管的场效应晶体管、其制备方法及功率器件 | |
| KR20150118764A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN108922888B (zh) | 一种功率器件的终端结构及其制作方法 | |
| CN114899147B (zh) | 一种rc-igbt器件及其制备方法 | |
| CN116525608A (zh) | 一种tvs器件及其制造方法 | |
| US11322414B2 (en) | Concurrent manufacture of field effect transistors and bipolar junction transistors with gain tuning | |
| CN113937167A (zh) | Vdmos器件及其制造方法 | |
| CN109980010B (zh) | 一种半导体器件的制造方法和集成半导体器件 | |
| CN209896066U (zh) | 一种vdmos | |
| CN109671707B (zh) | 一种集成vdmos的jcd集成器件及其制备方法 | |
| CN111430305A (zh) | 一种制作静电放电保护器件的方法及静电放电保护器件 | |
| US20180090562A1 (en) | Schottky barrier diode and method of manufacturing the same | |
| CN114121938B (zh) | 一种用于充电管理***的防静电芯片及其制备方法 | |
| CN215731715U (zh) | 集成电路 | |
| CN117747612B (zh) | 半导体器件以及半导体器件的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20220301 |