CN114095027A - 一种低压低功耗的异步逐次逼近式模数转换器装置 - Google Patents

Abstract

本发明公开了一种低压低功耗的异步逐次逼近式模数转换器装置，包括异步逐次逼近式模数转换器和输出缓冲电路，所述异步逐次逼近式模数转换器与输出缓冲电路连接，其特征在于，所述异步逐次逼近式模数转换器包括采样保持电路、N比特电容阵列、异步动态比较器、异步SAR逻辑，所述采样保持电路和N比特电容阵列相连并与异步动态比较器连接，所述异步动态比较器与异步SAR逻辑连接。本发明是一种具有中低速、中高精度和低功耗的模数转换器。本发明作为一种低压低功耗的异步逐次逼近式模数转换器装置，可广泛应用于数模混合集成电路设计领域。

Description

一种低压低功耗的异步逐次逼近式模数转换器装置

技术领域

本发明涉数模混合集成电路设计领域，尤其涉及一种低压低功耗的异步逐次逼近式模数转换器装置。

背景技术

在如今信息化的时代，各种各样的信号以不同形式存在于我们的生活中，而蕴含特定数据的信号可表示现实物理世界中的任何信息，如音频、图像等。从形式来看，信号可以分为：模拟信号和数字信号。在自然界中，大多数信号都是模拟信号，其特点是信号的幅值随时间连续变化的；而数字信号是离散的，例如在电子产品中，传递与处理的信号大多是二进制数，即“0”或“1”。由此可见，模拟信号与数字信号并“非无缝衔接”的，为了使模拟信号转递到数字信号处理***中，一种名为模数转换器(ADC,Analog-to-DigitalConverter)的媒介便诞生了。如今科技日新月异和电子设备的广泛使用，模数转换器(ADC)起着至关重要的作用，同时各个国家在生物科技、医疗设备、航天领域等各个高新领域中激烈的竞争，逐渐提高了对模数转换器的性能要求。目前的模数转换器，在实现较高的精度的时候，很难做到低功耗，存在无法平衡速度、功耗和精度的问题。

发明内容

为了解决上述技术问题，本发明的目的是提供一种低压低功耗的异步逐次逼近式模数转换器装置，具有中低速(1k-10MS/s采样率)、中高精度(8-12bits分辨率)和低功耗的模数转换器。

本发明所采用的技术方案是：一种低压低功耗的异步逐次逼近式模数转换器装置，包括异步逐次逼近式模数转换器和输出缓冲电路，所述异步逐次逼近式模数转换器与输出缓冲电路连接，其特征在于，所述异步逐次逼近式模数转换器包括采样保持电路、N比特电容阵列、异步动态比较器、异步逐次逼近式(SAR)逻辑，所述采样保持电路和N比特电容阵列相连并与异步动态比较器连接，所述异步动态比较器与异步SAR逻辑连接。

优选地，还包括信号部分，所述信号部分包括差分输入信号、采样时钟、并转串电路的输入时钟和3路并转串电路输出信号。

优选地，所述采样保持电路采用双压型采样保持电路，所述异步逐次逼近式模数转换器的工作过程如下：

采样阶段开始，采样时钟为高电平，进行跟随采样，当低电平到达时，此时采样保持电路开关断开，采样阶段结束；

转换阶段开始，采样的信号传递给N比特电容阵列(CDAC)的电容进行保存，进行第一次比较，将比较结果传输至异步SAR逻辑，执行二进制搜索算法控制CDAC的开关，进行二分法的运算；

循环采样阶段和转换阶段，获得N比特的数据。

优选地，所述异步动态比较器包括环状振荡器的比较器、第一反相器、第二反相器、异或门、第三反相器、第一电容、第四反相器、第二电容、第五反相器和第一NMOS管，所述环状振荡器的比较器分别与第一反相器、第二反相器和第五反相器连接，所述第一反相器和第二反相器分别与异或门连接，所述异或门、第三反相器和第四反相器依次连接，所述第一电容、第三反相器和第四反相器相连，所述第二电容与第四反相器连接，所述第五反相器分别与状振荡器的比较器和第一NMOS管连接，所述第一NMOS管、异或门和第三反相器相连。

优选地，所述环状振荡器的比较器由两个与非门和压控延时单元组成。

优选地，所述异或门包括第一PMOS管、第二PMOS管和第二NMOS管，所述第一PMOS管的栅极与第二PMOS管的漏极连接，所述第二PMOS管的栅极与第一PMOS管的漏极连接，所述第一PMOS管的源极、第二PMOS管的源极、第二NMOS管的源极和第二NMOS管的漏极相连。

优选地，所述N比特电容阵列采用电容阵列的顶板采样。

优选地，所述输出缓冲电路采用并转串电路，所述并转串电路的工作过程如下：

并行数据经过K路D触发器进行采样，由第一时钟信号进行采样控制；

经过K/2个二选一MUX，由第二时钟信号控制；

所述第二时钟信号是第一时钟信号的二分频；

再经过K/2路二选一MUX，由第三时钟信号控制；

所述第三时钟信号是第一时钟信号的四分频；

最后经过一个三选一MUX，将数据输出。

本发明方法及***的有益效果是：本发明通过增加异步动态比较器，不仅维持了自适应调节功耗的特点，还能在一定程度上提高转换速率和采样率，另外，通过低压异或门作为比较器，使得该比较器不仅能在低压情况下运行，而且结构简单，从而降低整体功耗。

附图说明

图1是本发明一种低压低功耗的异步逐次逼近式模数转换器装置的整体结构图；

图2是本发明具体实施例异步逐次逼近式模数转换器的结构示意图；

图3是本发明具体实施例异步动态比较器的结构示意图；

图4是本发明具体实施例环状振荡器的比较器的结构示意图；

图5是本发明具体实施例边沿在压控延时单元中传播的示意图；

图6是本发明具体实施例异步动态比较器的工作时序图；

图7是本发明具体实施例异或门的结构示意图；

图8是本发明具体实施例N比特电容阵列的结构示意图；

图9是本发明具体实施例共模电平产生电路的结构示意图；

图10是本发明具体实施例并转串电路的工作时序图；

图11是本发明具体实施例并转串电路DATA串行数据输出的实现方式的示意图。

附图标记：S/H，采样保持电路；N-bit DAC，N比特电容阵列；Comparator，异步动态比较器；SAR logic，异步SAR逻辑；Vin_p、Vin_n，差分输入信号；CLKs，采样时钟；CLKc，并转串电路的输入时钟；DATA、CLK_out、V_pulse，3路并转串电路输出信号；COMP1，环状振荡器的比较器；inv1，第一反相器；inv2，第二反相器；XOR，异或门；inv3，第三反相器；C1，第一电容；inv4，第四反相器；C2，第二电容；inv5，第五反相器；M1，第一NMOS管；NAND，与非门；Delay cell，压控延时单元；M2，第一PMOS管；M3，第二PMOS管；M0，第二NMOS管；Vcmgenerator，共模电平产生电路；Data register，数据寄存器；Shift register，移位寄存器。

具体实施方式

下面结合附图和具体实施例对本发明做进一步的详细说明。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。

本发明设计了一种中低速(1k-10MS/s采样率)、中高精度(8-12bit分辨率)和低功耗的ADC，提出了基于0.5V电源电压的二进制权重电容DAC、Vcm-based电容开关切换和自适应调节功耗的动态比较器的异步逐次逼近式模数转换器。

参照图1，本发明提供了一种低压低功耗的异步逐次逼近式模数转换器装置，包括异步逐次逼近式模数转换器(Asunchronous SARADC)和输出缓冲电路(Buffer)，所述异步逐次逼近式模数转换器与输出缓冲电路连接，其特征在于，所述异步逐次逼近式模数转换器包括采样保持电路、N比特电容阵列、异步动态比较器、异步SAR逻辑，所述采样保持电路和N比特电容阵列相连并与异步动态比较器连接，所述异步动态比较器与异步SAR逻辑连接。

进一步作为本装置的优选实施例，还包括信号部分，所述信号部分包括差分输入信号、采样时钟、并转串电路的输入时钟和3路并转串电路输出信号。

具体地，采样时钟CLKs输入，首先一路分配给两个采样保持电路，将连续时间输入的差分信号转换为离散时间的差分信号，接着传递给比较器，使其对采样的输入信号和由内部CDAC产生的输出电压进行比较。另外一路采样时钟CLKs分配给异步SAR逻辑电路，控制其执行每个周期的分步转换：触发每个周期的二进制搜索算法转换。N位ADC需要N步来解析输入信号，转换为N比特的数据D<N:0>，最后经过并转串电路，将数据串行输出(DATA，CLK_out和V_pulse)。

进一步作为本方法的优选实施例，所述采样保持电路采用双压型采样保持电路，所述异步逐次逼近式模数转换器的工作过程如下：

采样阶段开始，采样时钟为高电平，进行跟随采样，当低电平到达时，此时采样保持电路开关断开，采样阶段结束；

转换阶段开始，采样的信号传递给N比特电容阵列CDAC的电容进行保存，进行第一次比较，将比较结果传输至SAR逻辑电路，执行二进制搜索算法控制CDAC的开关，进行二分法的运算；

循环采样阶段和转换阶段，获得N比特的数据。

具体地，异步逐次逼近式模数转换器的具体结构参照图2，其中由于电源电压为低压设计，为了使采样MOS管更好地导通，采用双升压型采样保持电路，其运行包括采样阶段和转换阶段两个阶段。

进一步作为本方法的优选实施例，所述异步动态比较器包括环状振荡器的比较器、第一反相器、第二反相器、异或门、第三反相器、第一电容、第四反相器、第二电容、第五反相器和第一NMOS管，所述环状振荡器的比较器分别与第一反相器、第二反相器和第五反相器连接，所述第一反相器和第二反相器分别与异或门连接，所述异或门、第三反相器和第四反相器依次连接，所述第一电容、第三反相器和第四反相器相连，所述第二电容与第四反相器连接，所述第五反相器分别与状振荡器的比较器和第一NMOS管连接，所述第一NMOS管、异或门和第三反相器相连。

具体地，异步动态比较器的结构图参照图3。

进一步作为本装置优选实施例，所述环状振荡器的比较器由两个与非门和压控延时单元组成。

具体地，图4显示了环状振荡器的比较器COMP1的结构，它是由两个与非门NAND和压控延时单元Delay cell组成。当信号CLK_in处于低电平时，比较器处于静止状态；当信号CLK_in从低电平变为高电平时，触发比较器开始工作，此时会向振荡器注入了两条传播的上升沿边沿，并围绕着环形比较器移动，直到一个边沿超过另一个比较结束。其中，差分输入信号Vin_p和Vin_n交替控制延迟单元顶部和底部的限流晶体管，调节上拉和下拉边缘传播延迟。如果Vin_p增加会导致一条边沿传播更快，另一条边沿变慢(Vin_n反之亦然)，如图5所示。当一条传播的边沿超过另一条边沿后，比较器输出会稳定于VDD或GND，输出结果取决于两条边沿的快慢。除此，当环状振荡器的比较器COMP1的在差分输入存在较大压差时，比较器不会进行振荡，直接输出结果，从而节省大量功耗；若差分输入压差较小，会形成环形振荡，随着电压差的减小，决策所需的循环次数也会自动增加。因此，这种比较器在压差大的时候会迅速得出比较结果，功耗较低，随着输入压差的减小，需要的决策时间和功耗也会相应地增加。

另外，此比较器因无法判断其何时比较完成，故一般只应用在同步的模数转换器。本设计根据这一特点进行改进，使其能在异步ADC中也能被使用。本设计实现的方式是在比较器的输出增加一个结果判决电路：在Voutp和Voutn分别增加一个反相器并级联一个异或门XOR，电路如图3所示。那么当Voutp和Voutn的输出结果稳定之后，异或门的输出会从0变为1，而增加的第一MOS管M1是为了增加一个复位功能，电压转换时栅端为低电平，电压转换后栅端从低电平变为高电平，进行重置。在输入压差较小时，Voutp和Voutn的输出一开始会相同地上升下降，随着几个周期的追逐，它们会逐渐拉开距离。特别注意的式，由于异或门的精度有限，若a和b输入的电压差很小时，会在比较器真正判断出结果时就提前做出已经比较结束的错误判断，但是这一时间是很小的，加上后面的延迟单元，与前面的延迟时间做出了一个抵消，因此这种误判并不会对电路造成影响，工作的时序图如图6所示。

进一步作为本装置优选实施例，所述异或门包括第一PMOS管、第二PMOS管和第二NMOS管，所述第一PMOS管的栅极与第二PMOS管的漏极连接，所述第二PMOS管的栅极与第一PMOS管的漏极连接，所述第一PMOS管的源极、第二PMOS管的源极、第二NMOS管的源极和第二NMOS管的漏极相连。

具体地，传统的异或门在低电源电压下很难正常工作，而且堆叠的管子数量较多，会产生较大的动态功耗。为了获得更好地功耗，本设计采用一种低压设计，如图7所示，XOR包括2个PMOS管和1个NMOS管，最后连接两个反相器作为输出缓冲级。当输入a和b都为低电平时，两个PMOS管M2和M3导通，由于管子的漏端是与a、b是交叉连接的，所以会传递一个微弱的低电平信号，又由于NMOS管M0是二极管连接方式，相当于一个电阻，此时会输出一个接近0的小电压；当a和b中一个为高电平另一个为低电平时，其中一个PMOS管会导通，传递高电平，由于PMOS管一点连接着二极管连接的NMOS管，相当串联一个电阻，所以会有一小部分分压，此时会输出一个接近与高电平的电压；当a和b都为高电平时，M2和M3关断但会有微小的漏电流流过二极管连接的NMOS管，输出一个接近于低电平的电压。虽然所有情况输出的电压都不是满摆幅的，但是经过两级反相器进行波形恢复，依然能获得想要的效果。这种结构的XOR不仅有利于低压设计，总管子数量比传统结构少，功耗也更小。

进一步作为本装置优选实施例，所述N比特电容阵列采用电容阵列的顶板采样。

具体地，本设计提出一种DAC的电路结构，参照图8，使用电容阵列的顶板进行采样，采用顶板采样的好处是电容阵列版图面积更小，N次转换的CDAC只需要个单位电容，若采用底板采样，则需要个单位电容。在采样阶段，由于相应的Vinp和Vimn的采样电容器阵列上下对称，根据电荷守恒，在采样阶段，底板的合并电压为Vdd/2(＝Vcm)。特别的是实际上电荷共享部分会存在一个共模电平的漂移，本设计采用动态二极管分压来产生共模电压Vcm，如图9所示。采用动态控制时钟VC进行控制，当采样时和转换结束时，VC置低电平，Vcm产生电路不工作；在ADC转换期间，VC置高电平，产生Vdd/2的电压。

进一步作为本装置优选实施例，所述输出缓冲电路采用并转串电路，所述并转串电路的工作过程如下：

并行数据经过K路D触发器进行采样，由第一时钟信号进行采样控制；

经过K/2个二选一MUX，由第二时钟信号控制；

所述第二时钟信号是第一时钟信号的二分频；

再经过K/2路二选一MUX，由第三时钟信号控制；

所述第三时钟信号是第一时钟信号的四分频；

最后经过一个三选一MUX，将数据输出。

具体地，输出缓冲电路为一种并转串电路，工作时序如图10所示。将ADC输出的K比特并行数据转换为单路串行数据DATA，然后对应每一比特对应输出一个时钟周期CLK_out，在其每个周期T中，前半个周期为低电平，在T/2出开始从低电平向高电平跳变，后半个周期保持高电平。同时，为了判别每一次采样的数据，在DATA输出前增加一个脉冲V_pulse。

DATA串行数据输出的实现方式，如图11所示，Kbit并行数据D<K-1:0>先经过K路D触发器进行采样，由时钟Clk1进行采样控制。然后经过K/2个二选一MUX，由时钟Clk2来控制，接着再经过K/2路二选一MUX，此时的控制时钟是时钟Clk2的二分频(时钟Clk1的四分频)，最后经过一个三选一MUX，将数据DATA输出。

本发明的有益效果具体为：

在ADC整体架构中，为了使整体功耗降低，将整体SARADC电路在低电源电压条件下进行设计，每个模块均采用低压设计，比如说采样保持电路为了使采样管更好地导通，采用双升压的电路增加采样管栅压Vg、XOR门采用一种新型的低压结构等，能更好地在实现电路功能，满足低压环境的要求。

本发明使用的动态比较器功耗不再是线性变化，随着输入压差的大小，进行自适应调节。当差分输入电压较大时，直接输出结果、功耗较低；当差分输入电压较低时，比较时间也随之增加。这种结构一般用在同步时序的ADC中，本设计增加判决电路，在保留自适应调节功耗和高精度的同时，提高了采样率，适用于中低速、中高精度的逐次逼近式模数转换器。

本发明使用一种动态二极管分压产生Vcm的DAC电路结构。在DAC开关切换时序中，传统的底板采样N bit DAC需要2^N个单位电容，假如每个数字码出现概率相同，则平均功耗为

而本设计采用电容共享的DAC，N bit只需要2^N-1个单位电容，减小了一半版图面积，产生的功耗

相比传统底板采样DAC减少了87％的功耗。除此，共模电压Vcm使用MOS管二极管连接方式分压获得，不需要外部增加焊盘和输入额外的共模电压，可减小芯片面积。同时，所设计的Vcm产生电路是动态时序控制的，无静态功耗，在一定程度上减小电路功耗。

本发明使用了一种输出并行数据转串行的电路。一般情况，一个N bitADC会产生Nbit的数据，在芯片上需要N个焊盘，若是高精度芯片(12bits以上)则需要大量焊盘，随之而来的是芯片面积的大大增加，本设计采用并转串的方式，可将N转换为3路串行数据，对于中高精度的ADC具有更高的效益。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (8)

1.一种低压低功耗的异步逐次逼近式模数转换器装置，包括异步逐次逼近式模数转换器和输出缓冲电路，所述异步逐次逼近式模数转换器与输出缓冲电路连接，其特征在于，所述异步逐次逼近式模数转换器包括采样保持电路、N比特电容阵列、异步动态比较器、异步逐次逼近式逻辑，所述采样保持电路和N比特电容阵列相连并与异步动态比较器连接，所述异步动态比较器与异步逐次逼近式逻辑连接。

2.根据权利要求1所述一种低压低功耗的异步逐次逼近式模数转换器装置，其特征在于，还包括信号部分，所述信号部分包括差分输入信号、采样时钟、并转串电路的输入时钟和3路并转串电路输出信号。

3.根据权利要求2所述一种低压低功耗的异步逐次逼近式模数转换器装置，其特征在于，所述采样保持电路采用双压型采样保持电路，所述异步逐次逼近式模数转换器的工作过程如下：

采样阶段开始，采样时钟为高电平，进行跟随采样，当低电平到达时，此时采样保持电路开关断开，采样阶段结束；

转换阶段开始，采样的信号传递给N比特电容阵列的电容进行保存，进行第一次比较，将比较结果传输至异步逐次逼近式逻辑，执行二进制搜索算法控制数模转换电容阵列的开关，进行二分法的运算；

循环采样阶段和转换阶段，获得N比特的数据。

4.根据权利要求3所述一种低压低功耗的异步逐次逼近式模数转换器装置，其特征在于，所述异步动态比较器包括环状振荡器的比较器、第一反相器、第二反相器、异或门、第三反相器、第一电容、第四反相器、第二电容、第五反相器和第一NMOS管，所述环状振荡器的比较器分别与第一反相器、第二反相器和第五反相器连接，所述第一反相器和第二反相器分别与异或门连接，所述异或门、第三反相器和第四反相器依次连接，所述第一电容、第三反相器和第四反相器相连，所述第二电容与第四反相器连接，所述第五反相器分别与环状振荡器的比较器和第一NMOS管连接，所述第一NMOS管、异或门和第三反相器相连。

5.根据权利要求4所述一种低压低功耗的异步逐次逼近式模数转换器装置，其特征在于，所述环状振荡器的比较器由两个与非门和压控延时单元组成。

6.根据权利要求5所述一种低压低功耗的异步逐次逼近式模数转换器装置，其特征在于，所述异或门包括第一PMOS管、第二PMOS管和第二NMOS管，所述第一PMOS管的栅极与第二PMOS管的漏极连接，所述第二PMOS管的栅极与第一PMOS管的漏极连接，所述第一PMOS管的源极、第二PMOS管的源极、第二NMOS管的源极和第二NMOS管的漏极相连。

7.根据权利要求6所述一种低压低功耗的异步逐次逼近式模数转换器装置，其特征在于，所述N比特电容阵列采用电容阵列的顶板采样。

8.根据权利要求7所述一种低压低功耗的异步逐次逼近式模数转换器装置，其特征在于，所述输出缓冲电路采用并转串电路，所述并转串电路的工作过程如下：

并行数据经过K路D触发器进行采样，由第一时钟信号进行采样控制；

经过K/2个二选一MUX，由第二时钟信号控制；

所述第二时钟信号是第一时钟信号的二分频；

再经过K/2路二选一MUX，由第三时钟信号控制；

所述第三时钟信号是第一时钟信号的四分频；

最后经过一个三选一MUX，将数据输出。

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