CN114095000A - 应用于数字开关电源的混合型dpwm电路 - Google Patents

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叶茂
刘培研
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张启智
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潘文斌
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Abstract

本发明涉及混合信号集成电路领域，为实现高频率、高线性度、高分辨率的数字脉宽调制(DPWM)，本发明，应用于数字开关电源的混合型DPWM电路，包括延迟锁相环、多路选择器、计数器、比较器、RS触发器，延迟锁相环构成闭环结构，通过外部的起振信号开始振荡和延迟，输出延迟信号，延迟信号送入多路选择器输出与之对应的延迟信号B；实时与高N位控制字进行比较，当两者相等时，输出高电平信号A；信号A与信号B通过与门产生复位信号Reset。本发明主要应用于数字开关电源的混合型DPWM电路设计制造场合。

Description

应用于数字开关电源的混合型DPWM电路
技术领域
本发明涉及混合信号集成电路领域，特别涉及数字开关电源与工业控制***，广泛应用在测量、通信、功率控制与变换等许多领域中，对被控***进行精确的脉宽调制。
背景技术
开关电源是工作在高频开关状态下的供电装置，具有效率高、损耗小、发热低的特点，现已在工业自动化控制、照明、通讯设备、电子数码产品等领域广泛应用。现阶段开关电源普遍采用传统的模拟控制方式，然而模拟电源存在着非线性、误差、漂移、老化等问题，且随着电力电子技术和控制技术的不断发展，为进一步提高开关电源性能并丰富开关电源的控制方式，数字开关电源已成为新的研究热点。
随着数字开关电源在电源管理领域中飞速发展，数字DC-DC已逐渐成为了学术界和工业界的热点。与模拟电源相比，数字电源在效率、建立性和移植性等方面具有优势，因此数字电源广受工业界的青睐。
虽然数字控制在电源领域有着明显的优势，但目前仍处于研究阶段，尚有很多问题亟待解决。而数字脉宽调制器(DPWM,Digital Pulse Width Modulation)是数字开关电源中最重要的模块之一，用于提供数字控制反馈环路的输出，因此DPWM的性能直接影响着数字控制部分的性能。随着开关频率的不断提高，如何解决DPWM分辨率与时钟频率之间的矛盾成为数字控制电源的主要研究热点之一。开关电源输出电压的精度越高，要求DPWM的分辨率就越高，所需***时钟频率也随之提高，这样必将导致***功耗剧增，引发散热、***效率降低等一系列的问题。在满足输出电压精度的同时降低***时钟频率，是小功率高频数字电源所面临的挑战。因此，高频率高分辨率的DPWM是高性能数字开关电源设计的关键。
发明内容
为克服现有技术的不足，本发明旨在提出一种应用于数字开关电源的混合型DPWM电路结构，实现高频率、高线性度、高分辨率的数字脉宽调制(DPWM)。为此，本发明采取的技术方案是，应用于数字开关电源的混合型DPWM电路，包括延迟锁相环、多路选择器、计数器、比较器、RS触发器，外部输入M位占空比控制字，将M位控制字拆分为高N位和低M-N位，延迟锁相环构成闭环结构，通过外部的起振信号开始振荡和延迟，输出Q1、Q2、Q3……Q2 M-N共2M-N个延迟信号，2M-N个延迟信号送入多路选择器，多路选择器为2M-N：1选择器；低M-N位控制字作为2M-N：1选择器的选择信号，输出与之对应的延迟信号B；所述的Q2 M-N信号作为N位计数器的时钟信号，在每个上升沿到来时，计数器的值cnt[N:1]相应加1；计数值cnt[N:1]送入比较器1中，实时与高N位控制字进行比较，当两者相等时，输出高电平信号A；信号A与信号B通过与门产生复位信号Reset；同时，计数值cnt[N:1]送入比较器2中，当计数值cnt[N:1]全为0时，输出高电平信号C，上述的Q2 M-N信号和信号C通过与门产生置位信号Set；RS触发器根据置位信号Set将其输出信号DPWM拉高至高电平，根据复位信号Reset将输出信号DPWM拉低至低电平。
本发明的特点及有益效果是：
本发明提出了一种应用于数字开关电源的混合型DPWM电路结构，可实现高频率、高分辨率、高分辨率的PWM波输出。
本发明提出的结构克服了传统的计数型DPWM和延迟型DPWM的缺点。计数型DPWM当精度较高时，其工作频率将成指数形式上升，同时带来较大的面积与功耗损失。延迟型DPWM由于温度或工艺偏差的存在，会导致延迟链的延迟时间不相等，同时延迟型DPWM占用面积很大。然而本发明提出的混合型DPWM结合了二者的结构特点，将计数型DPWM线性度高、分辨率高的优势，以及延迟型DPWM无需额外的时钟信号的优势结合起来，采用闭环的延迟锁相环，在其内部产生固定振荡周期的信号作为时钟信号。
本发明提出的混合型DPWM结构，能够在高分辨率与高频率的矛盾之间进行折中，同时具备高线性度等优势，并且极大地缩小了电路面积。
附图说明：
图1整体电路的结构图。
图2 4位混合型DPWM的结构图。
图3延时锁相环的结构图。
图4延迟锁相环的时序图。
图5输入4’b1011的时序图。
具体实施方式
本发明提出一种高分辨率的混合型DPWM电路结构，由延迟锁相环(DLL)、多路选择器、计数器、比较器、RS触发器等模块构成，其结构如图1所示。
外部输入M位占空比控制字，将M位控制字拆分为高N位和低M-N位，对高位和低位分别进行处理。延迟锁相环构成闭环结构，通过外部的起振信号开始振荡和延迟，输出Q1、Q2、Q3……Q2 M-N共2M-N个延迟信号。2M-N个延迟信号送入2M-N：1选择器，低M-N位控制字作为选择信号，输出与之对应的延迟信号B。上述的Q2 M-N信号作为N位计数器的时钟信号，在每个上升沿到来时，计数器的值cnt[N:1]相应加1。计数值cnt[N:1]送入比较器1中，实时与高N位控制字进行比较，当两者相等时，输出高电平信号A。信号A与信号B通过与门产生复位信号Reset。同时，计数值cnt[N:1]送入比较器2中，当计数值cnt[N:1]全为0时，输出高电平信号C，上述的Q2 M-N信号和信号C通过与门产生置位信号Set。RS触发器根据置位信号Set将输出信号DPWM拉高至高电平，根据复位信号Reset将输出信号DPWM拉低至低电平。由此，最终输出占空比可调的方波信号DPWM，通过M位占空比控制字进行脉宽调制。
本发明提出一种高分辨率的混合型DPWM电路结构，其结构如图1所示。本电路由延迟锁相环(DLL)、多路选择器、计数器、比较器、RS触发器等模块构成。外部输入M位占空比控制字，将M位控制字拆分为高N位和低M-N位，对高位和低位分别进行处理。延迟锁相环构成闭环结构，通过外部的起振信号开始振荡和延迟，输出Q1、Q2、Q3……Q2 M-N共2M-N个延迟信号。2M-N个延迟信号送入2M-N：1选择器，低M-N位控制字作为2M-N：1选择器的选择信号，输出与之对应的延迟信号B。上述的Q2 M-N信号作为N位计数器的时钟信号，每个上升沿到来时，计数器的值cnt[N:1]相应加1。计数值cnt[N:1]送入比较器1中，实时与高N位控制字进行比较，当两者相等时，输出高电平信号A。信号A与信号B通过与门产生复位信号Reset。同时，计数值cnt[N:1]送入比较器2中，当计数值cnt[N:1]全为0时，输出高电平信号C，上述的Q2 M-N信号与信号C通过与门产生置位信号Set。RS触发器根据置位信号Set将输出信号DPWM拉高至高电平，根据复位信号Reset将输出信号DPWM拉低至低电平。由此，最终输出占空比可调的方波信号DPWM，通过M位占空比控制字进行脉宽调制。
下面以4位混合型DPWM为例进行说明。将4位占空比控制字拆分为高2位和低2位，即M＝4，N＝2，M-N＝2，其结构如图2所示。外部输入4位占空比控制字，将4位控制字拆分为高2位和低2位，对高位和低位分别进行处理。延迟锁相环构成闭环结构，通过外部的起振信号开始振荡和延迟，输出Q0、Q1、Q2、Q3共4个延迟信号。4个延迟信号送入4：1选择器，低2位控制字作为选择信号，输出与之对应的延迟信号B。上述的Q3信号作为2位计数器的时钟信号，每个上升沿到来时，计数器的值cnt[1:0]相应加1。计数值cnt[1:0]送入比较器1中，实时与高2位控制字进行比较，当两者相等时，输出高电平信号A。信号A与信号B通过与门产生复位信号Reset。同时，计数值cnt[1:0]送入比较器2中，当计数值cnt[1:0]全为0时，输出高电平信号C，上述的Q3信号与信号C通过与门产生置位信号Set。RS触发器根据置位信号Set将输出信号DPWM拉高至高电平，根据复位信号Reset将输出信号DPWM拉低至低电平。由此，最终输出占空比可调的方波信号DPWM，通过4位占空比控制字进行脉宽调制。
延迟锁相环采用闭环结构，其由4个D触发器、1个或门与若干延迟单元构成，如图3所示。上一个D触发器的输出端Q通过若干延迟单元后与下一个D触发器的时钟端CP相连，下一个D触发器的输出端Q通过若干延迟单元后与上一个D触发器的复位端R相连，最后一个D触发器的输出端Q通过若干延迟单元后与或门连接，或门与第一个D触发器的时钟端CP相连，彼此收尾相接，构成闭环结构的延迟锁相环。当起振信号EN给入一脉冲信号时，通过或门输出脉冲信号，作为第1个触发器的上升沿，第1个D触发器输出高电平Q0＝1，经过若干延迟单元到达第2个触发器，作为第2个触发器的上升沿，第2个触发器输出高电平Q1＝1，Q1将对第1个触发器进行复位Q0＝0，同时Q1经过若干延迟单元到达第3个触发器，作为第3个触发器的上升沿，第3个触发器输出高电平Q2＝1，Q2将对第2个触发器进行复位Q1＝0，同时Q2经过若干延迟单元到达第4个触发器，作为第4个触发器的上升沿，第4个触发器输出高电平Q3＝1，Q3将对第3个触发器进行复位Q2＝0，同时Q3经过若干延迟单元到达第1个触发器，作为第1个触发器的上升沿，第1个D触发器输出高电平Q0＝1……以此类推，循环往复，构成了延迟锁相环，输出4个不同的延迟信号Q0、Q1、Q2、Q3。其时序图如图4所示。
下面以4位混合型DPWM电路结构，输入4位占空比控制字4’b1011为例进行说明。上述已说明延迟锁相环的工作原理，输出信号Q3、Q0、Q1、Q2分别进入4:1选择器的00、01、10、11。4位占空比控制字被拆分为高2位2’b10和低2位2’11，低2位2’11作为4:1选择器的选择控制端，输出Q2(2’b11)，即信号B。同时Q3作为2位计数器的时钟，计数器开始计数，当计数器的计数值等于高2位时，即cnt[1:0]＝2’b10，经过比较器1输出高电平信号A。信号A与信号B经过与门，产生复位信号Reset。另一方面，当计数器的计数值等于全0时，即cnt[1:0]＝2’b00，经过比较器2输出高电平信号C，Q3与信号C经过与门，产生置位信号Set。RS触发器根据置位信号Set将输出信号DPWM拉高至高电平，根据复位信号Reset将输出信号DPWM拉低至低电平。由此，最终输出占空比为11/16的方波信号DPWM，与输入的4位占空比控制字4’b1011一致。其工作时序图如图5所示。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种应用于数字开关电源的混合型DPWM电路，其特征是，包括延迟锁相环、多路选择器、计数器、比较器、RS触发器，外部输入M位占空比控制字，将M位控制字拆分为高N位和低M-N位，延迟锁相环构成闭环结构，通过外部的起振信号开始振荡和延迟，输出Q1、Q2、Q3……Q2 M-N共2M-N个延迟信号，2M-N个延迟信号送入多路选择器，多路选择器为2M-N：1选择器；低M-N位控制字作为2M-N：1选择器的选择信号，输出与之对应的延迟信号B；所述的Q2 M-N信号作为N位计数器的时钟信号，在每个上升沿到来时，计数器的值cnt[N:1]相应加1；计数值cnt[N:1]送入比较器1中，实时与高N位控制字进行比较，当两者相等时，输出高电平信号A；信号A与信号B通过与门产生复位信号Reset；同时，计数值cnt[N:1]送入比较器2中，当计数值cnt[N:1]全为0时，输出高电平信号C，上述的Q2 M-N信号和信号C通过与门产生置位信号Set；RS触发器根据置位信号Set将其输出信号DPWM拉高至高电平，根据复位信号Reset将输出信号DPWM拉低至低电平。
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宋慧滨;梁雷;王永平;李菲;孙伟峰;: "基于延迟锁定环技术的数字脉宽调制器的设计与实现", 电子器件, no. 02, 20 April 2015 (2015-04-20) *

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