CN114078958A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请公开一种半导体器件及其制造方法。一种用于制造半导体器件的方法，包括：在衬底中形成接触孔；用插塞材料填充接触孔；通过刻蚀插塞材料形成接触插塞；通过刻蚀衬底以使其与接触插塞的侧壁对准而形成沟槽，所述沟槽暴露出接触插塞的侧壁；在接触插塞的暴露侧壁和沟槽的表面上形成栅极绝缘层；以及在栅极绝缘层上形成栅电极，所述栅电极部分地填充沟槽。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2020年8月14日提交的申请号为10-2020-0102401的韩国专利申请的 优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例涉及半导体器件及其制造方法，并且更具体地，涉及具有字线 和位线的半导体器件及其制造方法。
背景技术
随着半导体器件的集成度越来越高，由字线和位线接触插塞所占的面积正在缩小。 因此，尽管已经提出了各种技术来防止在字线和位线接触插塞之间发生的短路缺陷，但 是仍需要进一步的改进。一种这样的技术采用在字线和位线接触插塞之间形成氧化物膜。
发明内容
本公开的实施例提供了一种具有位线接触插塞和栅极绝缘层的半导体器件以及用 于制造该半导体器件的方法。
根据本公开的实施例，一种用于制造半导体器件的方法包括：在衬底中形成接触孔； 用插塞材料填充接触孔；通过刻蚀插塞材料形成接触插塞；通过刻蚀衬底以使其与接触 插塞的侧壁对准而形成沟槽，所述沟槽暴露出接触插塞的侧壁；在接触插塞的暴露侧壁和沟槽的表面上形成栅极绝缘层；以及在栅极绝缘层上形成栅电极，该栅电极部分地填 充沟槽。
该技术可以通过早于字线而形成位线接触插塞来降低工艺难度，从而形成稳定的结 构。
该技术可以在位线接触插塞的侧壁上形成栅极氧化膜，从而防止在位线接触插塞与 栅电极之间的短路缺陷。
根据以下附图和详细描述，本公开的这些和其他特征以及优点对于本领域的普通技 术人员将变得显而易见。
附图说明
图1A、图1B、图1C和图1D是示出根据本公开的实施例的半导体器件的视图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J和图 2K是示出根据本公开的实施例的制造半导体器件的方法的视图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J和图 3K是沿图2A至图2K的线A-A′和线B-B′截取的截面图。
图4A、图4B、图4C、图4D和图4E是示出根据本公开的实施例的用于制造半导 体器件的方法的视图。
图5是示出根据本公开的实施例的半导体器件的顶视图。
图6A、图6B、图6C、图6D、图6E、图6F、图6G、图6H和图6I是示出根据本 公开的实施例的半导体器件的截面图。
图7是示出根据本公开的实施例的半导体器件的截面图。
图8是示出根据本公开的实施例的半导体器件的截面图。
图9A和图9B是示出根据本公开的实施例的半导体器件的顶视图。
图10A、图10B、图10C和图10D是示出根据本公开的实施例的用于制造半导体器 件的方法的视图。
具体实施方式
在本文中可以使用示例的截面图、平面图和框图描述本公开的实施例，并且可以根 据例如制造技术和/或公差对其进行修改。因此，本公开的实施例不限于如本文所示出和 所说明的特定类型，而是可以包括由制造工艺导致的改变或修改。例如，可以示意性地示出附图中示出的区域或区，并且仅将它们的示出形状提供作为示例，而不旨在限制本 公开的类别或范围。为了说明的目的，附图中所示的元件可能会根据其厚度和间隔而被 放大。可以从描述中省略与本公开的主题无关的众所周知的组件或元件。在整个说明书 和附图中，相同或基本相同的附图标记用于表示相同或基本相同的元件。
在下文中，参考附图详细描述本公开的实施例。为了便于说明，描述主要集中于动态随机存取存储器(DRAM)，但是本公开不限于此，并且可以适用于其他存储器或半导 体器件。
图1A、图1B、图1C和图1D是示出根据本公开的实施例的半导体器件100的视图。 图1A是半导体器件100的顶视图。图1B示出了沿着图1A的线A-A′和线B-B′截取的截 面图。图1C是图1A的C部分的放大图。图1D是示出半导体器件100的插塞间隔物 SP的立体图。
参考图1A和图1B，可以在衬底101上形成元件隔离层103。元件隔离层103可以 位于隔离沟槽102中。有源区域104可以由元件隔离层103限定。
衬底101可以包括适合于半导体加工的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括例如硅、单晶硅、多晶硅、非晶硅、锗硅、 单晶锗硅、多晶锗硅、碳掺杂的硅、它们的组合或它们的多层结构。衬底101可以包括 其他半导体材料，例如锗。衬底101可以包括化合物半导体衬底，例如，第III至V族 半导体衬底，诸如GaAs。衬底101可以包括绝缘体上硅(SOI)衬底。
元件隔离层103可以是通过沟槽刻蚀形成的浅沟槽隔离(STI)区域。可以通过用绝缘材料填充浅沟槽(例如，隔离沟槽102)而形成元件隔离层103。元件隔离层103 可以包括例如硅氧化物、硅氮化物或它们的组合。可以使用化学气相沉积(CVD)或其 他沉积工艺来以绝缘材料填充隔离沟槽102。另外可以使用平坦化工艺，诸如化学机械 抛光(CMP)。
可以在有源区域104中形成源极/漏极区SD。可以执行掺杂工艺以形成源极/漏极区 SD。掺杂工艺可以包括例如注入或等离子体掺杂(PLAD)。源极/漏极区SD可以掺杂有 导电杂质。例如，导电杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。源极/漏极 区SD的底表面可以位于距有源区域104的顶表面的预定深度处。源极/漏极区SD可以 对应于源极区和漏极区。源极/漏极区SD可以具有相同的深度。源极/漏极区SD可以各 自是其中与位线接触插塞或储存节点接触插塞连接的区域。
层间绝缘层105可以被形成在衬底101上并且可以与衬底101接触。层间绝缘层105可以包括绝缘材料。层间绝缘层105可以包括例如硅氧化物、硅氮化物、低k材料或它 们的组合。层间绝缘层105可以包括原硅酸四乙酯(TEOS)。层间绝缘层105可以包括 一个或更多个层。层间绝缘层105可以包括由不同材料形成的一个或更多个层。根据一 个实施例，层间绝缘层105可以包括两个层。根据实施例，层间绝缘层105可以包括由 硅氧化物形成的层和由硅氮化物形成的层。
可以在衬底101中形成沟槽T。沟槽T可以被称为“栅极沟槽”。沟槽T可以包括 第一沟槽T1以及与第一沟槽T1平行的第二沟槽T2。第一沟槽T1和第二沟槽T2可以 彼此间隔开并且沿着一个方向延伸。沟槽T可以具有与有源区域104和元件隔离层103 交叉的线状。沟槽T的侧壁可以邻接源极/漏极区SD。沟槽T的底表面可以处于比源极 /漏极区SD的底表面低的水平处。沟槽T的底表面可以处于比元件隔离层103的底表面 高的水平处。沟槽T可以包括通过刻蚀层间绝缘层105而提供的上部区域和通过刻蚀衬 底101而提供的下部区域。沟槽T的下部区域可以具有比沟槽T的上部区域大的深度。
接触插塞106可以形成在沟槽T之间。接触插塞106可以形成在第一沟槽T与第二沟槽T2之间。接触插塞106可以穿透层间绝缘层105。接触插塞106可以形成在衬底101中。接触插塞106可以穿过层间绝缘层105并且在衬底101内部延伸。接触插塞106 可以被称为“掩埋插塞”。接触插塞106可以包括延伸至衬底101的内部的下部和穿透层 间绝缘层105的上部。接触插塞106的下部的深度可以大于上部的深度。即，接触插塞 106中的延伸到衬底101的内部的部分的深度可以大于穿透层间绝缘层105的部分的深 度。接触插塞106可以被掩埋在衬底101中。
接触插塞106的顶视图的形状可以为在彼此面对的表面之间断裂的椭圆形。接触插 塞106的顶视图的形状可以为在彼此面对的表面之间断开的圆形。接触插塞106的顶视图可以具有矩形形状。沟槽T可以与接触插塞106的侧表面自对准。沟槽T可以包括位 于接触插塞106的一个侧表面上的第一沟槽T。沟槽T可以包括位于接触插塞106的相 对侧表面上的第二沟槽T。接触插塞106的两个侧壁可以接触第一沟槽T和第二沟槽T2。 沟槽T的底表面可以位于比接触插塞106的底表面深的位置。接触插塞106的横截面在 其顶部和底部可以具有相同的宽度。接触插塞106的横截面在顶部的宽度可以大于在底 部的宽度。接触插塞106的横截面可以具有竖直的形状。接触插塞106的横截面可以具 有倾斜的形状。
接触插塞106可以包括半导体材料。接触插塞106可以包括含硅的材料。接触插塞106可以包括例如多晶硅。多晶硅可以掺杂有杂质。根据一个实施例，接触插塞106可 以通过选择性外延生长(SEG)而形成。例如，接触插塞106可以包括SEG磷化硅(SiP)。 可以通过选择性外延生长(SEG)而形成无空隙的接触插塞106。
插塞间隔物SP可以被形成为围绕接触插塞106的外壁。插塞间隔物SP可以不与沟槽T重叠。插塞间隔物SP的顶视图可以具有不连续的环形形状。插塞间隔物SP的截面 可以具有倾斜的形状。插塞间隔物SP可以不连续地围绕接触插塞106的下部外壁。插 塞间隔物SP可以位于沟槽T之间。插塞间隔物SP可以包括绝缘材料。插塞间隔物SP 可以包括含氮材料。插塞间隔物SP可以包括例如硅氧化物、硅氮化物、硅氮氧化物或 它们的组合。根据一个实施例，插塞间隔物SP可以由硅氮化物形成。可以例如通过化 学气相沉积(CVD)或原子层沉积(ALD)来形成插塞间隔物SP。插塞间隔物SP可以 通过使用二氯硅烷(SiH2Cl2)和氨气(NH3)作为反应气体的原子层沉积(ALD)或低 压化学气相沉积(LPCVD)工艺来选择性地生长。
可以在沟槽T中形成栅极结构BG。栅极结构BG可以包括栅极绝缘层107、栅电 极108和栅极覆盖层109。栅极结构BG可以以线的形式延伸。栅极结构BG可以被称为 “掩埋式栅极结构”。
栅极绝缘层107可以被形成在沟槽T的表面和侧壁上并且可以与沟槽T的表面和侧壁接触。栅极绝缘层107可以覆盖沟槽T的表面和侧壁。栅极绝缘层107可以从沟槽T 的底表面向接触插塞106的侧壁竖直地并连续地延伸。可以通过沉积氧化物膜或氮化物 膜来形成栅极绝缘层107。可以通过沉积方法诸如化学气相沉积(CVD)或原子层沉积 (ALD)来形成栅极绝缘层107。栅极绝缘层107也可以通过氧化形成。栅极绝缘层107 可以通过热氧化形成。根据实施例，可以通过氧化沟槽T的底表面和侧壁来形成栅极绝 缘层107。
栅极绝缘层107可以包括第一氧化物107A、第二氧化物107B和第三氧化物107C。第一氧化物107A可以包括接触插塞106的侧壁的氧化物。第一氧化物107A可以通过氧 化接触插塞106的暴露的侧壁而形成。第二氧化物107B可以包括衬底101的暴露表面 的氧化物。第二氧化物107B可以通过氧化衬底101的暴露表面而形成。可以通过沟槽T 形成衬底101的暴露表面。第三氧化物107C可以包括层间绝缘层105的暴露表面的氧 化物。第三氧化物107C可以通过氧化层间绝缘层105的暴露表面而形成。可以通过沟 槽T形成层间绝缘层105的暴露表面。第二氧化物107B可以从第一氧化物107A延伸。 第二氧化物107B可以从第三氧化物107C延伸。
栅极绝缘层107可以包括例如硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合。高k材料可以包括介电常数比氧化硅的介电常数大的材料。高k材料可以包括 至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括铪氧化物、铪硅氧 化物、铪硅氮氧化物或它们的组合。根据一个实施例，高k材料可以包括镧氧化物、镧 铝氧化物、锆氧化物、锆硅氧化物、锆硅氮氧化物、铝氧化物或它们的组合。对于高k 材料，可以可选地使用其他已知的高k材料。第一氧化物107A、第二氧化物107B和第 三氧化物107C可以包括相同的材料。第一氧化物107A、第二氧化物107B和第三氧化 物107C可以包括例如硅氧化物。
栅电极108可以形成在栅极绝缘层107上并且可以与栅极绝缘层107接触。栅电极108可以部分地填充沟槽T。为了形成栅电极108，可以执行凹陷工艺。因此，栅电极 108可以被称为“掩埋式栅电极”或“掩埋式字线”。栅电极108的顶表面可以处于比接 触插塞106的底表面低的水平处。栅电极108的顶表面可以与接触插塞106的底表面处 于同一水平。
栅电极108可以包括金属、金属氮化物或它们的组合。例如，栅电极108可以由氮化钛(TiN)、钨(W)或氮化钛/钨(TiN/W)形成。氮化钛/钨(TiN/W)可以具有这样 的结构，该结构是通过共形地形成氮化钛以及然后用钨部分地填充沟槽T而得到的。栅 电极108可以包括氮化钛。栅电极108可以包括含钨材料，该含钨材料包含作为主要元 素的钨。
栅极覆盖层109可以被形成在栅电极108上并且可以与栅电极108接触。栅极覆盖层109可以填充沟槽T的剩余部分。栅极覆盖层109可以与接触插塞106相邻，利用在 它们之间的栅极绝缘层107将两者分开。即，栅极绝缘层107可以延伸以位于栅极覆盖 层109与接触插塞106之间以将两者电隔离。栅极覆盖层109的顶表面可以与层间绝缘 层105的顶表面处于同一水平。栅极覆盖层109包括绝缘材料。栅极覆盖层109可以包 括例如硅氮化物。根据一个实施例，栅极覆盖层109可以包括例如硅氧化物。根据实施 例，栅极覆盖层109可以具有多层的氮化物-氧化物-氮化物(NON)结构。
参考图1C，接触插塞106可以包括第一侧表面S1以及位于第一侧表面S1相对位 置的第二侧表面S2。接触插塞106的顶视图可以包括第三侧表面S3以及位于第三侧表 面S3相对位置的第四侧表面S4。第一侧表面S1和第二侧表面S2可以与第三侧表面S3 和第四侧表面S4相交。
第一侧表面S1可以与第二侧表面S2平行。第一侧表面S1和第二侧表面S2可以具有直线状。第一侧表面S1和第二侧表面S2可以具有直线轮廓。第一侧表面S1和第二 侧表面S2可以不直接接触插塞间隔物SP。第一侧表面S1和第二侧表面S2可以直接接 触栅极绝缘层107。
第三侧表面S3和第四侧表面S4可以彼此面对。第三侧表面S3和第四侧表面S4可以具有弯曲或弧形的形状。第三侧表面S3和第四侧表面S4可以具有弯曲或弧形的轮廓。 第三侧表面S3和第四侧表面S4可以直接接触插塞间隔物SP。第三侧表面S3和第四侧 表面S4可以不直接接触栅极绝缘层107。
接触插塞106的顶视图可以具有各种形状，包括例如圆形、椭圆形或矩形。接触插塞106的X方向上的宽度WX可以与Y方向上的宽度WY相同。接触插塞106的X方 向上的宽度WX可以小于Y方向上的宽度WY。接触插塞106的X方向上的宽度WX 可以大于Y方向上的宽度WY。
参考图1D，插塞间隔物SP可以包括彼此面对的一对侧壁。插塞间隔物SP可以具 有弯曲或弧形的形状。插塞间隔物SP可以包括平行的横截面。
插塞间隔物SP在D1方向上的横截面的顶视图可以具有不连续的环形形状。插塞间隔物SP在D1方向上的横截面的顶视图可以具有彼此面对的弯曲或弧形的形状。插塞 间隔物SP的彼此面对的一对侧壁之间的间隔可以从上部水平向下部水平减小。插塞间 隔物SP在D2方向上的横截面可以具有倾斜的形状。插塞间隔物SP在D2方向上的横 截面可以具有直线状。
根据上述实施例，可以通过早于栅极结构BG而形成接触插塞106来降低形成接触插塞106的工艺难度。因此，可以形成稳定的结构。此外，可以通过在接触插塞106的 侧壁上形成栅极绝缘层107来缓解接触插塞106与栅电极108之间的短路缺陷。
图2A至图2K和图3A至图3K是示出根据本公开的实施例的用于制造半导体器件 的方法的视图。图2A至图2K是半导体器件的顶视图。图3A至图3K是沿图2A至图2K的线A-A′和B-B′截取的截面图。
参考图2A和图3A，制备衬底11。衬底11可以包括适合于半导体加工的材料。衬 底11可以包括半导体衬底。衬底11可以由含硅材料形成。衬底11可以包括例如硅、单 晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、碳掺杂的硅、它们的组合或它们 的多层结构。衬底11可以包括其他半导体材料，例如锗。衬底11可以包括化合物半导 体衬底，例如第III至V族半导体衬底，诸如GaAs。在一个实施例中，衬底11可以包 括绝缘体上硅(SOI)衬底。
可以在衬底11中形成元件隔离层13和有源区域14。有源区域14可以由元件隔离层13限定。元件隔离层13可以是通过沟槽刻蚀而形成的浅沟槽隔离(STI)区域。可以 通过用绝缘材料填充浅沟槽(例如，隔离沟槽12)来形成元件隔离层13。元件隔离层 13可以包括例如硅氧化物、硅氮化物或它们的组合。可以使用化学气相沉积(CVD)或 其他沉积工艺来以绝缘材料填充隔离沟槽12。另外可以使用平坦化工艺，诸如化学机械 抛光(CMP)。
可以在有源区域14中形成源极/漏极区SD。可以执行掺杂工艺以形成源极/漏极区SD。掺杂工艺可以包括例如注入或等离子体掺杂(PLAD)。源极/漏极区SD可以掺杂有 导电杂质。例如，导电杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。每个源极/ 漏极区SD的底表面可以位于距有源区域14的顶表面的预定深度处。源极/漏极区SD可 以对应于源极区和漏极区。源极/漏极区SD可以具有相同的深度。源极/漏极区SD可以 各自是其中与位线接触插塞或储存节点接触插塞连接的区域。
层间绝缘层15可以形成在衬底11上并且可以与衬底11接触。层间绝缘层15可以包括绝缘材料。层间绝缘层15可以包括例如硅氧化物、硅氮化物、低k材料或它们的组 合。在一个实施例中，层间绝缘层15可以包括原硅酸四乙酯(TEOS)。层间绝缘层15 可以包括一个或更多个层。层间绝缘层15可以包括由不同材料形成的一个或更多个层。 根据一个实施例，层间绝缘层15可以包括两个层。根据实施例，层间绝缘层15可以包 括由硅氧化物形成的层和由硅氮化物形成的层。
参考图2B和图3B，接触孔掩模16可以被形成在层间绝缘层15上并且可以与层间绝缘层15接触。接触孔掩模16可以包括光致抗蚀剂图案。
可以通过使用接触孔掩模16作为刻蚀掩模来刻蚀层间绝缘层15而形成接触孔17。从顶视图看，接触孔17的形状可以为圆形或椭圆形。接触孔17可以被形成为穿透层间 绝缘层15。可以包括使衬底11的暴露表面凹陷的步骤。接触孔17可以形成在衬底11 中。在使用接触孔掩模16作为刻蚀掩模来刻蚀层间绝缘层15时，可以使衬底11的一部 分与层间绝缘层105一起被刻蚀。因此，衬底11的一部分可以通过接触孔17被暴露。 接触孔17的底表面可以位于比衬底11的顶表面低的水平处。接触孔17的底表面可以位 于比源极/漏极区SD的底表面高的水平处。
参考图2C和图3C，预间隔物层(preliminary spacer layer)18A′可以被形成为覆盖层间绝缘层15和接触孔17。预间隔物层18A′可以包括绝缘材料。预间隔物层18A′可 以包括含氮材料。预间隔物层18A′可以包括例如硅氧化物、硅氮化物、硅氮氧化物或它 们的组合。根据一个实施例，预间隔物层18A′可以由硅氮化物形成。
预间隔物层18A′可以例如通过化学气相沉积(CVD)或原子层沉积(ALD)形成。 预间隔物层18A′可以通过使用二氯硅烷(SiH2Cl2)和氨气(NH3)作为反应气体的原子 层沉积(ALD)或低压化学气相沉积(LPCVD)工艺来选择性地生长。
参考图2D和图3D，可以通过刻蚀预间隔物层18A′来形成预间隔物18A。随着形 成预间隔物18A，可以暴露衬底11的一部分。随着形成预间隔物18A，可以暴露接触孔 17的底表面。可以利用预间隔物18A进一步扩大在接触孔17内暴露的衬底11的表面。 可以利用预间隔物18A进一步使在接触孔17内部暴露的衬底11的表面凹陷。可以利用 预间隔物18A进一步刻蚀在接触孔17内部暴露的衬底11的表面。因此，可以形成凹陷 的接触孔17R。
凹陷的接触孔17R可以穿透层间绝缘层15。凹陷的接触孔17R的底表面可以形成在衬底11中。凹陷的接触孔17R可以穿透层间绝缘层105并且形成在衬底11中。
随着形成预间隔物18A，可以暴露层间绝缘层15的顶表面。预间隔物18A可以覆 盖凹陷的接触孔17R的侧壁。预间隔物18A的形状可以为围绕凹陷的接触孔17R的侧 壁。从顶视图看，预间隔物18A可以具有环形形状。预间隔物18A的周长可以从预间隔 物18A的顶部向底部变窄。预间隔物18A的截面可以具有倾斜的形状。
参考图2E和图3E，可以在接触孔17R中形成插塞材料19A。插塞材料19A可以 填充接触孔17R。为了形成插塞材料19A，可以形成插塞材料层19A′以覆盖层间绝缘层 15。这可以包括将插塞材料层19A′平坦化以暴露层间绝缘层15的顶表面的工艺。因此， 可以暴露插塞材料19A的顶表面。插塞材料19A的顶表面可以与层间绝缘层15的顶表 面处于相同水平。插塞材料19A可以穿透层间绝缘层15并且与衬底11的一部分接触。
插塞材料19A可以包括半导体材料。插塞材料19A可以包括导电材料。插塞材料19A可以包括含硅材料。插塞材料19A可以包括例如多晶硅。多晶硅可以掺杂有杂质。 根据一个实施例，插塞材料19A可以通过选择性外延生长(SEG)形成。例如，插塞材 料19A可以包括SEG磷化硅(SiP)。这样，可以通过SEG形成无空隙的插塞材料19A。
参考图2F和图3F，沟槽硬掩模层20A可以被形成在层间绝缘层15和插塞材料19A上并且可以与层间绝缘层15和插塞材料19A直接接触。沟槽硬掩模层20A可以被形成 为在层间绝缘层15中限定至少一个或更多个开口。沟槽硬掩模层20A可以具有多层结 构。沟槽硬掩模层20A可以包括一个或更多个层。沟槽硬掩模层20A的高度可以大于层 间绝缘层15的高度。沟槽硬掩模层20A可以包括例如硅氧化物、硅氮化物、硅氮氧化 物或它们的组合。根据一个实施例，沟槽硬掩模层20A可以由硅氮化物形成。
可以例如通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD) 来形成沟槽硬掩模层20A。为了提升沉积效果，沟槽硬掩模层20A可以使用等离子体。 例如，可以通过等离子体增强CVD(PECVD)或等离子体增强ALD(PEALD)来形成 沟槽硬掩模层20A。
参考图2G和图3G，沟槽掩模图案20M可以被形成在沟槽硬掩模层20A上并且可 以与沟槽硬掩模层20A接触。可以通过已知的光刻工艺形成沟槽掩模图案20M。沟槽掩 模图案20M可以包括通过光致抗蚀剂图案而图案化的硬掩模图案。沟槽掩模图案20M 可以包括线型掩模。
可以使用沟槽掩模图案20M作为刻蚀掩模来刻蚀沟槽硬掩模层20A。可以通过刻蚀沟槽硬掩模层20A来形成沟槽硬掩模20。可以使用沟槽硬掩模20作为刻蚀掩模来刻 蚀层间绝缘层15的一部分和衬底11的一部分。可以通过刻蚀层间绝缘层15的一部分和 衬底11的一部分来形成沟槽21。沟槽21可以被称为“栅极沟槽”。沟槽21可以具有与 有源区域14和元件隔离层13交叉的线状。可以形成彼此间隔开的多个沟槽21。
沟槽21可以与接触插塞19B的侧表面自对准。沟槽21可以与接触插塞19B的暴露的侧壁自对准。接触插塞19B的侧壁可以邻接沟槽21。随着形成沟槽21，可以暴露接 触插塞19B的侧壁的一部分。
沟槽21的底表面可以处于比接触插塞19B的底表面低的水平处。沟槽21的底表面可以处于比元件隔离层13的底表面高的水平处。沟槽21的侧壁可以邻接源极/漏极区 SD。源极/漏极区SD的底表面可以高于沟槽21的底表面。沟槽21可以包括通过刻蚀层 间绝缘层15提供的上部区域和通过刻蚀衬底11提供的下部区域，并且下部区域的深度 可以大于上部区域的深度。沟槽21可以具有足以使后续的栅电极的平均横截面积增大的 深度。因此，栅电极的电阻可以减小。尽管未示出，但是可以使元件隔离层13的一部分 凹陷，从而使得在沟槽21下方的有源区域14的顶部突出。例如，可以可选地使沟槽21 下方的元件隔离层13凹陷。因此，可以在沟槽21下方形成鳍式区域。鳍式区域可以是 沟道区域的一部分。
随着形成沟槽21，可以去除插塞材料19A的一部分(R)。沟槽21可以刻蚀插塞材 料19A的两个侧壁。随着刻蚀插塞材料19A，可以形成接触插塞19B。即，可以与沟槽 21的形成同时地形成接触插塞19B。接触插塞19B可以形成在沟槽21之间。接触插塞19B可以穿透层间绝缘层15。接触插塞19B可以形成在衬底11中。接触插塞19B可以 穿过层间绝缘层15并延伸到衬底11的内部。接触插塞19B可以被称为“掩埋式插塞”。 接触插塞19B可以包括延伸到衬底11内部的下部部分以及穿透层间绝缘层15的上部部 分。接触插塞19B的下部部分的深度可以大于其上部部分的深度。即，接触插塞19B中 的延伸到衬底11内部的部分的深度可以大于穿透层间绝缘层15的部分的深度。接触插 塞19B可以被掩埋在衬底11中。
从顶视图来看，接触插塞19B的形状可以是在两个相对表面之间断开的椭圆形或圆 形。接触插塞19B的顶部部分的宽度WT可以与底部部分的宽度WB相同。接触插塞 19B的截面可以具有竖直的形状。接触插塞19B的截面可以具有倾斜的形状。接触插塞 19B的暴露的侧壁可以包括直线轮廓。接触插塞19B的未暴露的侧壁可以包括弯曲的或 弧形的轮廓。
随着形成沟槽21，可以去除预间隔物18A的一部分(R)。沟槽21可以刻蚀预间隔 物18A的一部分。随着刻蚀预间隔物18A，可以形成插塞间隔物18。随着切割预间隔物 18A，可以形成插塞间隔物18。插塞间隔物18可以覆盖接触插塞19B的未暴露的侧壁。 插塞间隔物18可以围绕接触插塞19B的外壁的一部分。插塞间隔物18可以不与沟槽21 重叠。插塞间隔物18的顶视图可以具有不连续的环形形状。插塞间隔物18的顶视图的 形状可以为彼此面对的弯曲或弧形的形状。插塞间隔物18的截面可以具有倾斜的形状。 插塞间隔物18可以不连续地围绕接触插塞19B的下部外壁。插塞间隔物18可以位于沟 槽21之间。
参考图2H和图3H，预栅极绝缘层22A可以被形成在沟槽21的底表面和侧壁上并 与沟槽21的底表面和侧壁直接接触。预栅极绝缘层22A可以被形成在接触插塞19B的 暴露侧壁上并与接触插塞19B的暴露侧壁直接接触。预栅极绝缘层22A可以被形成在沟 槽21的表面上并且与沟槽21的表面直接接触。在形成预栅极绝缘层22A之前，可以使 对沟槽21的表面的刻蚀损伤修复。例如，可以通过热氧化形成牺牲氧化物，然后可以将 其去除。
预栅极绝缘层22A可以通过沉积氧化物膜或氮化物膜而形成。预栅极绝缘层22A可以形成在沟槽21的底表面和侧壁上并且可以与沟槽21的底表面和侧壁直接接触。预 栅极绝缘层22A可以形成在层间绝缘层15的由沟槽21暴露的侧壁上并且可以与层间绝 缘层15的由沟槽21暴露的侧壁直接接触。预栅极绝缘层22A可以形成在接触插塞19B 的由沟槽21暴露的侧壁上并且可以与接触插塞19B的由沟槽21暴露的侧壁直接接触。 预栅极绝缘层22A可以形成在沟槽硬掩模20的由沟槽21暴露的顶表面和侧壁上并且可 以与沟槽硬掩模20的由沟槽21暴露的顶表面和侧壁直接接触。因此，预栅极绝缘层22A 可以覆盖沟槽21、层间绝缘层15、接触插塞19B和沟槽硬掩模20。可以通过诸如例如 化学气相沉积(CVD)或原子层沉积(ALD)之类的沉积方法来形成预栅极绝缘层22A。
根据一个实施例，预栅极绝缘层22A可以通过氧化而形成。例如，预栅极绝缘层22A可以通过热氧化而形成。根据一个实施例，可以通过氧化接触插塞19B的侧壁和沟 槽21的表面来形成预栅极绝缘层22A。可以通过氧化由沟槽21暴露的衬底11来形成预 栅极绝缘层22A。可以通过氧化由沟槽21暴露的接触插塞19B的侧壁来形成预栅极绝 缘层22A。可以通过氧化层间绝缘层15的由沟槽21暴露的侧壁来形成预栅极绝缘层 22A。可以通过氧化沟槽硬掩模20的由沟槽21暴露的顶表面和侧壁来形成预栅极绝缘 层22A。形成在沟槽硬掩模20的由沟槽21暴露的顶表面和侧壁上的氧化物膜的厚度可 以比形成在层间绝缘层15的侧壁上的氧化物膜的厚度小。可以在沟槽硬掩模20的由沟 槽21暴露的顶表面和侧壁上不形成氧化物膜。因此，预栅极绝缘层22A可以覆盖沟槽 21、层间绝缘层15的侧壁以及接触插塞19B的侧壁。
预栅极绝缘层22A可以包括例如硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合。高k材料可以包括介电常数比氧化硅的介电常数大的材料。高k材料可以包 括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括铪氧化物、铪硅 氧化物、铪硅氮氧化物或它们的组合。根据一个实施例，高k材料可以包括镧氧化物、 镧铝氧化物、锆氧化物、锆硅氧化物、锆硅氮氧化物、铝氧化物或它们的组合。对于高 k材料，可以可选地使用其他已知的高k材料。
参考图2I和图3I，栅电极23可以被形成在预栅极绝缘层22A上并且可以与预栅极绝缘层22A直接接触。为了形成栅电极23，可以形成导电层(未示出)以填充沟槽21， 然后可以执行凹陷工艺。对于凹陷工艺而言，可以执行回蚀工艺，或者可以顺序地执行 化学机械抛光(CMP)工艺和回蚀工艺。栅电极23可以部分地填充沟槽21。因此，栅 电极23可以被称为‘掩埋式栅电极’或‘掩埋式字线’。栅电极23的顶表面可以处于比 接触插塞19B的底表面低的水平处。栅电极23的顶表面可以与接触插塞19B的底表面 处于相同水平。
栅电极23可以包括金属、金属氮化物或它们的组合。例如，栅电极23可以由氮化钛(TiN)、钨(W)或氮化钛/钨(TiN/W)形成。氮化钛/钨(TiN/W)可以具有这样的 结构，该结构是通过共形地形成氮化钛以及然后用钨部分地填充沟槽21而得到的。对于 栅电极23，可以单独使用氮化钛，其可以被称为“仅TiN”结构的栅电极23。栅电极 23可以包括含钨材料，该含钨材料包含作为主要元素的钨。
随后，可以可选地执行掺杂工艺。掺杂工艺可以包括例如注入或等离子体掺杂(PLAD)。
参考图2J和图3J，预栅极覆盖层24A可以被形成在栅电极23上并可以与栅电极23直接接触。可以用预栅极覆盖层24A填充沟槽21的剩余部分。预栅极覆盖层24A可 以覆盖预栅极绝缘层22A。
预栅极覆盖层24A包括绝缘材料。预栅极覆盖层24A可以包括例如硅氮化物。根 据一个实施例，预栅极覆盖层24A可以包括例如硅氧化物。预栅极覆盖层24A可以具有 多层结构。预栅极覆盖层24A可以包括一个或更多个层。预栅极覆盖层24A可以具有多 层的氮化物-氧化物-氮化物(NON)结构。
参考图2K和图3K，栅极覆盖层24可以被形成在沟槽21中。栅极覆盖层24的顶 表面可以与层间绝缘层15的顶表面处于相同水平。为此，可以在形成栅极覆盖层24时 执行机械抛光(CMP)。可以经由使用单独的掩模的刻蚀工艺来形成栅极覆盖层24。在 该过程中，可以去除位于接触插塞19B和层间绝缘层15的顶表面上的沟槽硬掩模20、 预栅极绝缘层22A和预栅极覆盖层24A。因此，可以暴露层间绝缘层15的顶表面。随 着预栅极绝缘层22A的一部分被去除，可以在沟槽21内部形成栅极绝缘层22。
栅极绝缘层22可以被形成在沟槽21的表面、接触插塞19B的侧壁和层间绝缘层 15的侧壁上并与沟槽21的表面、接触插塞19B的侧壁和层间绝缘层15的侧壁接触。栅 极绝缘层22可以包括第一氧化物，该第一氧化物是接触插塞19B的侧壁的氧化物。栅 极绝缘层22可以包括第二氧化物，该第二氧化物是由沟槽21暴露的衬底11的表面的氧 化物。栅极绝缘层22可以包括第三氧化物，该第三氧化物为接触插塞19B的由沟槽21 暴露的侧壁的氧化物。第一氧化物、第二氧化物和第三氧化物可以是连续的。第一氧化 物、第二氧化物和第三氧化物可以包括相同的材料。第一氧化物、第二氧化物和第三氧 化物可以包括例如硅氧化物。栅极绝缘层22可以延伸以位于栅极覆盖层24与接触插塞 19B之间。
栅极绝缘层22、栅电极23和栅极覆盖层24可以形成栅极结构25。栅极结构25可 以形成在沟槽21中。栅极结构25可以以线状延伸。接触插塞19B可以位于栅极结构25 之间。栅极结构25可以被称为‘掩埋式栅极结构’。
根据上述实施例，可以通过早于栅电极23而形成接触插塞19B来降低在形成接触插塞19B中的工艺难度。进一步地，可以通过在接触插塞19B的侧壁上形成栅极绝缘层 22来缓解在接触插塞19B与栅电极23之间的短路缺陷。
图4A至图4E是示出根据本公开的实施例的半导体器件的视图。图4A至图4D是 示出根据本公开的实施例的用于制造半导体器件的方法的截面图。图4E是示出插塞间 隔物18′的立体图。
首先，可以通过图2A至图2F和图3A至图3F所示的方法在接触孔17中形成预间 隔物18A和插塞材料19A。在图4A至图4D中，相同的附图标记用于表示与图3A至图3F中的那些相同的元件。可以省略对重复元件的详细描述。
参考图4A至图4D，半导体器件200可以类似于图1B的半导体器件100。
参考图4A，沟槽硬掩模30可以被形成在衬底11上并且可以与衬底11接触。沟槽 掩模图案30M可以形成在沟槽硬掩模30上并且可以与沟槽硬掩模30接触。可以通过已 知的光刻工艺形成沟槽掩模图案30M。沟槽掩模图案30M可以包括通过光致抗蚀剂图案 而图案化的硬掩模图案。
可以使用沟槽掩模图案30M作为刻蚀掩模来刻蚀沟槽硬掩模层(未示出)。可以通过刻蚀沟槽硬掩模层(未示出)来形成沟槽硬掩模30。
沟槽硬掩模30可以具有多层结构。沟槽硬掩模30可以包括一个或更多个层。沟槽硬掩模30的高度可以大于层间绝缘层15的高度。沟槽硬掩模30可以包括例如硅氧化物、 硅氮化物、硅氮氧化物或它们的组合。根据一个实施例，沟槽硬掩模30可以由硅氮化物 形成。可以通过针对图3G的沟槽硬掩模20给出的相同方法来形成沟槽硬掩模30。
可以使用沟槽硬掩模30作为刻蚀掩模来形成沟槽31。沟槽31可以被称为“栅极沟槽”。可以使用沟槽硬掩模30作为刻蚀掩模来刻蚀插塞材料19A和层间绝缘层15以及 衬底11的一部分。因此，可以形成沟槽31。
随着形成沟槽31，可以暴露衬底11的一部分。图4A的顶视图可以与图2G相同。 沟槽31可以具有与有源区域14和元件隔离层13交叉的线状。沟槽31的底表面可以处 于比元件隔离层13的底表面高的水平处。沟槽31可以具有比元件隔离层13小的深度。 沟槽31的侧壁可以邻接源极/漏极区SD。源极/漏极区SD的底表面可以高于沟槽31的 底表面。沟槽31可以包括通过刻蚀层间绝缘层15而提供的上部区域以及通过刻蚀衬底 11而提供的下部区域，并且下部区域可以具有大于上部区域的深度。沟槽31可以具有 足以使后续的栅电极的平均横截面积增大的深度。因此，可以减小栅极的电阻。可以在 沟槽31下方形成鳍式区域。
随着形成沟槽31，可以去除插塞材料19A的一部分(R')。随着形成沟槽31，可以 刻蚀插塞材料19A的两个侧壁。可以通过刻蚀插塞材料19A来形成接触插塞19B′。即， 可以与沟槽31的形成同时地形成接触插塞19B′。
可以在沟槽31之间形成接触插塞19B′。接触插塞19B′可以穿透层间绝缘层15。接触插塞19B′可以形成在衬底11中。接触插塞19B′可以穿过层间绝缘层15并延伸到衬底 11的内部。接触插塞19B′可以被称为‘掩埋式插塞’。接触插塞19B′可以包括延伸到衬 底11内部的下部部分以及穿透层间绝缘层15的上部部分。接触插塞19B′的下部部分可 以具有比其上部部分更大的深度。即，接触插塞19B′中的延伸到衬底11内部的部分的 深度可以大于穿透层间绝缘层15的部分的深度。接触插塞19B′可以被掩埋在衬底11中。
接触插塞19B′的侧壁可以邻接沟槽31。沟槽31可以与接触插塞19B′的侧壁自对准。 沟槽31可以与接触插塞19B′的暴露的侧壁自对准。从顶视图看，接触插塞19B′的形状可以为在两个相对表面之间断开的椭圆形或圆形。接触插塞19B′的顶部部分的宽度WT′ 可以大于底部部分的宽度WB′。接触插塞19B′的截面可以具有倾斜的形状。接触插塞 19B′的暴露的侧壁可以包括直线轮廓。接触插塞19B′的未暴露的侧壁可以包括弧形的轮 廓。
随着形成沟槽31，可以去除预间隔物18A的一部分(R′)。随着刻蚀预间隔物18A，可以形成插塞间隔物18′。随着切割预间隔物18A，可以形成插塞间隔物18′。插塞间隔 物18′可以覆盖接触插塞19B′的未暴露的侧壁。插塞间隔物18′的形状可以包括围绕接触 插塞19B′的外壁。插塞间隔物18'可以不与沟槽31重叠。
插塞间隔物18′的顶视图可以具有不连续的环形形状。插塞间隔物18′的顶视图的形 状可以为彼此面对的弯曲或弧形的形状。插塞间隔物18′的下部截面的顶视图可以具有环 形形状。插塞间隔物18′的周长可以从顶部向底部减小。插塞间隔物18′的截面可以具有倾斜的形状。插塞间隔物18′可以从顶部向底部从不连续的环形形状改变为连续的环形形状。插塞间隔物18′可以位于沟槽31之间。插塞间隔物18′可以不与沟槽31重叠。
位于接触插塞19B′的下部外壁上的插塞间隔物18′可以被称为底部间隔物RS。插塞 间隔物18′可以包括底部间隔物RS。底部间隔物RS可以位于接触插塞19B′的下部外壁上。底部间隔物RS可以被形成在比接触插塞19B′的顶部部分的宽度WT'窄并且比底部 部分的宽度WB′宽的区域中。底部间隔物RS可以形成在接触插塞19B′与沟槽31之间。 底部间隔物RS可以形成在接触插塞19B'的底部边缘与沟槽31之间。底部间隔物RS可 以与插塞间隔物18′连接。底部间隔物RS可以具有围绕接触插塞19B′的下部外壁的形状。 从顶视图看，底部间隔物RS可以具有环形形状。
参考图4B，预栅极绝缘层32A可以被形成在沟槽31的底表面和侧壁上并且可以与沟槽31的底表面和侧壁直接接触。图4B的顶视图可以与图2H相同。预栅极绝缘层32A 可以被形成在接触插塞19B′的暴露的侧壁上并且可以与接触插塞19B′的暴露的侧壁直 接接触。预栅极绝缘层32A可以被形成在沟槽31的表面上并且可以与沟槽31的表面直 接接触。在形成预栅极绝缘层32A之前，可以使对沟槽31的表面的刻蚀损伤修复。例 如，可以通过热氧化形成牺牲氧化物，以及然后可以将其去除。
预栅极绝缘层32A可以通过沉积氧化物膜而形成。预栅极绝缘层32A可以被形成在沟槽31的底表面和侧壁上并且可以与沟槽31的底表面和侧壁直接接触。预栅极绝缘 层32A可以被形成在层间绝缘层15的由沟槽31暴露的侧壁上并且可以与层间绝缘层15 的由沟槽31暴露的侧壁直接接触。预栅极绝缘层32A可以被形成在接触插塞19B′的由 沟槽31暴露的侧壁上并且可以与接触插塞19B′的由沟槽31暴露的侧壁直接接触。预栅 极绝缘层32A可以被形成在底部间隔物RS的由沟槽31暴露的侧壁上并且可以与底部间 隔物RS的由沟槽31暴露的侧壁直接接触。预栅极绝缘层32A可以被形成在沟槽硬掩模 30的由沟槽31暴露的顶表面和侧壁上并可以与沟槽硬掩模30的由沟槽31暴露的顶表 面和侧壁直接接触。因此，预栅极绝缘层32A可以覆盖沟槽31、层间绝缘层15、底部 间隔物RS、接触插塞19B′和沟槽硬掩模30。可以通过沉积方法诸如化学气相沉积(CVD) 或原子层沉积(ALD)来形成预栅极绝缘层32A。
根据一个实施例，预栅极绝缘层32A可以通过氧化而形成。预栅极绝缘层32A可 以通过热氧化形成。根据实施例，可以通过氧化沟槽31的底表面和侧壁来形成预栅极绝 缘层32A。根据实施例，可以通过氧化沟槽31的底表面和侧壁来形成预栅极绝缘层32A。 可以通过氧化接触插塞19B′的暴露的侧壁来形成预栅极绝缘层32A。可以通过氧化层间 绝缘层15的由沟槽31暴露的侧壁来形成预栅极绝缘层32A。可以通过氧化由沟槽31暴 露的接触插塞19B′来形成预栅极绝缘层32A。可以通过氧化底部间隔物RS的由沟槽31 暴露的侧壁来形成预栅极绝缘层32A。形成在沟槽硬掩模30的由沟槽31暴露的顶表面 和侧壁上的氧化物膜的厚度可以小于形成在层间绝缘层15的侧壁上的氧化物膜的厚度。 可以在沟槽硬掩模30的由沟槽31暴露的侧壁和顶表面上不形成氧化物膜。因此，预栅 极绝缘层32A可以覆盖沟槽31、层间绝缘层15的侧壁和接触插塞19B′的侧壁。
预栅极绝缘层32A可以包括例如硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合。高k材料可以包括介电常数比氧化硅的介电常数大的材料。高k材料可以包 括含铪材料。含铪材料可以包括铪氧化物、铪硅氧化物、铪硅氮氧化物或它们的组合。 根据一个实施例，高k材料可以包括镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、 锆硅氮氧化物、铝氧化物或它们的组合。对于高k材料，可以可选地使用其他已知的高 k材料。
参考图4C，栅电极33可以被形成在预栅极绝缘层32A上并且可以与预栅极绝缘层32A直接接触。图4C的顶视图可以与图2J相同。为了形成栅电极33，可以形成导电层 (未示出)以填充沟槽31，然后可以执行凹陷工艺。对于凹陷工艺而言，可以执行回蚀 工艺，或者可以顺序地执行化学机械抛光(CMP)工艺和回蚀工艺。栅电极33可以具 有凹陷的形状，这意味着其仅部分地填充沟槽31。栅电极33的顶表面可以处于比接触 插塞19B′的底表面低的水平处。
栅电极33可以包括金属、金属氮化物或它们的组合。例如，栅电极33可以由氮化钛(TiN)、钨(W)或氮化钛/钨(TiN/W)形成。氮化钛/钨(TiN/W)可以具有这样的 结构，该结构是通过共形地形成氮化钛以及然后用钨部分地填充沟槽31而得到的。对于 栅电极33，可以单独使用氮化钛，其可以被称为“仅TiN”结构的栅电极33。栅电极 33可以包括含钨材料，该含钨材料包含作为主要元素的钨。
随后，可以可选地执行掺杂工艺。掺杂工艺可以包括例如注入或等离子体掺杂(PLAD)。
预栅极覆盖层34A可以被形成在栅电极33上并且可以与栅电极33直接接触。沟槽31的在栅电极33以上的其余部分可以被预栅极覆盖层34A填充。预栅极覆盖层34A可 以覆盖预栅极绝缘层32A和栅电极33。预栅极覆盖层34A包括绝缘材料。预栅极覆盖 层34A可以包括例如硅氮化物。根据一个实施例，预栅极覆盖层34A可以包括例如硅氧 化物。预栅极覆盖层34A可以具有多层结构。预栅极覆盖层34A可以包括一个或更多个 层。预栅极覆盖层34A可以具有多层的氮化物-氧化物-氮化物(NON)结构。
参考图4D，栅极覆盖层34可以被形成在沟槽31中。图4D的顶视图可以与图2K 相同。栅极覆盖层34的顶表面可以与层间绝缘层15的顶表面处于相同水平。为此，可 以在形成栅极覆盖层34时执行化学机械抛光(CMP)。可以经由使用单独的掩模的刻蚀 工艺来形成栅极覆盖层34。在此过程中，可以去除位于层间绝缘层15和接触插塞19B′ 的顶表面上的沟槽硬掩模30、预栅极绝缘层32A和预栅极覆盖层34A。因此，可以暴露 层间绝缘层15的顶表面。
随着去除预栅极绝缘层32A的一部分，可以在沟槽31的内部形成栅极绝缘层32。栅极绝缘层32、栅电极33和栅极覆盖层34可以形成栅极结构35。栅极结构35可以形 成在沟槽31中。栅极结构35可以以线状延伸。栅极结构35可以被称为‘掩埋式栅极结 构’。
栅极绝缘层32可以被形成在沟槽31的表面和层间绝缘层15的侧壁上并且可以与沟槽31的表面和层间绝缘层15的侧壁直接接触。栅极绝缘层32可以被形成在接触插塞19B′的侧壁上并且可以与接触插塞19B′的侧壁直接接触。栅极绝缘层32可以被形成在 接触插塞19B′与栅极覆盖层34之间。
参考图4E，插塞间隔物18′可以包括弯曲的或弧形的外壁18′R。弯曲或弧形的外壁18′R可以包括弯曲或弧形的形状。插塞间隔物18′可以包括平行的切割表面18′C。弯曲 的或弧形的外壁18′R和平行的切割表面18′C可以是连续的。弯曲的或弧形的外壁18′R 的顶视图可以形成对称。
插塞间隔物18′在D1方向上的横截面的顶视图在较高水平处可以具有不连续的环形形状。插塞间隔物18′在D1方向上的横截面的顶视图在较高水平处可以具有彼此面对 的弧形形状。插塞间隔物18′的周长可以从较高水平向较低水平减小。因此，插塞间隔物 18′在D2方向上的横截面可以具有倾斜的形状。插塞间隔物18'在D1方向上的横截面的 顶视图在较低水平处可以具有环形形状。
插塞间隔物18′可以包括底部间隔物RS。底部间隔物RS可以与插塞间隔物18′连接。 底部间隔物RS可以位于比插塞间隔物18′低的水平处。底部间隔物RS可以部分地包括平行的切割表面并且具有连续的形状。底部间隔物RS的周长可以从较高水平向较低水 平减小。底部间隔物RS可以包括环形形状，其周长从较高水平向较低水平减小。可以 通过切割表面使处于较高水平的底部间隔物RS变薄。因此，底部间隔物RS的厚度可以 从较高的水平向较低的水平增大。底部间隔物RS的在较低水平处的厚度可以与插塞间 隔物18′的厚度相同。
根据上述实施例，可以通过早于栅电极33而形成接触插塞19B′来降低在形成接触插塞19B′中的工艺难度。进一步地，可以通过在接触插塞19B′的侧壁上形成栅极绝缘层 32来缓解接触插塞19B′与栅电极33之间的短路缺陷。通过在接触插塞19B′的下部外壁 上形成底部间隔物RS，可以进一步缓解接触插塞19B′与栅电极33之间的短路缺陷。
图5是示出根据本公开的实施例的半导体器件300的顶视图的截面图。
半导体器件300可以包括多个存储单元。每个存储单元可以包括有源区域104、元件隔离层(未示出)、栅极结构BG、位线接触插塞BLC、位线结构BL和存储元件125。 每个存储单元可以包括第一沟槽TC1和第二沟槽TC2，二者形成在衬底中并且彼此间隔 开。第一沟槽TC1可以用第一栅极结构BG1填充。第二沟槽TC2可以用第二栅极结构 BG2填充。栅极结构BG可以在第一方向X上延伸，并且位线结构BL可以在第二方向 Y上延伸。第一方向X可以与第二方向Y相交。
每个栅极结构BG可以包括栅极绝缘层GP、栅电极GE和栅极覆盖层(未示出)。 栅极结构BG可以对应于图1A的栅极结构BG。栅极绝缘层GP可以对应于图1A的栅 极绝缘层107。栅极结构BG可以被称为“掩埋式栅极结构”。
每个位线结构BL可以包括位线硬掩模(未示出)、位线111和阻挡层(未示出)。 位线间隔物115可以形成在位线结构BL的两个侧壁上。位线接触插塞BLC可以形成在 位线结构BL下方。每个存储单元可以包括储存节点接触插塞(未示出)、存储元件125 和着陆焊盘(landing pad)120。储存节点接触插塞(未示出)可以形成在存储元件125 的下方。储存节点接触插塞(未示出)可与位线接触插塞BLC相邻。储存节点接触插塞 (未示出)可以被形成为与栅电极GE间隔开。着陆焊盘120可以与储存节点接触插塞 (未示出)和位线111重叠。
位线接触插塞BLC的一个侧壁可以与栅极结构BG自对准。位线接触插塞BLC的 形状可以为矩形柱状。位线接触插塞BLC可以包括与第一栅极结构BG1接触的第一侧 表面以及与第二栅极结构BG2接触的第二侧表面。第一侧表面可以接触第一栅极结构 BG1中所包括的第一栅极绝缘层，并且第二侧表面可以接触第二栅极结构BG2中所包括 的第二栅极绝缘层。第一侧表面和第二侧表面可以彼此平行。第一侧表面和第二侧表面 可以具有竖直的形状。第一侧表面和第二侧表面可以具有倾斜的形状。
图6A至图6I是示出根据本公开的实施例的用于制造半导体器件的方法的截面图。图6A至图6I是沿图5的线B-B′截取的截面图。首先，通过图3A至图3I所示的方法， 可以形成源极/漏极区SD、接触插塞19B、插塞间隔物18、层间绝缘层15、栅电极(未 示出)、栅极绝缘层(未示出)和栅极覆盖层(未示出)。在图6A至图6I中，相同的附 图标记用于表示与3A至图3I中的那些相同的元件。可以省略对重复元件的详细描述。
参考图6A，阻挡金属层110A可以被形成在层间绝缘层15和接触插塞19B上并且 可以与层间绝缘层15和接触插塞19B直接接触。阻挡金属层110A的高度可以小于层间 绝缘层15的高度。阻挡金属层110A可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN) 或它们的组合。根据实施例，阻挡金属层110A可以包括含氮化钛(TiN)的材料。
位线层111A可以被形成在阻挡金属层110A上并且可以与阻挡金属层110A接触。位线层111A可以由电阻率比接触插塞19B低的材料形成。位线层111A可以包括电阻率 比接触插塞19B低的金属材料。例如，位线层111A可以包括金属、金属氮化物、金属 硅化物或它们的组合。位线层111A可以包括含钨材料，其具有作为主要元素的钨。例如， 可以通过层叠硅化钨、氮化钨膜和钨膜来形成位线层111A。根据实施例，位线层111A 可以包括钨W或钨的化合物。
位线硬掩模层112A可以被形成在位线层111A上并且可以与位线层111A直接接触。位线硬掩模层112A可以由绝缘材料形成。位线硬掩模层112A可以由对位线层111A具 有刻蚀选择性的材料形成。位线硬掩模层112A可以包括例如硅氧化物、硅氮化物、硅 氮氧化物或它们的组合。根据实施例，位线硬掩模层112A可以由硅氮化物形成。
位线掩模113可以被形成在位线硬掩模层112A上并且可以与位线硬掩模层112A接触。位线掩模113可以包括光致抗蚀剂图案。位线掩模113可以具有在任意一个方向上 延伸的线状。位线掩模113的线宽可以小于接触插塞19B的顶表面的直径。
参考图6B，可以形成位线结构BL。位线结构BL可以包括位线接触插塞19、阻挡 层110、位线111和位线硬掩模112。
可以使用位线掩模113作为刻蚀掩模来刻蚀位线硬掩模层112A。因此，可以形成位线硬掩模112。可以使用位线硬掩模112作为刻蚀掩模来刻蚀位线层111A、阻挡金属层 110A和接触插塞19B。因此，可以形成位线111、阻挡层110和位线接触插塞19。位线 接触插塞19、阻挡层110、位线111和位线硬掩模112可以具有相同的线宽。位线111 可以在任意一个方向上延伸同时覆盖阻挡层110。位线111可以以线状延伸。
随着刻蚀接触插塞19B，位线接触插塞19可以被形成在源极/漏极区SD上并且可以与源极/漏极区SD接触。随着刻蚀接触插塞19B，可以去除插塞间隔物18。可以在已 经去除插塞间隔物18和接触插塞19B的一部分的空间中形成间隙114。间隙114可以形 成在位线接触插塞19的两个侧壁上。间隙114可以独立地形成在位线接触插塞19的两 个侧壁上。一对间隙114可以被位线接触插塞19分隔开。位线接触插塞19可以将源极/ 漏极区SD与位线111互连。位线接触插塞19的直径可以小于接触插塞19B的直径。
参考图6C，可以在位线接触插塞19的两个侧壁和位线结构BL的两个侧壁上形成位线间隔物115。位线间隔物115可以具有填充间隙114的柱状形状。位线间隔物115 可以防止任何材料在后续工艺中填充间隙114。位线间隔物115可以独立地形成在位线 接触插塞19的两侧。位线间隔物115可以以线状延伸。位线间隔物115的顶表面可以与 位线结构BL的顶表面处于相同水平。
位线间隔物115可以包括绝缘材料。位线间隔物115可以包括低k材料。位线间隔物115可以包括氧化物或氮化物。位线间隔物115可以包括例如硅氧化物、硅氮化物或 金属氧化物。位线间隔物115可以包括SiO2、Si3N4或SiN。位线间隔物115可以包括多 层的间隔物。位线间隔物115可以包括气隙(未示出)。因此，可以在位线间隔物115的 两个侧壁上形成一对线型气隙。一对线型气隙可以彼此对称。根据一个实施例，多层的 间隔物可以包括第一间隔物、第二间隔物和第三间隔物，并且第三间隔物可以位于第一 间隔物与第二间隔物之间。多层的间隔物可以包括NON结构，其中氧化物间隔物位于 氮化物间隔物之间。根据一个实施例，多层的间隔物可以包括第一间隔物、第二间隔物 以及在第一间隔物与第二间隔物之间的气隙。
根据一个实施例，可以不用位线间隔物115而用位线接触绝缘层(未示出)填充间隙114。位线接触绝缘层(未示出)的顶表面可以与位线接触插塞19的顶表面处于相同 水平。位线间隔物115可以形成在位线接触绝缘层(未示出)上并且可以与位线接触绝 缘层接触。位线接触绝缘层(未示出)可以包括绝缘材料。
参考图6D，可以形成位线层间绝缘层(未示出)以填充位线结构BL之间的空间。 位线层间绝缘层(未示出)可以被平坦化以暴露位线结构BL的顶部。位线层间绝缘层 (未示出)可以平行于位线结构BL而延伸。
位线层间绝缘层(未示出)可以由对位线间隔物115具有刻蚀选择性的材料形成。位线层间绝缘层(未示出)可以包括绝缘材料。位线层间绝缘层(未示出)可以包括氧 化物或氮化物。位线层间绝缘层(未示出)可以包括例如硅氧化物、硅氮化物或金属氧 化物。位线层间绝缘层(未示出)可以包括SiO2、Si3N4或SiN。位线层间绝缘层(未示 出)可以包括旋涂绝缘材料(例如旋涂电介质(SOD))。
随后，可以在位线层间绝缘层(未示出)中形成储存节点接触开口H。可以通过使用储存节点接触开口掩模(未示出)作为刻蚀掩模来刻蚀位线层间绝缘层(未示出)而 形成储存节点接触开口H。储存节点接触开口H可以被形成为与位线接触插塞19间隔 开。储存节点接触开口掩模(未示出)可以包括光致抗蚀剂图案。
储存节点接触开口H可以被形成在位线结构BL之间。储存节点接触开口H的底表面可以延伸到衬底11的内部。在形成储存节点接触开口H时，可以使元件隔离层13、 层间绝缘层15和源极/漏极区SD凹陷预定深度。储存节点接触开口H可以暴露出衬底 11的一部分。储存节点接触开口H的底表面可以位于比衬底11的顶表面低的水平处。 储存节点接触开口H的底表面可以处于比位线接触插塞19的底表面高的水平处。储存 节点接触开口H的底表面可以与位线接触插塞19的底表面处于相同水平。可以执行浸 出和修整工艺以形成储存节点接触开口H。可以通过浸出工艺而无损失地在位线间隔物 115中形成储存节点接触开口H。可以通过修整工艺来增大储存节点接触开口H的侧表 面和底部的面积。可以通过修整工艺去除层间绝缘层15和衬底11的一部分。可以通过 干法刻蚀来刻蚀层间绝缘层15。根据实施例，可以通过各向同性刻蚀来刻蚀层间绝缘层 15。因此，可以通过储存节点接触开口H暴露源极/漏极区SD。储存节点接触开口H的 下部可以横向延伸，从而形成灯泡形状。
参考图6E，可以在储存节点接触开口H中形成储存节点接触插塞SNC。储存节点 接触插塞SNC可以包括下部插塞116、欧姆接触层117、导电内衬118和上部插塞119。 储存节点接触插塞SNC可以被形成为与位线接触插塞19间隔开。
首先，可以在储存节点接触开口H中形成下部插塞116。为了形成下部插塞116， 可以沉积多晶硅以填充储存节点接触开口H，然后可以顺序地执行平坦化工艺和回蚀工 艺。位线间隔物115可以位于位线111与下部插塞116之间。位线间隔物115可以位于 位线接触插塞19与下部插塞116之间。下部插塞116的底表面可以连接到源极/漏极区 SD。下部插塞116的顶表面可以位于比位线111的顶表面低的水平处。下部插塞116可 以包括含硅的材料。下部插塞116可以掺杂有杂质。例如，可以通过掺杂工艺例如注入 来执行杂质掺杂。根据一个实施例，下部插塞116可以包括例如多晶硅。
欧姆接触层117可以被形成在下部插塞116上并且可以与下部插塞116接触。为了形成欧姆接触层117，可以执行可硅化金属层的沉积和退火。欧姆接触层117可以包括 金属硅化物。欧姆接触层117可以包括硅化钴(CoSix)。根据一个实施例，欧姆接触层 117可以包括CoSi2。因此，可以形成低电阻的硅化钴同时增强接触电阻。
导电内衬118可以被形成在欧姆接触层117的顶表面和位线间隔物115的一些侧表面部分上并且可以与欧姆接触层117的顶表面和位线间隔物115的一些侧表面部分直接 接触。可以省略导电内衬118。导电内衬118可以包括金属或金属氮化物。导电内衬118 可以包括钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钽(Ta)、氮化钽(TaN)、氮化 钨(WN)或它们的组合。根据一个实施例，导电内衬118可以包括氮化钛。
上部插塞119可以被形成在导电内衬118上并且可以与导电内衬118接触。上部插塞119可以填充储存节点接触开口H的剩余部分。可以例如通过化学气相沉积(CVD)、 物理气相沉积(PVD)或原子层沉积(ALD)来形成上部插塞119。为了提高沉积效果， 上部插塞119可以使用等离子体。例如，可以由例如等离子体增强CVD(PECVD)或 等离子体增强ALD(PEALD)来形成上部插塞119。根据一个实施例，可以例如通过化 学气相沉积(CVD)来形成上部插塞119。上部插塞119可以被平坦化以暴露位线结构 BL的顶表面。因此，上部插塞119的顶表面和位线结构BL的顶表面可以处于相同水平。
上部插塞119可以包括含金属的材料。上部插塞119可以包括导电材料。上部插塞119可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、镍(Ni)、钨(W)、钛(Ti)、 铂(Pt)、钯(Pd)、锡(Sn)、铅(Pb)、锌(Zn)、铟(In)、镉(Cd)、铬(Cr)和钼 (Mo)中的一种或更多种。根据一个实施例，上部插塞119可以包括含钨(W)的材料。 上部插塞119可以包括钨(W)。
参考图6F，着陆焊盘层120A可以被形成在上部插塞119、位线间隔物115和位线 硬掩模112上并且可以与上部插塞119、位线间隔物115和位线硬掩模112直接接触。着 陆焊盘层120A可以包括含金属的材料。着陆焊盘层120A可以由单一的膜或多层的膜形 成。着陆焊盘层120A可以包括导电材料。着陆焊盘层120A可以包括含金属的材料。着 陆焊盘层120A可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、镍(Ni)、钨(W)、 钛(Ti)、铂(Pt)、钯(Pd)、锡(Sn)、铅(Pb)、锌(Zn)、铟(In)、镉(Cd)、铬 (Cr)和钼(Mo)中的一种或多种。根据一个实施例，着陆焊盘层120A可以包括含钨 (W)的材料。着陆焊盘层120A可以包括钨(W)、PVD-W或钨的化合物。
可以在着陆焊盘层120A上顺序地形成着陆焊盘硬掩模层121A和着陆焊盘掩模122。着陆焊盘硬掩模层121A可以包括绝缘材料。着陆焊盘掩模122可以包括光致抗蚀 剂图案。着陆焊盘掩模122可以具有在任意一个方向上延伸的线状。
参考图6G，可以通过使用着陆焊盘掩模122作为刻蚀掩模来刻蚀着陆焊盘硬掩模层121A而形成着陆焊盘硬掩模121。可以通过使用焊盘硬掩模121作为刻蚀掩模来刻蚀 着陆焊盘层120A而形成着陆焊盘120。着陆焊盘120可以与位线结构BL部分重叠。着 陆焊盘120可以与上部插塞119电连接。可以在上部插塞119中形成着陆焊盘孔LH。着 陆焊盘孔LH的形状可以不是恒定的。着陆焊盘孔LH的底表面可以处于比位线硬掩模 112的底表面高的水平处。可以通过使用着陆焊盘硬掩模121作为刻蚀掩模来刻蚀上部 插塞119的一部分而暴露上部插塞119和位线间隔物115的顶部。
随后，覆盖层123A可以被形成在上部插塞119和着陆焊盘120上并且可以与上部插塞119和着陆焊盘120直接接触。覆盖层123A可以覆盖着陆焊盘120、着陆焊盘硬掩 模121、位线间隔物115、位线硬掩模112和上部插塞119。覆盖层123A可以填充着陆 焊盘孔LH。覆盖层123A的高度可以大于着陆焊盘120的高度与着陆焊盘硬掩模121的 高度之和。
覆盖层123A可以包括台阶覆盖率差的材料。例如，可以使用等离子体化学气相沉积(PECVD)来形成覆盖层123A。覆盖层123A可以包括绝缘材料。覆盖层123A可以 包括氧化物或氮化物。覆盖层123A可以包括例如硅氧化物或硅氮化物。覆盖层123A可 以包括例如硅氮化物。
参考图6H，可以使用覆盖掩模(未示出)作为刻蚀掩模来刻蚀覆盖层123A。因此，可以形成单元覆盖层123。随着刻蚀覆盖层123A，可以部分地刻蚀着陆焊盘120的顶表 面。单元覆盖层123的顶表面水平可以与着陆焊盘120的顶表面水平相同。
单元覆盖层123可以填充上部插塞119与着陆焊盘120之间的空间。单元覆盖层123可以覆盖位线间隔物115的顶部。可以将单元覆盖层123平坦化以暴露着陆焊盘120的 顶表面。单元覆盖层123可以与着陆焊盘120平行地延伸。单元覆盖层123可以起到保 护着陆焊盘120不受后续工艺影响的作用。
参考图6I，刻蚀停止层124可以被形成在着陆焊盘120和单元覆盖层123上并且可以与着陆焊盘120和单元覆盖层123接触。存储元件125可以被形成在着陆焊盘120上 并且可以与着陆焊盘120接触以电连接到着陆焊盘120。存储元件125可以被实施为各 种形状。存储元件125可以是电容器。因此，存储元件125可以包括与着陆焊盘120接 触的储存节点。
储存节点的形状可以为圆柱状或柱状。电容器介电层可以被形成在储存节点的表面 上并且可以与储存节点的表面接触。电容器介电层可以包括选自氧化锆、氧化铝或氧化铪中的至少一种。例如，电容器介电层可以具有ZAZ结构，其中彼此层叠有第一氧化锆、 氧化铝和第二氧化锆。在电容器介电层上形成板节点。储存节点和板节点可以包括含金 属的材料。存储元件125可以包括可变电阻器。可变电阻器可以包括相变材料。根据一 个实施例，可变电阻器可以包括过渡金属氧化物。根据一个实施例，可变电阻器可以是 磁隧道结(MTJ)。
图7是示出对于图6I的步骤沿图5的线A-A′截取的半导体器件300的截面图。在 图7中，相同的附图标记用于表示与6A至图6I中的那些相同的元件。可以省略对重复 元件的详细描述。
参考图7，位线结构BL可以位于位线接触插塞19和层间绝缘层15上。位线结构 BL可以包括位线接触插塞19、阻挡层110、位线111和位线硬掩模112。单元覆盖层123 可以形成在位线结构BL上并且可以与位线结构BL直接接触。
沟槽21可以位于位线接触插塞19的两个侧壁上。沟槽21可以位于衬底11中并且与位线接触插塞19的两个侧壁对准。栅极绝缘层22、栅电极23、栅极覆盖层24可以位 于沟槽21内。
栅极绝缘层22可以直接位于沟槽21的表面和位线接触插塞19的侧壁上。栅极绝缘层22可以位于栅极覆盖层24与位线接触插塞19之间。栅极绝缘层22可以具有从沟 槽21的底表面竖直地延伸的形状。
栅电极23可以形成在栅极绝缘层22上并且可以与栅极绝缘层22直接接触。栅电极23可以具有凹陷的形状，这意味着它仅部分地填充沟槽21。栅电极23的顶表面可以 处于比位线接触插塞19的底表面低的水平处。栅电极23的顶表面可以处于比有源区域 14的顶表面低的水平处。沟槽21在栅电极23上的其余部分可以被栅极覆盖层24填充。 栅极覆盖层24的顶表面可以与层间绝缘层15的顶表面处于相同水平。
位线接触插塞19的顶部的宽度19WT可以与底部的宽度19WB相同。位线接触插 塞19可以与栅电极23和栅极覆盖层24相邻，同时栅极绝缘层22介于其间。位线接触 插塞19可以直接接触栅极绝缘层22。位线接触插塞19的侧壁可以与栅极绝缘层22自 对准。位线接触插塞19的形状可以为矩形柱状。位线接触插塞19可以对应于图5的位 线接触插塞BLC。位线接触插塞的底表面可以如图7所示弯曲，然而位线接触插塞不限 于该配置。
可以通过栅极绝缘层22来缓解位线接触插塞19与栅电极23之间的短路缺陷。因此，可以增强半导体器件的特性。
图8是示出根据本公开的实施例的半导体器件400的截面图。图8是沿图5的线 A-A′截取的截面图。图8的半导体器件400可以类似于图7的半导体器件300。在图8 中，使用相同的附图标记来表示与图4A至图4D和图6A至图6I中的那些相同的元件。 可以省略对重复元件的详细描述。
首先，可以通过以上结合图4A至图4D描述的方法在沟槽31中形成栅极绝缘层32、栅电极33和栅极覆盖层34。随后，可以通过以上结合图6A至图6I描述的方法来形成 位线结构BL、储存节点接触件(未示出)、着陆焊盘(未示出)和存储元件(未示出)。 位线结构BL可以包括位线接触插塞19′、阻挡层110、位线111和位线硬掩模112。单 元覆盖层123可以被形成在位线结构BL上并且可以与位线结构BL接触。
参考图8，位线结构BL可以位于位线接触插塞19'和层间绝缘层15上。沟槽31可 以位于位线接触插塞19'的两个侧壁上。栅极绝缘层32、栅电极33和栅极覆盖层34可 以位于沟槽31内部。
栅极绝缘层32可以被形成在沟槽31的表面和位线接触插塞19'的侧壁上并且可以与沟槽31的表面和位线接触插塞19'的侧壁直接接触。栅极绝缘层32可以具有从沟槽31的底表面竖直地延伸的形状。栅极绝缘层32可以位于栅极覆盖层34与位线接触插塞 19'之间。
栅电极33可以被形成在栅极绝缘层32上并且可以与栅极绝缘层32直接接触。栅电极33可以具有凹陷的形状，这意味着它仅部分地填充沟槽31。栅电极33的顶表面可 以处于比位线接触插塞19'的底表面低的水平处。栅电极33的顶表面可以位于比有源区 域14的顶表面低的水平处。沟槽31在栅电极33上方的其余部分可以用栅极覆盖层34 填充。栅极覆盖层34的顶表面可以与层间绝缘层15的顶表面处于相同水平。
位线接触插塞19的顶部的宽度19WT′可以大于底部的宽度19WB′。底部间隔物RS可以位于位线接触插塞19′的下部外壁上。底部间隔物RS可以在比位线接触插塞19'的 顶部的宽度19WT'窄并且比底部的宽度19WB′宽的区域中位于位线接触插塞19′的外壁 上。底部间隔物RS可以位于沟槽31与位线接触插塞19′的底部边缘之间。底部间隔物 RS可以具有围绕位线接触插塞19′的下部外壁的形状。从顶视图看，底部间隔物RS可 以具有环形形状。底部间隔物RS的厚度可以从较高的水平向较低的水平增大。底部间 隔物RS的底表面可以位于比位线接触插塞19′的底表面高的水平处。
位线接触插塞19′可以与栅电极33和栅极覆盖层34相邻，同时栅极绝缘层32介于其间。位线接触插塞19′可以直接接触栅极绝缘层32。位线接触插塞19′的侧壁可以与栅 极绝缘层32自对准。位线接触插塞19′可以直接接触底部间隔物RS。位线接触插塞19′ 可以与栅极绝缘层32相邻，同时底部间隔物RS介于二者之间。
可以通过栅极绝缘层32来缓解位线接触插塞19′与栅电极33之间的短路缺陷。由于在位线接触插塞19′的下部外壁上形成了底部间隔物RS，可以进一步缓解位线接触插 塞19′与栅电极33之间的短路缺陷。因此，可以增强半导体器件的特性。
图9A和图9B是示出根据本公开的实施例的半导体器件的顶视图的截面图。图9B是图9A的部分Q的放大图。图9A和图9B的半导体器件500可以类似于图5的半导体 器件300。在图9A和图9B中，相同的附图标记表示与图5中的那些相同的元件。可以 省略对重复元件的详细描述。
参考图9A，半导体器件500可以包括多个存储单元。每个存储单元可以包括有源区域104、栅极结构BG、位线接触插塞BLC、插塞间隔物SP、位线结构BL、储存节 点接触插塞(未示出)以及存储元件125。
每个存储单元可以包括第一沟槽TC1和第二沟槽TC2，二者形成在衬底中并且彼此间隔开。第一沟槽TC1可以用第一栅极结构BG1填充。第二沟槽TC2可以用第二栅 极结构BG2填充。
每个栅极结构BG可以包括栅极绝缘层GP、栅电极GE和栅极覆盖层(未示出)。 每个位线结构BL可以包括位线111、位线间隔物115和位线接触插塞BLC。每个存储 单元可以包括储存节点接触插塞(未示出)以及在储存节点接触插塞(未示出)上的着 陆焊盘120。
参考图9B，位线接触插塞BLC的一个侧壁可以与栅极结构BG自对准。位线接触 插塞BLC的形状可以为矩形柱状。位线接触插塞BLC可以包括与第一栅极结构BG1接 触的第一侧表面和与第二栅极结构BG2接触的第二侧表面。第一侧表面可以与包括在第 一栅极结构BG1中的第一栅极绝缘层接触，并且第二侧表面可以与包括在第二栅极结构 BG2中的第二栅极绝缘层接触。第一侧表面和第二侧表面可以彼此平行。第一侧表面和 第二侧表面可以具有竖直的形状。第一侧表面和第二侧表面可以具有倾斜的形状。
插塞间隔物SP可以位于位线间隔物115下方。插塞间隔物SP可以包括彼此面对并位于位线接触插塞BLC两侧上的一对侧壁。插塞间隔物SP可以包括彼此面对的一对弯 曲的或弧形的侧壁。插塞间隔物SP可以位于与第一栅极结构BG1和第二栅极结构BG2 交叉的方向上。插塞间隔物SP可以不与第一栅极结构BG1和第二栅极结构BG2重叠。 插塞间隔物SP可以与储存节点接触插塞(未示出)相邻。插塞间隔物SP的厚度可以小 于位线间隔物115的厚度。插塞间隔物SP可以对应于图1的插塞间隔物SP。
插塞间隔物SP可以位于位线间隔物115下方。插塞间隔物SP可以包括彼此面对并位于位线接触插塞BLC两侧上的一对侧壁。插塞间隔物SP可以包括彼此面对的一对弯 曲的或弧形的侧壁。插塞间隔物SP可以位于与第一栅极结构BG1和第二栅极结构BG2 交叉的方向上。插塞间隔物SP可以不与第一栅极结构BG1和第二栅极结构BG2重叠。 插塞间隔物SP可以与储存节点接触插塞(未示出)相邻。插塞间隔物SP的厚度可以小 于位线间隔物115的厚度。插塞间隔物SP可以对应于图1的插塞间隔物SP。
参考图10A，可以在层间绝缘层15和接触插塞19B上形成阻挡金属层(未示出)、 位线层(未示出)、位线硬掩模层(未示出)和位线掩模(未示出)。可以使用位线掩模 (未示出)作为刻蚀掩模来刻蚀位线硬掩模层(未示出)、位线层(未示出)、阻挡金属 层(未示出)和接触插塞19B。因此，可以形成包括位线接触插塞19、阻挡层110、位 线111和位线硬掩模112的位线结构BL。位线接触插塞19、阻挡层110、位线111和位 线硬掩模112可以具有相同的线宽。
随着刻蚀接触插塞19B，可以在源极/漏极区SD上形成位线接触插塞19。随着刻蚀接触插塞19B，可以不去除插塞间隔物18。可以存在一对插塞间隔物18，其彼此面对并 且位于位线接触插塞19的两侧上。插塞间隔物18可以不直接接触位线接触插塞19。插 塞间隔物18可以不与栅电极(未示出)重叠。插塞间隔物18可以不与沟槽(未示出) 重叠。插塞间隔物18可以被形成为在与位线111平行的方向上延伸。插塞间隔物18的 顶视图可以具有弯曲或弧形的形状。插塞间隔物18的侧壁轮廓可以具有倾斜的形状。插 塞间隔物18可以对应于图1的插塞间隔物SP。插塞间隔物18可以进一步包括底部间隔 物。
可以在其中已去除接触插塞19B的一部分的空间中形成间隙114′。间隙114′可以形 成在位线接触插塞19的两个侧壁上。间隙114′可以形成在位线接触插塞19与插塞间隔物18之间。间隙114′可以独立地形成在位线接触插塞19的两个侧壁上。一对间隙114′ 可以被位线接触插塞19分隔开。位线接触插塞19的直径可以小于接触插塞19B的直径。
参考图10B，位线间隔物115可以被形成在位线接触插塞19的两个侧壁和位线结构BL的两个侧壁上。位线间隔物115可以具有填充间隙114′的柱状形状。根据一个实施例， 可以不用位线间隔物115填充间隙114′，而是用位线接触绝缘层(未示出)填充间隙114′。 在这种情况下，位线间隔物115可以形成在位线接触绝缘层(未示出)上并且可以与位 线接触绝缘层(未示出)接触。位线间隔物115可以包括多层间隔物。位线间隔物115 可以包括气隙(未示出)。
随后，可以在位线结构BL之间形成储存节点接触开口H。储存节点接触开口H的 底表面可以延伸到衬底11的内部。衬底11的一部分可以被储存节点接触开口H暴露。 储存节点接触开口H的下部可以横向延伸，从而形成灯泡形状。
参考图10C，可以在储存节点接触开口H中形成储存节点接触插塞SNC。储存节 点接触插塞SNC可以包括下部插塞116、欧姆接触层117、导电内衬118和上部插塞119。 储存节点接触插塞SNC可以与插塞间隔物18相邻。储存节点接触插塞SNC可以与位线 接触插塞19间隔开并且连接到衬底11。储存节点接触插塞SNC可以与位线接触插塞19 和栅电极(未示出)间隔开并连接到衬底11。
参考图10D，着陆焊盘120可以被形成在位线结构BL上以与位线结构BL部分地 重叠。着陆焊盘120可以与上部插塞119电连接。
随后，可以形成单元覆盖层123以覆盖位线结构BL的一部分、着陆焊盘120的侧 壁以及上部插塞119的顶表面。单元覆盖层123可以填充上部插塞119与着陆焊盘120 之间的空间。
刻蚀停止层124可以被形成在着陆焊盘120和单元覆盖层123上并与着陆焊盘120和单元覆盖层123接触。存储元件可以被形成在着陆焊盘120上并且可以与着陆焊盘120 接触以电连接到着陆焊盘120。存储元件125可以被实施为各种形状。存储元件125可 以是电容器。因此，存储元件125可以包括与着陆焊盘120接触的储存节点。
沿着图9A的线A-A′截取的半导体器件500的截面图可以与图7的那些相同。
参考图7，位线结构BL可以位于位线接触插塞19和层间绝缘层15上。位线接触 插塞19的顶部部分的宽度19WT可以与底部部分的宽度19WB相同。位线接触插塞19 可以直接接触栅极绝缘层22。位线接触插塞19的侧壁可以与栅极绝缘层22自对准。位 线接触插塞19的形状可以为矩形柱状。位线接触插塞19可以对应于图9A的位线接触 插塞BLC。
可以通过栅极绝缘层22来缓解在位线接触插塞19与栅电极23之间的短路缺陷。由于保留了位于位线接触插塞19的两侧上并且彼此面对的一对插塞间隔物18，可以进 一步缓解由于位线接触插塞19′引起的短路缺陷。因此，可以增强半导体器件的特性。
沿着图9A的线A-A′截取的半导体器件的截面图可以与图8的那些相同。首先，可以通过以上结合图4A至图4D描述的方法来形成栅极绝缘层32、栅电极33和栅极覆盖 层34。随后，可以通过以上结合图10A至图10D描述的方法来形成位线结构BL、储存 节点接触件(未示出)、着陆焊盘(未示出)和存储元件(未示出)。
如图8所示，位线接触插塞19′的顶部部分的宽度19WT′可以大于底部部分的宽度19WB′。底部间隔物RS可以具有围绕位线接触插塞19′的下部外壁的形状。从顶视图看， 底部间隔物RS可以具有环形形状。底部间隔物RS的厚度可以从较高的水平向较低的水 平增大。
根据一个实施例，插塞间隔物(未示出)可以包括底部间隔物RS。底部间隔物RS 可以与插塞间隔物(未示出)连接。位线接触插塞19′可以直接接触底部间隔物RS。位 线接触插塞19′可以不直接接触插塞间隔物(未示出)。
位线接触插塞19′可以直接接触栅极绝缘层32。位线接触插塞19′的侧壁可以与栅极 绝缘层32自对准。位线接触插塞19′可以与栅极绝缘层32相邻，同时底部间隔物RS介 于二者之间。
可以通过栅极绝缘层32来缓解位线接触插塞19′与栅电极33之间的短路缺陷。由于底部间隔物RS形成在位线接触插塞19′的下部外壁上，可以缓解在位线接触插塞19′ 与栅电极33之间的短路缺陷。由于保留了位于位线接触插塞19的两侧上并且彼此面对 的一对插塞间隔物18，所以可以进一步缓解由于位线接触插塞19′引起的短路缺陷。因 此，可以增强半导体器件的特性。
本领域的普通技术人员将认识到，如上所述的本公开的各种实施例不限于上述实施 例和附图中所示的那些，而是可以在不背离所附权利要求书所限定的本发明的精神和范 围的情况下进行各种改变、修改或变更。

Claims (37)

1.一种用于制造半导体器件的方法，所述方法包括：
在衬底中形成接触孔；
用插塞材料填充所述接触孔；
通过刻蚀所述插塞材料形成接触插塞；
通过刻蚀所述衬底以使其与所述接触插塞的侧壁对准而形成沟槽，所述沟槽暴露出所述接触插塞的侧壁；
在所述接触插塞的暴露侧壁和所述沟槽的表面上形成栅极绝缘层；以及
在所述栅极绝缘层上形成栅电极，所述栅电极部分地填充所述沟槽。
2.根据权利要求1所述的方法，还包括：
在用所述插塞材料填充所述接触孔之前，
形成覆盖所述接触孔的侧壁的预间隔物；以及
使用所述预间隔物使暴露在所述接触孔中的所述衬底进一步凹陷。
3.根据权利要求2所述的方法，其中，形成所述沟槽的步骤包括：通过切割所述预间隔物而形成插塞间隔物，所述插塞间隔物覆盖所述接触插塞的未暴露侧壁。
4.根据权利要求3所述的方法，其中，所述插塞间隔物还包括位于所述沟槽与所述接触插塞的底部边缘之间的底部间隔物。
5.根据权利要求4所述的方法，其中，所述底部间隔物具有围绕所述接触插塞的下部外壁的形状。
6.根据权利要求1所述的方法，其中，形成所述接触插塞和形成所述沟槽的步骤使用一个线型掩模来同时执行。
7.根据权利要求1所述的方法，其中，所述沟槽包括一对线型沟槽，并且其中：
所述一对线型沟槽与所述接触插塞的所述暴露侧壁自对准。
8.根据权利要求1所述的方法，其中，形成所述接触孔的步骤包括：
在所述衬底上形成层间绝缘层；
在所述层间绝缘层上形成刻蚀掩模；以及
使用所述刻蚀掩模来刻蚀所述层间绝缘层和所述衬底。
9.根据权利要求1所述的方法，还包括：
在所述衬底中形成所述接触孔之前，形成在所述衬底中限定有源区域的元件隔离层，其中所述沟槽具有与所述有源区域和所述元件隔离层交叉的线状。
10.根据权利要求1所述的方法，其中，所述沟槽的底表面处于比所述接触插塞的底表面低的水平处。
11.根据权利要求1所述的方法，其中，通过氧化所述接触插塞的所述暴露侧壁和所述沟槽的表面而形成所述栅极绝缘层。
12.根据权利要求1所述的方法，其中，所述接触插塞的顶部部分的宽度与所述接触插塞的底部部分的宽度相同。
13.根据权利要求1所述的方法，其中，所述接触插塞的顶部部分的宽度大于所述接触插塞的底部部分的宽度。
14.根据权利要求1所述的方法，其中，所述接触插塞的所述暴露侧壁具有直线轮廓，并且其中，所述接触插塞的未暴露侧壁具有弯曲或弧形的轮廓。
15.根据权利要求1所述的方法，其中，所述插塞材料包括多晶硅。
16.根据权利要求1所述的方法，其中，所述栅电极的顶表面处于比所述接触插塞的底表面低的水平处。
17.一种用于制造半导体器件的方法，所述方法包括：
在衬底中形成接触孔；
形成填充所述接触孔的插塞材料；
通过刻蚀所述插塞材料而形成位线接触插塞；
通过刻蚀所述衬底以使其与所述位线接触插塞的侧壁自对准而形成栅极沟槽，所述栅极沟槽暴露出所述位线接触插塞的侧壁；
形成填充所述栅极沟槽的掩埋式栅极结构；以及
在所述位线接触插塞上形成位线。
18.根据权利要求17所述的方法，其中，形成所述掩埋式栅极结构的步骤包括：
通过氧化所述位线接触插塞的暴露侧壁和所述栅极沟槽的表面而形成栅极绝缘层；以及
在所述栅极绝缘层上形成掩埋式栅电极，使得所述掩埋式栅电极部分地填充所述栅极沟槽。
19.根据权利要求17所述的方法，还包括：
在形成所述插塞材料之前，
形成覆盖所述接触孔的侧壁的预间隔物；以及
使用所述预间隔物使暴露在所述接触孔中的所述衬底进一步凹陷，
其中，形成所述栅极沟槽的步骤包括：通过切割所述预间隔物而形成插塞间隔物，所述插塞间隔物覆盖所述位线接触插塞的未暴露侧壁。
20.根据权利要求17所述的方法，其中，形成所述接触孔的步骤包括：
在所述衬底上形成层间绝缘层；
在所述层间绝缘层上形成刻蚀掩模；以及
使用所述刻蚀掩模来刻蚀所述层间绝缘层和所述衬底。
21.一种半导体器件，包括：
衬底；
位线接触插塞，其位于所述衬底中；
沟槽，其位于所述衬底中并与所述位线接触插塞的侧壁对准；
栅极绝缘层，其形成在所述沟槽的表面和所述位线接触插塞的所述侧壁上；以及
栅电极，其在所述栅极绝缘层上部分地填充所述沟槽，
其中，所述栅极绝缘层包括第一氧化物。
22.根据权利要求21所述的半导体器件，其中，所述栅极绝缘层还包括第二氧化物，以及
其中，所述第二氧化物从所述第一氧化物延伸。
23.根据权利要求22所述的半导体器件，其中，所述第一氧化物和所述第二氧化物包括相同的材料。
24.根据权利要求22所述的半导体器件，其中，所述第一氧化物和所述第二氧化物包括硅氧化物。
25.根据权利要求21所述的半导体器件，其中，所述栅电极的顶表面处于比所述位线接触插塞的底表面低的水平处。
26.根据权利要求21所述的半导体器件，还包括：
栅极覆盖层，其位于所述栅电极上并填充所述沟槽，其中，所述栅极绝缘层延伸以位于所述栅极覆盖层与所述位线接触插塞之间。
27.根据权利要求21所述的半导体器件，还包括：
在所述衬底上的层间绝缘层，
其中，所述位线接触插塞和所述沟槽穿透所述层间绝缘层并延伸到所述衬底的内部。
28.根据权利要求21所述的半导体器件，还包括：
储存节点接触插塞，其与所述位线接触插塞和所述栅电极间隔开并与所述衬底连接；以及
插塞间隔物，其与所述沟槽不重叠并且与所述储存节点接触插塞相邻。
29.根据权利要求21所述的半导体器件，还包括：
底部间隔物，其位于所述沟槽与所述位线接触插塞的底部边缘之间。
30.根据权利要求29所述的半导体器件，其中，所述底部间隔物具有围绕所述位线接触插塞的下部外壁的形状。
31.一种半导体器件，包括：
衬底，其包括有源区域；
第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽彼此间隔开并在所述衬底中延伸；
位线接触插塞，其位于所述第一沟槽与所述第二沟槽之间并形成在所述衬底中；
第一栅极绝缘层，其形成在所述第一沟槽的表面和所述位线接触插塞的一个侧壁上；
第二栅极绝缘层，其形成在所述第二沟槽的表面和所述位线接触插塞的另一侧壁上；
第一栅电极，其在所述第一栅极绝缘层上部分地填充所述第一沟槽；以及
第二栅电极，其在所述第二栅极绝缘层上部分地填充所述第二沟槽，
其中，所述第一栅极绝缘层包括所述位线接触插塞的一个侧壁的氧化物，以及
其中，所述第二栅极绝缘层包括所述位线接触插塞的另一侧壁的氧化物。
32.根据权利要求31所述的半导体器件，其中，所述第一栅极绝缘层还包括所述衬底的氧化物，所述衬底的氧化物从所述位线接触插塞的所述一个侧壁的氧化物延伸，以及
其中，所述第二栅极绝缘层还包括所述衬底的氧化物，所述衬底的氧化物从所述位线接触插塞的所述另一侧壁的氧化物延伸。
33.根据权利要求31所述的半导体器件，其中，所述第一栅电极和所述第二栅电极的顶表面位于比所述位线接触插塞的底表面低的水平处。
34.根据权利要求31所述的半导体器件，还包括：
第一栅极覆盖层，其位于所述第一栅电极上并填充所述第一沟槽；以及
第二栅极覆盖层，其位于所述第二栅电极上并填充所述第二沟槽，
其中，所述第一栅极绝缘层延伸以位于所述第一栅极覆盖层与所述位线接触插塞之间，以及
其中，所述第二栅极绝缘层延伸以位于所述第二栅极覆盖层与所述位线接触插塞之间。
35.根据权利要求31所述的半导体器件，还包括：
储存节点接触插塞，其与所述位线接触插塞、所述第一栅电极和所述第二栅电极间隔开，所述储存节点接触插塞与所述衬底连接；以及
插塞间隔物，其与所述第一沟槽和所述第二沟槽不重叠，所述插塞间隔物与所述储存节点接触插塞相邻。
36.根据权利要求31所述的半导体器件，还包括：
底部间隔物，其位于所述第一沟槽与所述位线接触插塞的底部边缘之间以及所述第二沟槽与所述位线接触插塞的所述底部边缘之间。
37.根据权利要求36所述的半导体器件，其中，所述底部间隔物具有围绕所述位线接触插塞的下部外壁的形状。
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