CN114072061A - 用于处理超声信号的方法和装置 - Google Patents

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Abstract

本文描述的技术的各方面涉及超声处理单元(UPU)，该超声处理单元包括：格雷编码电路***，该格雷编码电路***被配置成将标准二进制编码数字超声信号转换为格雷编码数字超声信号；以及格雷解码电路***，该格雷解码电路***耦接到该格雷编码电路***，并且被配置成将这些格雷编码数字超声信号转换为标准二进制编码数字超声信号。该UPU可以包括模拟部分、数字部分和数据总线，该数据总线被配置成在将这些标准二进制编码数字超声信号转换为这些格雷编码数字超声信号之后，将这些格雷编码数字超声信号从该模拟部分路由到该数字部分。该模拟部分可以包括多个模拟前端(AFE)、该格雷编码电路***和模数转换器。该数字部分可以包括该格雷解码电路***。来自一个AFE的数据总线能够经过另一个AFE。

Description

用于处理超声信号的方法和装置
相关申请的交叉引用
本申请根据35U.S.C.§119(e)要求于2019年6月25日在代理人案卷号B1348.70147US00下提交的名称为“METHODS AND APPARATUSES FOR PROCESSINGULTRASOUND SIGNALS[用于处理超声信号的方法和装置]”的美国专利申请序列号62/866,221的权益，该美国专利申请特此通过援引以其全文并入本文。
技术领域
总体上，本文描述的技术的各方面涉及处理超声信号。一些方面涉及用于对数字超声信号进行格雷编码和解码的方法和装置。
背景技术
超声探头可以用于使用频率高于人类可听到的频率的声波执行诊断成像和/或治疗。超声成像可以用于查看内部的软组织身体结构。当超声脉冲被传输到组织中时，不同振幅的声波可能会在不同的组织界面处反射回探头。这些反射的声波然后可以被记录并作为图像显示给操作者。声音信号的强度(振幅)和波穿过身体所需的时间可以提供用于产生超声图像的信息。使用超声设备可以形成许多不同类型的图像。例如，可以生成示出组织的二维截面、血流、组织随时间的运动、血液的位置、特定分子的存在、组织的刚度或三维区域的解剖结构的图像。
发明内容
根据一个方面，一种超声处理单元(UPU)包括格雷编码电路***，该格雷编码电路***被配置成将标准二进制编码数字超声信号转换为格雷编码数字超声信号。
在一些实施例中，该UPU进一步包括格雷解码电路***，该格雷解码电路***耦接到该格雷编码电路***，并且被配置成将这些格雷编码数字超声信号转换为标准二进制编码数字超声信号。在一些实施例中，该UPU进一步包括：数字部分，该数字部分包括该格雷解码电路***；以及数据总线，该数据总线耦接在该格雷编码电路***与该格雷解码电路***之间，并且被配置成在由该格雷编码电路***将这些标准二进制编码数字超声信号转换为这些格雷编码数字超声信号之后，将这些格雷编码数字超声信号路由到该数字部分。在一些实施例中，该数字部分包括数字处理电路***。
在一些实施例中，该UPU进一步包括：模拟部分，该模拟部分被配置成接收模拟超声信号，该模拟部分包括模数转换器(ADC)，该模数转换器耦接到该格雷编码电路***，并且被配置成在由该格雷编码电路***将这些标准二进制编码数字超声信号转换为这些格雷编码数字超声信号之前，将这些模拟超声信号转换为这些标准二进制编码数字超声信号；以及该格雷编码电路***。在一些实施例中，该UPU进一步包括：模拟部分，该模拟部分被配置成接收模拟超声信号，该模拟部分包括：多个模拟前端(AFE)，该多个AFE中的第一AFE包括：该格雷编码电路***；以及模数转换器(ADC)，该模数转换器耦接到该格雷编码电路***，并且被配置成在由该格雷编码电路***将这些标准二进制编码数字超声信号转换为这些格雷编码数字超声信号之前，将这些模拟超声信号转换为这些标准二进制编码数字超声信号；其中，该数据总线经过该多个AFE中的第二AFE。在一些实施例中，该UPU进一步包括多个数据总线，每个数据总线耦接在该多个AFE之一与该数字部分之间。在一些实施例中，该模拟部分和该数字部分是物理上分离的。
在一些实施例中，该模拟部分进一步包括脉冲发生器、开关和模拟处理电路***。在一些实施例中，片上超声件包括该超声处理单元；并且该多个AFE沿着该片上超声件的厚度维度布置。在一些实施例中，超声换能器物理上位于这些AFE中的每一个的顶部，并且沿着该片上超声件的该厚度维度布置。在一些实施例中，该片上超声件包括沿着该片上超声件的方位维度和厚度维度的超声换能器阵列。
在一些实施例中，该格雷编码电路***被配置成将这些标准二进制编码数字超声信号转换为全格雷编码数字超声信号。在一些实施例中，该格雷编码电路***被配置成将这些标准二进制编码数字超声信号转换为这些全格雷编码数字超声信号，使得从一个二进制码到相邻二进制码的每一次转变仅相差单个位。在一些实施例中，该格雷编码电路***被配置成将标准二进制编码值bN-1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0；该格雷编码电路***包括用于输出gN-2、gN-3…g1和g0中的每一个的异或(XOR)门，其中，用于输出给定gi的XOR门将bi+1和bi作为输入；并且该格雷编码电路***被配置成输出gN-1＝bN-1。在一些实施例中，该格雷解码电路***被配置成将这些全格雷编码数字超声信号转换为这些标准二进制编码数字超声信号。在一些实施例中，该格雷解码电路***被配置成将格雷编码值gN- 1gN-2…g1g0转换为标准二进制编码值bN-1bN-2…b1b0；该格雷解码电路***包括用于输出bN-2、bN-3…b1和b0中的每一个的异或(XOR)门，其中，用于输出给定bi的XOR门将gi和bi+1作为输入；并且该格雷解码电路***被配置成输出bN-1＝gN-1。
在一些实施例中，该格雷编码电路***被配置成将这些标准二进制编码数字超声信号转换为混合格雷编码数字超声信号。在一些实施例中，该格雷编码电路***被配置成将这些标准二进制编码数字超声信号转换为这些混合格雷编码数字超声信号，使得从中间码到相邻二进制码的转变使用格雷码***，因为该转变仅相差单个位，并且其他转变使用标准二进制码***。在一些实施例中，该格雷编码电路***被配置成将标准二进制编码值bN-1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0；该格雷编码电路***包括用于输出gN-2、gN-3…g1和g0中的每一个的异或(XOR)门，其中，用于输出给定gi的XOR门将bN-1和bi作为输入；并且该格雷编码电路***被配置成输出gN-1＝bN-1。在一些实施例中，该格雷解码电路***被配置成将这些混合格雷编码数字超声信号转换为这些标准二进制编码数字超声信号。在一些实施例中，该格雷解码电路***被配置成将格雷编码值gN-1gN-2…g1g0转换为标准二进制编码值bN-1bN-2…b1b0；该格雷解码电路***包括用于输出bN-2、bN-3…b1和b0中的每一个的异或(XOR)门，其中，用于输出给定bi的XOR门将gi和gN-1作为输入；并且该格雷解码电路***输出bN-1＝gN-1。
一些方面包括一种用于执行该UPU被配置成执行的动作的方法。
附图说明
将参照以下示例性和非限制性附图来描述各个方面和实施例。应当理解，这些附图不一定按比例绘制。出现在多个图中的项在其出现的所有图中用相同或相似的附图标记表示。
图1展示了根据本文描述的某些实施例的片上超声件的一部分的示例物理布局；
图2A展示了根据本文描述的某些实施例的图1的片上超声件中的超声处理单元(UPU)的示例物理布局；
图2B展示了根据本文描述的某些实施例的图1的片上超声件中的超声处理单元(UPU)的另一示例物理布局；
图3展示了根据本文描述的某些实施例的图1的片上超声件中的电路***的示例框图；
图4展示了根据本文描述的某些实施例的图1的片上超声件中的电路***的另一示例框图；
图5展示了根据本文描述的某些实施例的图1的片上超声件中的电路***的另一示例框图；
图6展示了根据本文描述的某些实施例的图1的片上超声件中的电路***的另一示例框图；
图7展示了根据本文描述的某些实施例的示例格雷编码电路***；
图8展示了根据本文描述的某些实施例的示例格雷解码电路***；
图9展示了根据本文描述的某些实施例的格雷编码电路***的另一示例；
图10展示了根据本文描述的某些实施例的另一示例格雷解码电路***；
图11展示了根据本文描述的某些实施例的格雷编码电路***的另一示例；
图12展示了根据本文描述的某些实施例的另一示例格雷解码电路***；
图13展示了根据本文描述的某些实施例的格雷编码电路***的另一示例；
图14展示了根据本文描述的某些实施例的另一示例格雷解码电路***；
图15展示了根据本文描述的某些实施例的格雷编码电路***的另一示例；
图16展示了根据本文描述的某些实施例的另一示例格雷解码电路***；
图17展示了根据本文描述的某些实施例的用于处理超声信号的过程；
图18展示了根据本文描述的某些实施例的示例手持式超声探头；
图19展示了根据本文描述的某些实施例的示例可穿戴超声贴片；以及
图20展示了根据本文描述的某些实施例的示例可摄入超声药丸。
具体实施方式
当模数转换器(ADC)输出改变其输出数据总线的某些位上的数字值的新二进制值时，这可能会导致从电源汲取电流、电源噪声和/或通过电容耦接将这种数字切换活动转移到附近的低带宽和/或低振幅模拟信号，这进而会在基于模拟信号的测量中引起噪声。作为示例，考虑将0V输入到ADC，并且0V对应于二进制数b’00_0000_0000。ADC的输入端处的少量噪声可能会导致向ADC输入轻微负电压，并且该轻微负电压可以对应于b’00…0…0000之后的下一个最低二进制数，即使用二进制补码***的b’11…1…1111。因此，数据总线的位上的所有数字值都可能改变，并且这可能会加剧电源电流汲取、电源噪声以及噪声与附近模拟电路***的电容耦接等问题，因为这种影响可能与数据总线上切换的位数成比例。在常规的集成电路中，模拟电路***可以与ADC相邻，并且ADC可以与数字电路***相邻。因此，从ADC的路由到数字电路***的数据总线可以不需要通过模拟电路***进行路由，并且因此可以防止数据总线上的数字切换在模拟电路***中的模拟信号中生成噪声。
然而，本发明人已经开发了一种沿厚度维度和方位维度两者并入大量超声换能器以并入到集成电路上的片上超声件。这种片上超声件可以形成手持式超声探头的核心。大型超声换能器阵列可以允许这种手持式超声探头在成像技术和临床应用方面具有先进的功能。有关片上超声件的进一步描述，参见于2017年6月19日提交并作为美国专利申请公开号2017-0360399A1公布(并转让给本申请的受让人)的名称为“UNIVERSAL ULTRASOUNDIMAGING DEVICE AND RELATED APPARATUS AND METHODS[通用超声成像设备以及相关装置和方法]”的美国专利申请号15/626,711，该美国专利申请通过援引以其全文并入本文。这种片上超声件可以包括用于处理来自超声换能器的信号的多个模拟前端(AFE)。一些实施例可以包括多个AFE，每个AFE包括模数转换器，这些AFE沿着片上超声件的厚度维度平铺。每个AFE可以被配置成在沿着片上超声件的厚度维度的不同位置处对来自超声换能器的信号进行处理。AFE可以共享数字电路***，并且这可能需要来自某些AFE中的ADC的数据总线通过附近AFE中的模拟电路路由，以到达共享的数字电路***。这可能会增加数据总线上的数字切换在附近AFE的模拟电路***中的模拟信号中生成噪声的可能性。
格雷编码是一种用于对二进制数进行排序使得连续的二进制数仅相差一位的***。换句话说，使用格雷编码，改变的位数与模拟值变化的幅度成比例，并且不依赖于正在变化的实际模拟值。常规地，格雷编码用于减少在标准二进制排序中从一个二进制数转变到连续的二进制数时由于多个位改变而可能发生的毛刺(glitching)。本发明人已经认识到，对ADC的输出进行格雷编码可以有助于解决不同的问题，即当数据总线通过附近AFE中的模拟电路***路由时，使来自AFE中的ADC的数据总线上的数字切换可能产生的影响最小化。通常，对ADC的输出进行格雷编码可以确保由于ADC的输入端处的电压的改变而在数据总线上改变的位数与ADC的输入端处的电压改变的幅度成比例。因此，在ADC的输入端处的电压由于噪声而轻微改变的常见情况下，与标准二进制编码相比，使用格雷编码数据总线上可能会有更少的位发生改变。因为电源电流汲取、电源噪声以及噪声与附近模拟电路***的电容耦接等问题可能与数据总线上切换的位数成比例，所以减少改变的位数可以减少这些问题。使用先前的示例(其中0V输入到ADC，并且然后ADC的输入端处的少量噪声导致向ADC输入轻微负电压)，对于每一个连续的二进制数仅改变一位的格雷编码***，b’00…0…0000之后的下一个最低二进制数可能是b’10…0…0000。因此，可能只有一位发生改变，而不是像标准二进制***那样所有位都改变。在该示例中，与标准二进制编码相比，由于数据总线上改变的位数减少了n倍，所以在n位***中格雷编码可以将电源电流汲取、电源噪声以及噪声与附近模拟电路***的电容耦接等问题减少大约n倍。因此，本发明人已经实施了片上超声件，该片上超声件包括对来自AFE的ADC的标准二进制编码数字信号进行格雷编码、将格雷编码数字信号路由到共享数字电路***(其可以包括通过其他AFE的模拟电路***路由)以及在由共享数字电路***处理之前将格雷编码数字信号格雷解码为标准二进制编码数字信号。
应当理解，本文描述的实施例可以以多种方式中的任一种方式来实施。以下仅出于说明性目的提供了具体实施方式的示例。应当理解，所提供的这些实施例和特征/能力可以单独地、全部一起或以两个或更多个的任何组合的方式使用，因为本文描述的技术的各方面并不限于此方面。
图1展示了根据本文描述的某些实施例的片上超声件100的一部分的示例物理布局。图1以鸟瞰图的方式展示了片上超声件100。图1还展示了片上超声件100中的多个超声处理单元(UPU)200、片上超声件100的厚度维度138以及片上超声件100的方位维度136。每个UPU200是独立的超声处理单元，其以可扩展的方式形成完整超声成像阵列的子阵列。每个UPU 200包括模拟部分112和数字部分110，并且可以例如包括以下中的任一者或全部：用于驱动超声换能器发射超声的高压脉冲发生器；用于接收超声回声并对其进行数字化的模拟和混合信号接收器信道；用于对来自每个信道的数字数据进行滤波、压缩和/或波束成形的数字处理电路***；以及用于控制和协调电路***的不同组成部分以使其同步工作的数字排序电路。模拟部分112与数字部分110是物理上分离的。图1展示了多个UPU 200如何沿着片上超声件100的方位维度138平铺，以及平铺的UPU 200的两行如何沿着片上超声件100的厚度维度136布置。超声换能器(在图1中未示出)可以沿着片上超声100的厚度维度136物理上位于每个UPU 200的模拟部分112的顶部(即，相对于图100的平面中的片上超声件100的深度维度)。由于超声换能器沿着片上超声件100的厚度维度136布置在每个UPU 200的模拟部分112的顶部，并且由于UPU 200沿着片上超声件100的方位维度138平铺，超声换能器可以沿着片上超声件100的方位维度138和厚度维度136布置成阵列。这允许对由片上超声件100接收到的超声信号进行方位波束成形和厚度波束成形。
如图1中所展示的片上超声件100的物理布局是非限制性的。例如，在一些实施例中，片上超声件100可以具有比所示出的更少的UPUA200、比所示出的更多或更少的每行中的UPU 200、和/或比所示出的更多或更少的UPU 200行。另外，虽然在图1中，每个UPU 200的数字部分110位于片上超声件100的边缘，并且每个UPU 200的模拟部分112位于片上超声件100的中心，但是在一些实施例中，每个或一些UPU200的数字部分110可以位于片上超声件100的中心，并且每个或一些UPU 200的模拟部分112可以位于片上超声件100的边缘。
图2A展示了根据本文描述的某些实施例的片上超声件100中的超声处理单元(UPU)200的示例物理布局。图2A以片上超声件100的鸟瞰图的方式展示了UPU 200。UPU包括八个模拟前端(AFE)201-208、数字电路***块210和八个数据总线244A-251A。AFE 201-208是每个UPU 200的模拟部分112的组成部分，并且数字电路***210是每个UPU 200的数字部分110的组成部分。AFE 201-208物理上布置成两列，每一列包括沿着片上超声件100的厚度维度136布置的四个AFE。数字电路***210物理上位于沿着片上超声件100的厚度维度138的列的一端。AFE 201-208中的每一个可以包括脉冲发生器、开关、模拟处理电路***、ADC和格雷编码电路***。可以参考图3找到对该电路***的进一步描述。如上文所描述的，超声换能器(在图2A中未示出)可以物理上位于AFE 201-208中的每一个的顶部(即，相对于图2的平面中的片上超声件100的深度维度)。例如，多个超声换能器(例如，八个)可以位于AFE201-208中的每一个，并且换能器中的每一个可以以多路复用的方式耦接到相应AFE的电路***。因此，超声换能器可以沿着片上超声件100的厚度维度136布置在每个UPU 200的顶部。
数字电路***210可以包括波形发生器、格雷解码电路***、数字处理电路***、多路复用电路***和多路复用数字处理电路***。可以参考图3找到对该电路***的进一步描述。数字电路***210可以被配置成处理来自AFE 201-208的信号。因此，来自AFE 201-208中的每一个的输出信号(例如，来自ADC的输出信号)可以被路由到数字电路***210，该数字电路***可以以多路复用的方式处理来自AFE201-208中的每一个的信号。数据总线244A-251A中的每一个可以被配置成将ADC的数字输出从AFE 201-208中的每一个路由到数字电路***210。从图2A中可以看出，由于UPU 200的物理布局，并且具体地AFE 201-208沿着片上超声件100的厚度维度136的布置，数据总线244A-251A中的某些数据总线通过其他AFE路由来自某些AFE的数字信号，以到达数字电路***210。例如，路由来自AFE 208的输出信号的数据总线251A经过AFE 205-207以到达数字电路***210。如上文所描述的，经过AFE中的模拟电路***的数据总线上的数字切换可能将噪声引入到AFE中的模拟信号中。如下文将描述的，本发明人已经认识到，在将数据总线244A-251A上的数字信号传输到数字电路***110之前从ADC输出的格雷编码数字信号可以减轻这种影响。
图2B展示了根据本文描述的某些实施例的片上超声件100中的超声处理单元(UPU)200的另一示例物理布局。图2B以片上超声件100的鸟瞰图的方式展示了UPU 200。图2B中所展示的UPU 200与图2A中所展示的UPU 200的不同之处在于，代替如图2A中的从AFE201-208中的每一个直接延伸到数字电路***210的数据总线，使用流水线将输出数据从AFE 201-208中的每一个传输到数字电路***210。具体地，AFE之一可以将其输出数据传递到相邻AFE，并且该AFE可以将输出数据从先前AFE传递到相邻AFE，等等，直到AFE将输出数据传递到数字电路***210。因此，如图2B所展示的，数据总线244B从AFE 201传递到数字电路***210，数据总线245B从AFE 202传递到AFE 201，数据总线246B从AFE 203传递到AFE202，数据总线247B从AFE 204传递到AFE 203，数据总线248B从AFE 205传递到数字电路***210，数据总线249B从AFE 206传递到AFE 205，数据总线250B从AFE 207传递到AFE 206，并且数据总线251B从AFE 208传递到AFE 207。
作为流水线的操作的示例，在一个时钟周期，AFE 208可以通过数据总线251B将其输出数据传递到AFE 207，AFE 207可以通过数据总线250B将其输出数据传递到AFE 206，AFE 206可以通过数据总线249B将其输出数据传递到AFE 205，并且AFE 205可以通过数据总线248B将其输出数据传递到数字电路***210。在下一个时钟周期，AFE207可以通过数据总线250B将AFE 208的输出数据传递到AFE 206，AFE 206可以通过数据总线249B将AFE 207的输出数据传递到AFE205，并且AFE 205可以通过数据总线248B将AFE 206的输出数据传递到数字电路***210。在下一个时钟周期，AFE 206可以通过数据总线249B将AFE 208的输出数据传递到AFE 205，并且AFE 205可以通过数据总线248B将AFE 207的输出数据传递到数字电路***210。在下一个时钟周期，AFE 205可以通过数据总线248B将AFE 208的输出数据传递到数字电路***210。当AFE 205-208中的每一个都生成了新的输出数据时，该过程可以重复。
从图2B中可以看出，由于UPU 200的物理布局，并且具体地AFE201-208沿着片上超声件100的厚度维度136的布置，数据总线244B-251B中的某些数据总线通过其他AFE路由来自某些AFE的数字信号，以到达数字电路***210。例如，路由来自AFE 208的输出信号的数据总线251B经过AFE 207-208以到达数字电路***210。如上文所描述的，经过AFE中的模拟电路***的数据总线上的数字切换可能将噪声引入到AFE中的模拟信号中。如下文将描述的，本发明人已经认识到，在将数据总线244B-251B上的数字信号传输到数字电路***110之前从ADC输出的格雷编码数字信号可以减轻这种影响。
如图2A至图2B中所展示的UPU 200的物理布局是非限制性的。例如，在一些实施例中，AFE可能比所示出的更多或更少，每列的AFE可能比所示出的更多或更少，和/或列可能比所示出的更多或更少。另外，在一些实施例中，数据总线可以采用与所示出的不同的从AFE到数字电路***110的路径。
图3展示了根据本文描述的某些实施例的片上超声件100中的电路***的示例框图。该电路***包括超声换能器314、脉冲发生器318、波形发生器320、开关324、模拟处理电路***326、模数转换器(ADC)328、格雷编码电路***340、格雷解码电路***342和数字处理电路***330。UPU 200中的AFE 201-208中的每一个可以有至少一个超声换能器314、脉冲发生器318、开关324、模拟处理电路***块326、ADC328、格雷编码电路***块340、格雷解码电路***块342和数字处理电路***块330。如图3所展示的，脉冲发生器318、开关324、模拟处理电路***326、ADC 328和格雷编码电路***340可以物理上位于每个UPU 200的模拟部分中。波形发生器320、格雷解码电路***342和数字处理电路***330可以物理上位于UPU 200的数字部分110中。
波形发生器320可以被配置成向脉冲发生器318提供波形。脉冲发生器318可以被配置成向超声换能器314输出与接收到的波形相对应的驱动信号。当脉冲发生器318正在驱动超声换能器314(“传输阶段”)时，可以打开开关324使得驱动信号不被施加到模拟处理电路***326。
超声换能器314可以被配置成响应于从脉冲发生器318接收到的驱动信号而将脉冲超声信号发射到受试者(比如患者)体内。脉冲超声信号可以从身体结构(比如血细胞或肌肉组织)反向散射，以产生返回到超声换能器314的回声。超声换能器314可以被配置成将这些回声转换为电信号(即，模拟超声信号)。当超声换能器314正在接收回声时(“接收阶段”)，开关324可以闭合，使得超声换能器314可以通过开关324将表示接收到的回声的模拟超声信号传输到模拟处理电路***326。
模拟处理电路***326可以包括例如一个或多个模拟放大器、一个或多个模拟滤波器、模拟波束成形电路***、模拟去调频电路***、模拟正交解调(AQDM)电路***、模拟时间延迟电路***、模拟移相器电路***、模拟求和电路***、模拟时间增益补偿电路***和/或模拟平均电路***。模拟处理电路***326的模拟超声信号输出被输出到ADC 328以转换为标准二进制编码数字信号。ADC 328可以是例如被配置成将模拟信号转换为标准二进制编码数字信号的快闪ADC、逐次逼近ADC或Σ-ΔADC。ADC 328的标准二进制编码数字超声信号输出被输出到格雷编码电路***340，以从标准二进制编码转换为格雷编码。格雷编码电路***340的格雷编码数字超声信号输出被输出到格雷解码电路***342，以从格雷编码转换为标准二进制编码。格雷解码电路***342的标准二进制编码数字超声信号输出被输出到数字处理电路***330。
数字处理电路***330可以包括例如一个或多个数字滤波器、数字波束成形电路***、数字正交解调(DQDM)电路***、平均电路***、数字去调频电路***、数字时间延迟电路***、数字移相器电路***、数字求和电路***、数字乘法电路***、重新量化电路***、波形去除电路***、图像形成电路***和后端处理电路***。图像形成电路***可以被配置成执行切趾(apodization)、反投影和/或快速分层反投影、插值距离徙动(例如，Stolt插值)或其他傅立叶重采样技术(Fourier resampling technique)、动态聚焦技术和/或延迟和求和技术、断层重建技术等。
如上文所描述的，当数据总线将来自UPU 200的模拟部分112中的AFE 201-208的数字信号通过UPU 200的模拟部分112中的另一个AFE201-208路由到UPU 200的数字部分110中的数字电路***210时，数据总线上的数字切换可能将噪声引入到数据总线经过的AFE中的模拟信号中。如图3所展示的，在数字输出从UPU 200的模拟部分112传递到UPU 20的数字部分110之前，格雷编码电路***340将ADC 328的数字输出从标准二进制编码转换为格雷编码。通常，格雷编码可以确保由于ADC 328的输入端处的电压的改变而在ADC 328的输出端处的数据总线上改变的位数与ADC 328的输入端处的电压改变的幅度成比例。因此，在ADC 328的输入端处的电压由于噪声而轻微改变的常见情况下，因为与标准二进制编码相比，使用格雷编码的数据总线上可能会有更少的位发生改变，所以电源电流汲取、电源噪声以及噪声与附近AFE的电容耦接等问题会减少。
图4展示了根据本文描述的某些实施例的片上超声件100中的电路***的另一示例框图。图4与图3的不同之处在于，图4的实施例缺少格雷解码电路***342。在该实施例中，数字处理电路***330可以被配置成处理格雷编码数字信号。
图5展示了根据本文描述的某些实施例的片上超声件100中的电路***的另一示例框图。图5与图3的不同之处在于，图5的实施例缺少格雷解码电路***342和数字处理电路***330。在该实施例中，AFE的输出(并且具体地，AFE的格雷编码电路***340的输出)可能不会被路由到UPU 200的数字部分110，而是可以被传输出片上超声件100，以由片外设备(例如，由现场可编程门阵列(FPGA))进行数字处理。片外处理可以包括格雷解码。
图6展示了根据本文描述的某些实施例的片上超声件100中的电路***的另一示例框图。图6与图3的不同之处在于，图6的实施例缺少数字处理电路***330。在该实施例中，AFE的格雷解码电路***342的输出可以被传输出片上超声件100，以由片外设备(例如，由现场可编程门阵列(FPGA))进行数字处理。由于被传输出片上超声件100的数据可能已经由格雷解码342进行了格雷解码，因此片外处理可能不包括格雷解码。
图3至图6是非限制性的，并且片上超声件100可以包括比所示出的更少或更多的部件。例如，在图3至图6所展示的电路***之间可以***有附加部件。然而，即使例如在ADC328与格雷编码电路***340之间***有更多的电路***，仍然可以认为是ADC 328将信号“输出”到格雷编码电路***340。在一些实施例中，一个波形发生器320可以输出到多个脉冲发生器318(例如，以多路复用的方式)。在一些实施例中，一个波形发生器320可以仅输出到一个脉冲发生器318。在一些实施例中，一个脉冲发生器318可以输出到多个超声换能器314(例如，以多路复用的方式)。在一些实施例中，一个脉冲发生器318可以仅输出到一个超声换能器。在一些实施例中，多个超声换能器314可以输出到一个模拟处理电路***块326(例如，以多路复用的方式)。在一些实施例中，仅一个超声换能器314可以输出到一个模拟处理电路***块326。在一些实施例中，超声换能器314可以被配置成输出到ADC 328，并且可以不存在模拟处理电路***326。在一些实施例中，代替ADC 328和格雷编码电路***340，电路***可以直接将模拟处理电路***326的模拟输出转换为格雷编码数字输出。在一些实施例中，数字处理电路***330可能有多个块，并且来自格雷解码电路***342的标准二进制编码数字超声信号可以被输出到数字处理电路***330的专用块。在一些实施例中，数字处理电路***330可能有多个块，并且多组标准二进制编码数字超声信号可以各自多路复用到数字处理电路***330的多个块之一。在一些实施例中，所有标准二进制编码数字超声信号可以被多路复用到数字处理电路***330的一个块。在一些实施例中，包括某种电路***的一种类型的数字处理电路***可能有多个块(例如，用于每个标准二进制编码数字超声信号的专用块，或一组标准二进制编码数字超声信号被多路复用到的块)，然后所有经处理的信号可以被多路复用到第二种类型的数字处理电路***的一个块。例如，第一种类型的数字处理电路***可以包括一个或多个数字滤波器、数字波束成形电路***、数字正交解调(DQDM)电路***、平均电路***、数字去调频电路***、数字时间延迟电路***、数字移相器电路***、数字求和电路***和数字乘法电路***，并且第二种类型的数字处理电路***可以包括重新量化电路***、波形去除电路***、图像形成电路***和后端处理电路***。
图7展示了根据本文描述的某些实施例的示例格雷编码电路***740。格雷编码电路***740可以用作格雷编码电路***340。具体地，图7展示了用于将二进制编码值bN- 1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0的格雷编码电路***740。格雷编码电路***740包括用于输出gN-2、gN-3…g1和g0中的每一个的异或(XOR)门734，其中，用于输出给定gi的XOR门734将bi+1和bi作为输入。格雷编码电路***740输出gN-1＝bN-1。
图8展示了根据本文描述的某些实施例的示例格雷解码电路***842。格雷解码电路842可以用作格雷解码电路***342。具体地，图8展示了用于将用格雷编码电路***740的格雷编码***编码的格雷编码值gN-1gN-2…g1g0转换为二进制编码值bN-1bN-2…b1b0的格雷解码电路***842。格雷解码电路***842包括用于输出bN-2、bN-3…b1和b0中的每一个的异或(XOR)门734，其中，用于输出给定bi的XOR门734将gi和bi+1作为输入。格雷解码电路***842输出bN-1＝gN-1。
表1展示了使用格雷编码电路***740的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。在表1中，使用了n位。
Figure BDA0003432834310000141
Figure BDA0003432834310000151
表1：使用格雷编码电路***740的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。
应当理解，在格雷编码电路***740的格雷编码***下，从一个二进制码到相邻二进制码的每一次转变仅相差单个位。这可以被认为是全格雷码***。因此，不管ADC 328转换的实际模拟电压值如何，由于ADC 328的输入端处的模拟电压值的改变而在格雷编码电路***740的输出端处的数据总线上改变的位数可以与电压值的改变成比例。格雷编码电路***740的格雷编码***的缺点可能是，针对介于0与N-3之间的i，为了将给定的gi解码为bi，格雷解码电路***842可能需要从gi+1到bi+1的转换结果。因此，XOR门734的深度可以是N-1，其可以约束随着N的增加对格雷解码电路***842的时间要求。
图9展示了根据本文描述的某些实施例的格雷编码电路***940的另一示例。格雷编码电路***940可以用作格雷编码电路***340。具体地，图9展示了用于将二进制编码值bN-1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0的格雷编码电路***940。格雷编码电路***940包括用于输出gN-2、gN-3…g1和g0中的每一个的异或(XOR)门734，其中，用于输出给定gi的XOR门734将bN-1和bi作为输入。格雷编码电路***940输出gN-1＝bN-1。
图10展示了根据本文描述的某些实施例的格雷解码电路***1042的另一示例。格雷解码电路1042可以用作格雷解码电路***342。具体地，图10展示了用于将用格雷编码电路***940的格雷编码***编码的格雷编码值gN-1gN-2…g1g0转换为二进制编码值bN-1bN-2…b1b0的格雷解码电路***1042。格雷解码电路***1042包括用于输出bN-2,bN-3…b1和b0中的每一个的异或(XOR)门734，其中，用于输出给定bi的XOR门734将gi和gN-1作为输入。格雷解码电路***1042输出bN-1＝gN-1。
表2展示了使用格雷编码电路***940的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。在表2中，使用了n位。
十进制 二进制 格雷编码
2<sup>n-1</sup>-8 01...11 11...1000 01...11 11...1000
2<sup>n-1</sup>-7 01...11 11...1001 01...11 11...1001
2<sup>n-1</sup>-6 01...11 11...1010 01...11 11...1010
2<sup>n-1</sup>-5 01...11 11...1011 01...11 11...1011
2<sup>n-1</sup>-4 01...11 11...1100 01...11 11...1100
2<sup>n-1</sup>-3 01...11 11...1101 01...11 11...1101
2<sup>n-1</sup>-2 01...11 11...1110 01...11 11...1110
2<sup>n-1</sup>-1 01...11 11...1111 01...11 11...1111
2<sup>n-1</sup> 10...00 00...0000 11...11 11...1111
2<sup>n-1</sup>+1 10...00 00...0001 11...11 11...1110
2<sup>n-1</sup>+2 10...00 00...0010 11...11 11...1101
2<sup>n-1</sup>+3 10...00 00...0011 11...11 11...1100
2<sup>n-1</sup>+4 10...00 00...0100 11...11 11...1011
2<sup>n-1</sup>+5 10...00 00...0101 11...11 11...1010
2<sup>n-1</sup>+6 10...00 00...0110 11...11 11...1001
2<sup>n-1</sup>+7 10...00 00...0111 11...11 11...1000
表2：使用格雷编码电路***940的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。
应当理解，在格雷编码电路***940的格雷编码***下，从中间码到相邻二进制码的转变使用格雷码***，因为该转变仅相差单个位。其他转变使用标准二进制码***，在该标准二进制码***中从一个二进制码到相邻二进制码的转变可能相差多个位。这可以被认为是仅最高有效位(MSB)使用格雷编码的混合格雷码***。因此，当ADC 328的输入端处的模拟电压值处于中间标度并且电压的改变相当于一个二进制码时，格雷编码电路***940的输出端处的数据总线上只有一位可能发生改变。应当理解，对于处于中间标度的电压值并且对于相当于一个二进制码的电压改变，这种改变可能是ADC 328的输入端处的常见转变。还应当理解，当使用标准二进制编码而不是格雷编码时，与可能因其他转变而改变的位数相比，与来自中间标度电压的一个二进制码相对应的电压的改变可能导致大量位数改变。与格雷编码电路***740的***相比，格雷编码电路***940的格雷编码***的缺点可能是，对于与其他模拟电压处的一个二进制码相对应的转变，多于一位可能发生改变。与格雷解码电路***842的***相比，格雷编码电路***940的格雷编码***的益处可能是，为了将给定的gi解码为bi，格雷解码电路***1042可能不需要从gi+1到bi+1的转换结果。因此，XOR门734的深度可以是1，与格雷解码电路***842相比，其可以减轻对格雷解码电路***1042的时间要求。
图11展示了根据本文描述的某些实施例的格雷编码电路***1140的另一示例。格雷编码电路***1140可以用作格雷编码电路***340。具体地，图11展示了用于将二进制编码值bN-1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0的格雷编码电路***1140。格雷编码电路***1140包括用于输出gN-2、gN-3…g1和g0中的每一个的异或(XOR)门734。用于输出从gN-3到g0的给定gi的XOR门734将bN-2和bi作为输入。用于输出gN-2的XOR门734将bN-1和bN-2作为输入。格雷编码电路***1140输出gN-1＝bN-1。
图12展示了根据本文描述的某些实施例的格雷解码电路***1242的另一示例。格雷解码电路1242可以用作格雷解码电路***342。具体地，图12展示了用于将用格雷编码电路***1140的格雷编码***编码的格雷编码值gN-1gN-2…g1g0转换为二进制编码值bN-1bN-2…b1b0的格雷解码电路***1242。格雷解码电路***1242包括用于输出bN-2、bN-3…b1和b0中的每一个的异或(XOR)门734。用于输出从bN-3到b0的给定bi的XOR门734将bN-2和gi作为输入。用于输出bN-2的XOR门734将gN-1和gN-2作为输入。格雷解码电路***1242输出bN-1＝gN-1。
表3展示了使用格雷编码电路***1140的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。在表3中，使用了n位。
Figure BDA0003432834310000171
Figure BDA0003432834310000181
表3：使用格雷编码电路***1140的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。
应当理解，在格雷编码电路***1140的格雷编码***下，从四分之一码、中间码或四分之三码到相邻二进制码的转变使用格雷码***，因为这些转变仅相差单个位。其他转变使用标准二进制码***，在该标准二进制码***中从一个十进制码到相邻十进制码的转变可以对应于从一个二进制码到另一个二进制码的相差多个位的转变。这可以被认为是最高有效位(MSB)和第二最高有效位(MSB-1)使用格雷编码的混合格雷码***。因此，当ADC328的输入端处的模拟电压值处于四分之一标度、中间标度或四分之三标度并且电压的改变相当于一个二进制码时，格雷编码电路***1140的输出端处的数据总线上只有一位可能发生改变。因此，比格雷编码电路***940的格雷编码***更多的转变但比格雷编码电路***740的格雷编码***更少的转变通常仍然可以具有格雷编码的益处。应当理解，当使用标准二进制编码而不是格雷编码时，与可能因其他转变而改变的位数相比，与来自四分之一标度、中间标度或四分之三标度电压的一个二进制码相对应的电压的改变可能导致大量位数改变。还应当理解，针对介于0与N-3之间的i，格雷解码电路***1042可能仅需要从gN-1到bN-1的转换结果，以将给定的gi解码为bi。因此，XOR门734的深度可以是2，与格雷解码电路***1042相比，其可以是对格雷解码电路***1242的时间要求的增量约束，但是不如格雷解码电路***842的定时要求严格。
图13展示了根据本文描述的某些实施例的格雷编码电路***1340的另一示例。格雷编码电路***1340可以用作格雷编码电路***340。具体地，图13展示了用于使用混合格雷编码将二进制编码值bN-1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0的格雷编码电路***1340，其中k个最低有效位使用标准二进制编码并且剩余位使用格雷编码。因此，这可以被认为是对图11至图12的格雷编码/解码的概括。格雷编码电路***1340包括用于输出gN-2、gN-3…g1和g0中的每一个的XOR门734。用于输出从gk-1到g0的给定gi的XOR门734将bk和bi作为输入。用于输出从gN-2到gk的给定gi的XOR门734将bi和bi+1作为输入。格雷编码电路***1340输出gN-1＝bN-1。
图14展示了根据本文描述的某些实施例的格雷解码电路***1442的另一示例。格雷解码电路1442可以用作格雷解码电路***342。具体地，图14展示了用于将用格雷编码电路***1340的格雷编码***编码的格雷编码值gN-1gN-2…g1g0转换为二进制编码值bN-1bN-2…b1b0的格雷解码电路***1442。用于对这种混合格雷编码进行解码的格雷解码电路***包括用于输出bN-2、bN-3…b1和b0中的每一个的XOR门734。用于输出从bk-1到b0的给定bi的XOR门734将bk和gi作为输入。用于输出从bN-2到bk的给定bi的XOR门734将gi和bi+1作为输入。格雷解码电路***1442输出bN-1＝gN-1。
表4展示了使用格雷编码电路***1340的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。在表4中，使用了n位。
Figure BDA0003432834310000201
表4：使用格雷编码电路***1340的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。
图15展示了根据本文描述的某些实施例的格雷编码电路***1540的另一示例。格雷编码电路***1540可以用作格雷编码电路***340。具体地，图15展示了用于使用混合格雷编码将二进制编码值bN-1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0的格雷编码电路***1540，其中k个最低有效位使用格雷编码并且剩余位使用二进制编码。格雷编码电路***1540包括用于输出gk-1…g1和g0中的每一个的XOR门734。用于输出从gk-1到g0的给定gi的XOR门734将bk和bi作为输入。格雷编码电路***1540为gN-1到gk中的每一个输出gi＝bi。
图16展示了根据本文描述的某些实施例的格雷解码电路***1642的另一示例。格雷解码电路1642可以用作格雷解码电路***342。具体地，图16展示了用于将用格雷编码电路***1640的格雷编码***编码的格雷编码值gN-1gN-2…g1g0转换为二进制编码值bN-1bN-2…b1b0的格雷解码电路***1642。用于对这种混合格雷编码进行解码的格雷解码电路***包括用于输出bk-1…b1和b0中的每一个的XOR门734。用于输出从bk-1到b0的给定bi的XOR门734将gk和gi作为输入。格雷解码电路***1642为bN-1到bk中的每一个输出bi＝gi。
应当理解，图15至图16的格雷编码/解码***可以有助于在具有小信号输入的数字转换信号中实现低转变活动。在小信号输入的情况下，标准二进制编码信号的最高有效位可能不会切换很多，而最低有效位可能会切换很多。因此，图15至图16的格雷编码/解码***可以针对某些最低有效位而不是剩余位使用格雷编码。
表5展示了使用格雷编码电路***1540的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。在表5中，使用了n位。
Figure BDA0003432834310000211
Figure BDA0003432834310000221
表5：使用格雷编码电路***1540的格雷编码***的十进制值、二进制值与格雷编码值之间的示例对应关系。
应当理解，超声换能器和图3至图16中所展示的任何电路***可以集成在单个半导体芯片上或以堆叠配置的多个半导体芯片上。
图18展示了根据本文描述的某些实施例的示例手持式超声探头1800。在一些实施例中，包括超声换能器和图3至图16中所展示的任何电路***的片上超声件(例如，片上超声件100)可以集成在该片上超声件上并布置在手持式超声探头1800中。
图19展示了根据本文描述的某些实施例的示例可穿戴超声贴片1900。可穿戴超声贴片1900耦接到受试者1902。在一些实施例中，包括超声换能器和图3至图16中所展示的任何电路***的片上超声件(例如，片上超声件100)可以集成在该片上超声件上并布置在可穿戴超声贴片1900中。
图20展示了根据本文描述的某些实施例的示例可摄入超声药丸2000。在一些实施例中，包括超声换能器和图3至图16中所展示的任何电路***的片上超声件(例如，片上超声件100)可以集成在该片上超声件上并布置在可摄入超声药丸2000中。
对手持式超声探头1800、可穿戴超声贴片1900和可摄入超声药丸2000的进一步描述可以在2017年6月19日提交并作为美国专利申请公开号2017-0360399A1公布(并转让给本申请的受让人)的名称为“UNIVERSAL ULTRASOUND IMAGING DEVICE AND RELATEDAPPARATUS AND METHODS[通用超声成像设备以及相关装置和方法]”的美国专利申请号15/626,711中找到。
图17展示了根据本文描述的某些实施例的用于处理超声信号的过程1700。过程1700由超声设备中的超声处理单元(UPU)(例如，UPU 200)执行。例如，超声设备可以是片上超声设备100。
在动作1702中，UPU在UPU的模拟部分(例如，在模拟部分112)处接收模拟超声信号。每个UPU 200是独立的超声处理单元，其以可扩展的方式形成完整超声成像阵列的子阵列。每个UPU 200包括模拟部分112和数字部分110，并且可以例如包括以下中的任一者或全部：用于驱动超声换能器发射超声的高压脉冲发生器；用于接收超声回声并对其进行数字化的模拟和混合信号接收器信道；用于对来自每个信道的数字数据进行滤波、压缩和/或波束成形的数字处理电路***；以及用于控制和协调电路***的不同组成部分以使其同步工作的数字排序电路。模拟部分与数字部分可以是物理上分离的。模拟部分可以包括脉冲发生器(例如，脉冲发生器318)、开关(例如，开关324)、模拟处理电路***(例如，模拟处理电路***326)、ADC(例如，ADC 328)和格雷编码电路***(例如，格雷编码电路***340、740、940、1140和/或1340)。数字部分可以包括波形发生器(例如，波形发生器320)、格雷解码电路***(例如，格雷解码电路***342、842、1042、1242和/或1442)和数字处理电路***(例如，数字处理电路***330)。
如上文所描述的，在一些实施例中，波形可以被配置成向脉冲发生器提供波形。脉冲发生器可以被配置成向超声换能器(例如，超声换能器314)输出与接收到的波形相对应的驱动信号。超声换能器可以被配置成响应于从脉冲发生器接收到的驱动信号将脉冲超声信号发射到受试者(比如患者)体内。脉冲超声信号可以从身体结构(比如血细胞或肌肉组织)反向散射，以产生返回到超声换能器的回声。超声换能器可以被配置成将这些回声转换为电信号。模拟处理电路***可以接收表示从超声换能器接收到的回声的电信号。模拟处理电路***可以包括例如一个或多个模拟放大器、一个或多个模拟滤波器、模拟波束成形电路***、模拟去调频电路***、模拟正交解调(AQDM)电路***、模拟时间延迟电路***、模拟移相器电路***、模拟求和电路***、模拟时间增益补偿电路***和/或模拟平均电路***。过程1700从动作1702进行到动作1704。
在动作1704中，UPU将模拟超声信号转换为标准二进制编码数字超声信号。在一些实施例中，模拟处理电路***可以将模拟超声信号输出到ADC以转换为标准二进制编码数字信号。ADC可以是例如被配置成将模拟信号转换为标准二进制编码数字信号的快闪ADC、逐次逼近ADC或Σ-ΔADC。过程1700从动作1704进行到动作1706。
在动作1706中，UPU将标准二进制编码数字超声信号转换为格雷编码数字超声信号。标准二进制编码数字信号可以被输出到格雷编码电路***，以从标准二进制编码转换为格雷编码。在一些实施例中，格雷编码***可以使得从一个十进制码到相邻十进制码的每一次转变对应于从一个格雷码到另一个格雷码的仅相差单个位的转变。这可以被认为是全格雷码***。在一些实施例中，格雷编码***可以使得中间码(例如，n位***中的十进制2n-1到2n)处的转变使用格雷码***，因为该转变对应于从一个二进制码到另一个二进制码的仅相差单个位的转变。其他转变使用标准二进制码***，在该标准二进制码***中从一个十进制码到相邻十进制码的转变可以对应于从一个二进制码到另一个二进制码的相差多个位的转变。这可以被认为是仅最高有效位(MSB)处于格雷码***中的混合格雷码***。在一些实施例中，格雷编码***可以使得每个四分之一码(例如，n位***中的十进制2n-1-1到2n-1、2n-1到2n和3*2n-2-1到3*2n-2)处的转变使用格雷码***，因为该转变对应于从一个格雷码到另一个格雷码的仅相差单个位的转变。其他转变使用标准二进制码***，在该标准二进制码***中从一个十进制码到相邻十进制码的转变可以对应于从一个二进制码到另一个二进制码的相差多个位的转变。这可以被认为是最高有效位(MSB)和第二最高有效位(MSB-1)处于格雷码***中的混合格雷码***。可以参考图7、图9、图11、图13和图15找到对格雷编码的进一步描述。过程1700从动作1706进行到动作1708。
在动作1708中，UPU将格雷编码数字超声信号路由到UPU的数字部分。如上文所描述的，在UPU是片上超声件(例如，片上超声件100)的实施例中，片上超声件可以包括多个超声处理单元(UPU)。多个UPU可以沿着片上超声件的方位维度平铺。超声换能器可以沿着片上超声件的厚度维度物理上位于每个UPU的模拟部分的顶部(即，相对于片上超声件的深度维度)。由于超声换能器沿着片上超声件的厚度维度布置在每个UPU的模拟部分的顶部，并且由于UPU沿着片上超声件的方位维度平铺，超声换能器可以沿着片上超声件的方位维度和厚度维度布置成阵列，从而允许片上超声件对超声信号进行方位和厚度波束成形。
UPU的模拟部分可以包括多个模拟前端(AFE)(例如，AFE201-208)、数字电路***块(例如，数字电路***110)和数据总线(例如，数据总线244A-251A或244B-251B)。AFE可以是每个UPU的模拟部分的组成部分，并且数字电路***可以是每个UPU的数字部分的组成部分。AFE可以物理上布置成列，每一列包括沿着片上超声件的厚度维度布置的AFE。数字电路***可以沿着片上超声件的厚度维度物理上位于列的一端。AFE中的每一个可以包括脉冲发生器、开关、模拟处理电路***、ADC和格雷编码电路***。数字电路***可以包括波形发生器、每个AFE的格雷解码电路***、每个AFE的数字处理电路***、多路复用电路***和多路复用数字处理电路***。数字电路***可以被配置成处理来自AFE的信号。因此，UPU可以被配置成将来自AFE中的每一个的格雷编码数字信号路由到数字电路***，该数字电路***可以以多路复用的方式处理来自AFE中的每一个的信号。数据总线中的每一个可以被配置成将ADC的格雷编码数字输出从AFE中的每一个路由到数字电路***。由于UPU的物理布局，并且具体地AFE沿着片上超声件的厚度维度的布置，数据总线中的某些数据总线可以通过其他AFE路由来自某些AFE的数字信号，以到达数字电路***。如上文所描述的，经过AFE中的模拟电路***的数据总线上的数字切换可能将噪声引入到AFE中的模拟信号中。本发明人已经认识到数据总线上的格雷编码数字信号(在动作1706中)可以减轻这种影响。过程1700从动作1708进行到动作1710。
在动作1710中，UPU将格雷编码数字超声信号转换为标准二进制编码数字超声信号。在一些实施例中，格雷编码电路***的输出被输出到格雷解码电路***，以从格雷编码转换为标准二进制编码。可以参考图8、图10、图12、图14和图16找到对格雷解码的进一步描述。在一些实施例中，格雷解码电路***的输出由数字处理电路***(例如，数字处理电路***330)进行数字处理。数字处理电路***可以包括例如一个或多个数字滤波器、数字波束成形电路***、数字正交解调(DQDM)电路***、平均电路***、数字去调频电路***、数字时间延迟电路***、数字移相器电路***、数字求和电路***、数字乘法电路***和/或输出缓冲器。每个AFE可以有一个数字处理电路***块。AFE中的每一个的数字处理电路***的数字输出可以被输出到多路复用电路***，从而以多路复用的方式被输出到多路复用数字处理电路***。多路复用数字处理电路***可以包括例如重新量化电路***、波形去除电路***、图像形成电路***和后端处理电路***。图像形成电路***可以被配置成执行切趾、反投影和/或快速分层反投影、插值距离徙动(例如，Stolt插值)或其他傅立叶重采样技术、动态聚焦技术和/或延迟和求和技术、断层重建技术等。
在一些实施例中，可以不存在动作1710。例如，数字处理电路***可以被配置成处理格雷编码数字信号，从而避免对将格雷编码数字信号转换为标准二进制编码数字信号的需要。在一些实施例中，可以不存在动作1708。例如，格雷编码数字信号可以在片外路由而不是路由到UPU的数字部分，并且片外处理可以包括格雷解码。在一些实施例中，代替动作1704-1706，电路***可以直接将模拟超声信号转换为格雷编码数字超声信号。在一些实施例中，动作1702可以不存在，并且UPU可以接收已经进行标准二进制编码超声信号。
各种发明构思可以体现为一个或多个过程，已经提供了该一个或多个过程的示例。作为每个过程的组成部分执行的动作可以按照任何适合的方式进行排序。因此，实施例可以被构造为以不同于所展示的顺序执行动作，这可以包括同时执行一些动作，即使这些动作在说明性实施例中被示出为顺序动作。进一步，这些过程中的一个或多个过程可以被组合和/或省略，并且这些过程中的一个或多个过程可以包括附加步骤。
本披露内容的各个方面可以单独地、组合地、或以先前所述实施例中未具体描述的各种布置来使用，并且因此其应用不限于先前描述中阐述或附图中所展示的部件的细节和布置。例如，在一个实施例中描述的各方面可以以任何方式与其他实施例中描述的各方面组合。
除非明确指出相反，否则如本文在本说明书和权利要求中使用的不定冠词“一个(a)”和“一种(an)”应理解成意指“至少一个”。
如本文在本说明书和权利要求中使用的短语“和/或”应理解成意指如此联合的元素中的“任一者或两者”，即在一些情况下相结合地出现并且在其他情况下分开出现的元素。用“和/或”列出的多个元素应以相同的方式理解，即如此联合的元素中的“一个或多个”。除了通过“和/或”从句具体指明的元素之外，还可以可选地存在其他元素，而无论是与具体指出的那些元素相关还是不相关。
如本文在本说明书和权利要求中所使用的，短语“至少一个”在提及一个或多个元素的列表的情况下，应被理解为意指选自元素列表中任何一个或多个元素的至少一个元素，但不一定包括在该元素列表内具体列出的每个元素中的至少一个，并且不排除元素列表中的元素的任何组合。该定义还允许除了该元素列表内具体指明的元素之外可以可选地存在短语“至少一个”所指代的元素，而无论与具体指出的那些元素相关还是不相关。
权利要求中用于修饰权利要求要素的序数术语(比如“第一”、“第二”、“第三”等)的使用本身不暗含一个权利要求要素优于另一个权利要求要素的任何优先权、优先地位或顺序或执行方法的动作的临时顺序，而是仅用作标签来区分具有特定名称的一项权利要求要素与具有相同名称(但是使用序数术语)的另一个要素，以区分权利要求要素。
如本文所使用的，对数值在两个端点之间的提及应被理解为涵盖该数值可以采用端点中的任一个的情况。例如，除非另有说明，否则说明特性具有介于A与B之间、或介于大约A与B之间的值应被理解为意指所指示的范围包括端点A和B。
术语“大约”和“约”可以用于意指在一些实施例中在目标值的±20％之内，在一些实施例中在目标值的±10％之内，在一些实施例中在目标值的±5％之内，并且在一些实施例中还在目标值的±2％之内。术语“大致”和“约”可以包括目标值。
而且，本文所使用的短语和术语是为了描述的目的，并不应该被视为限制。“包括(including)”、“包括(comprising)”或“具有(having)”、“包含(containing)”、“涉及(involving)”及其变型在本文中的使用意味着涵盖此后所列各项和其等效物以及附加项。
以上已经描述了至少一个实施例的若干方面，应当理解，本领域技术人员将容易想到各种更改、修改和改进。这种更改、修改和改进旨在成为本披露内容的目标。因此，上述描述和附图仅作为示例。

Claims (22)

1.一种超声处理单元(UPU)，包括：
格雷编码电路***，该格雷编码电路***被配置成将标准二进制编码数字超声信号转换为格雷编码数字超声信号。
2.如权利要求1所述的超声处理单元，进一步包括：
模拟部分，该模拟部分被配置成接收模拟超声信号，该模拟部分包括：
模数转换器(ADC)，该模数转换器耦接到该格雷编码电路***，并且被配置成在由该格雷编码电路***将这些标准二进制编码数字超声信号转换为这些格雷编码数字超声信号之前，将这些模拟超声信号转换为这些标准二进制编码数字超声信号；以及
该格雷编码电路***。
3.如权利要求1所述的超声处理单元，进一步包括：
格雷解码电路***，该格雷解码电路***耦接到该格雷编码电路***，并且被配置成将这些格雷编码数字超声信号转换为标准二进制编码数字超声信号。
4.如权利要求3所述的超声处理单元，进一步包括：
数字部分，该数字部分包括该格雷解码电路***；以及
数据总线，该数据总线耦接在该格雷编码电路***与该格雷解码电路***之间，并且被配置成在由该格雷编码电路***将这些标准二进制编码数字超声信号转换为这些格雷编码数字超声信号之后，将这些格雷编码数字超声信号路由到该数字部分。
5.如权利要求4所述的超声处理单元，其中，该数字部分包括数字处理电路***。
6.如权利要求4所述的超声处理单元，进一步包括：
模拟部分，该模拟部分被配置成接收模拟超声信号，该模拟部分包括：
多个模拟前端(AFE)，该多个AFE中的第一AFE包括：
该格雷编码电路***；以及
模数转换器(ADC)，该模数转换器耦接到该格雷编码电路***，并且被配置成在由该格雷编码电路***将这些标准二进制编码数字超声信号转换为这些格雷编码数字超声信号之前，将这些模拟超声信号转换为这些标准二进制编码数字超声信号；
其中，该数据总线经过该多个AFE中的第二AFE。
7.如权利要求6所述的超声处理单元，进一步包括多个数据总线，每个数据总线耦接在该多个AFE之一与该数字部分之间。
8.如权利要求6所述的超声处理单元，其中，该模拟部分和该数字部分是物理上分离的。
9.如权利要求6所述的超声处理单元，其中，该模拟部分进一步包括脉冲发生器、开关和模拟处理电路***。
10.如权利要求6所述的超声处理单元，其中：
片上超声件包括该超声处理单元；并且
该多个AFE沿着该片上超声件的厚度维度布置。
11.如权利要求10所述的超声处理单元，进一步包括：
超声换能器，这些超声换能器物理上位于这些AFE中的每一个的顶部，并且沿着该片上超声件的厚度维度布置。
12.如权利要求10所述的超声处理单元，其中，该片上超声件包括沿着该片上超声件的方位维度和厚度维度的超声换能器阵列。
13.如权利要求1所述的超声处理单元，其中，该格雷编码电路***被配置成将这些标准二进制编码数字超声信号转换为全格雷编码数字超声信号。
14.如权利要求13所述的超声处理单元，其中，该格雷编码电路***被配置成将这些标准二进制编码数字超声信号转换为这些全格雷编码数字超声信号，使得从一个二进制码到相邻二进制码的每一次转变仅相差单个位。
15.如权利要求13所述的超声处理单元，其中：
该格雷编码电路***被配置成将标准二进制编码值bN-1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0；
该格雷编码电路***包括用于输出gN-2、gN-3…g1和g0中的每一个的异或(XOR)门，其中，用于输出给定gi的XOR门将bi+1和bi作为输入；并且
该格雷编码电路***被配置成输出gN-1＝bN-1。
16.如权利要求13所述的超声处理单元，其中，该格雷解码电路***被配置成将这些全格雷编码数字超声信号转换为这些标准二进制编码数字超声信号。
17.如权利要求16所述的超声处理单元，其中：
该格雷解码电路***被配置成将格雷编码值gN-1gN-2…g1g0转换为标准二进制编码值bN-1bN-2…b1b0；
该格雷解码电路***包括用于输出bN-2、bN-3…b1和b0中的每一个的异或(XOR)门，其中，用于输出给定bi的XOR门将gi和bi+1作为输入；并且
该格雷解码电路***被配置成输出bN-1＝gN-1。
18.如权利要求1所述的超声处理单元，其中，该格雷编码电路***被配置成将这些标准二进制编码数字超声信号转换为混合格雷编码数字超声信号。
19.如权利要求18所述的超声处理单元，其中，该格雷编码电路***被配置成将这些标准二进制编码数字超声信号转换为这些混合格雷编码数字超声信号，使得：
从中间码到相邻二进制码的转变使用格雷码***，因为该转变仅相差单个位；并且
其他转变使用标准二进制码***。
20.如权利要求18所述的超声处理单元，其中：
该格雷编码电路***被配置成将标准二进制编码值bN-1bN-2…b1b0转换为格雷编码值gN-1gN-2…g1g0；
该格雷编码电路***包括用于输出gN-2、gN-3…g1和g0中的每一个的异或(XOR)门，其中，用于输出给定gi的XOR门将bN-1和bi作为输入；并且
该格雷编码电路***被配置成输出gN-1＝bN-1。
21.如权利要求18所述的超声处理单元，其中，该格雷解码电路***被配置成将这些混合格雷编码数字超声信号转换为这些标准二进制编码数字超声信号。
22.如权利要求21所述的超声处理单元，其中：
该格雷解码电路***被配置成将格雷编码值gN-1gN-2…g1g0转换为标准二进制编码值bN-1bN-2…b1b0；
该格雷解码电路***包括用于输出bN-2、bN-3…b1和b0中的每一个的异或(XOR)门，其中，用于输出给定bi的XOR门将gi和gN-1作为输入；并且
该格雷解码电路***输出bN-1＝gN-1。
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