CN114068719A - 半导体器件 - Google Patents

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CN114068719A
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CN
China
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fin
layer
gate
region
semiconductor device
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刘庭均
郑朱希
马在亨
李南玹
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体器件，其包括具有中心区和***区的衬底、在中心区上的集成电路结构、以及在***区上并围绕中心区的第一结构，其中第一结构的一部分包括：第一鳍结构，由衬底中的器件隔离区限定；第一电介质层，覆盖第一鳍结构的上表面和侧表面以及器件隔离区的上表面；在第一鳍结构上的第一栅极结构，第一栅极结构包括第一栅极导电层、覆盖第一栅极导电层的下表面和侧表面的第一栅极电介质层以及在第一栅极导电层的侧壁上的第一栅极间隔物层；以及第一绝缘结构，覆盖第一电介质层和第一栅极结构。

Description

半导体器件
技术领域
实施方式涉及半导体器件。
背景技术
多个半导体器件可以在半导体晶片上，并且晶片可以被切割和分离为单独的集成电路器件——半导体芯片。
发明内容
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括具有中心区和围绕中心区的***区的衬底、在衬底的中心区上的集成电路结构、以及在衬底的***区上并围绕衬底的中心区的至少一个第一结构，其中所述至少一个第一结构的一部分包括：第一鳍结构，由衬底中的器件隔离区限定并从衬底突出；第一电介质层，覆盖第一鳍结构的上表面和侧表面以及器件隔离区的上表面；在第一鳍结构上的第一栅极结构，第一栅极结构包括第一栅极导电层、覆盖第一栅极导电层的下表面和侧表面的第一栅极电介质层以及在第一栅极导电层的两个侧壁上的第一栅极间隔物层；以及第一绝缘结构，覆盖第一电介质层和第一栅极结构，第一鳍结构包括具有线形形状并在第一方向上延伸的第一鳍线部分，第一栅极结构的第一栅极导电层包括具有线形形状并在第一方向上延伸的第一栅极线部分，第一鳍线部分在垂直于第一方向的第二方向上具有第一宽度，第一栅极线部分在第二方向上具有第二宽度，第二宽度比第一宽度窄。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括具有中心区和围绕中心区的***区的衬底、在衬底的中心区上的集成电路结构、以及在衬底的***区上围绕中心区的第一结构，其中第一结构的一部分包括：第一鳍结构，比设置在衬底中的器件隔离区更突出并在第一方向上延伸；第一电介质层，覆盖器件隔离区和第一鳍结构；以及第一栅极导电层，在第一鳍结构上在第一方向上延伸，第一鳍结构具有在第二方向上彼此相反的第一侧表面和第二侧表面，第二方向垂直于第一鳍结构和第一栅极导电层延伸的第一方向，第一栅极导电层具有在第二方向上彼此相反的第三侧表面和第四侧表面，第一电介质层覆盖第一鳍结构的第一侧表面和第二侧表面，第一侧表面和第二侧表面中的至少一个的一部分与第三侧表面和第四侧表面中的至少一个的一部分并排。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：衬底，具有中心区和围绕中心区的***区；在衬底的中心区上的多个晶体管，所述多个晶体管包括电路鳍图案、电路栅极结构和源极/漏极区；以及在衬底的***区上的多个第一结构，其中所述多个第一结构中的每个第一结构的一部分包括第一鳍结构和第一栅极导电层，第一鳍结构具有线形形状、由衬底中的器件隔离区限定并在第一方向上延伸，第一栅极导电层具有线形形状并在第一鳍结构上在第一方向上延伸，在垂直于第一方向的第二方向上，彼此相邻的第一鳍结构的相对侧表面之间的第一距离小于彼此相邻的第一栅极导电层的相对侧表面之间的第二距离。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将是明显的，附图中：
图1是根据本公开的示例实施方式的半导体器件的平面图；
图2A是半导体器件的示例的一部分区域的放大平面图；
图2B是根据本公开的示例实施方式的半导体器件的截面图；
图2C是根据本公开的示例实施方式的半导体器件的截面图；
图3A是半导体器件的示例的一部分区域的放大平面图；
图3B至图3F是根据本公开的示例实施方式的半导体器件的截面图；
图4A和图4B是根据本公开的示例实施方式的半导体器件的截面图；
图5A是半导体器件的示例的一部分区域的放大平面图；
图5B至图5D是根据本公开的示例实施方式的半导体器件的截面图；
图6A是半导体器件的示例的一部分区域的放大平面图；
图6B和图6C是根据本公开的示例实施方式的半导体器件的截面图；
图7A和图7B是根据本公开的示例实施方式的半导体器件的截面图；
图8A和图8B是根据本公开的示例实施方式的半导体器件的截面图；
图9A是半导体器件的示例的一部分区域的放大平面图；
图9B和图9C是根据本公开的示例实施方式的半导体器件的截面图；
图10A是半导体器件的示例的一部分区域的放大平面图；
图10B和图10C是根据本公开的示例实施方式的半导体器件的截面图；
图11是根据本公开的示例实施方式的半导体器件的截面图；
图12A和图12B是半导体器件的示例的一部分区域的放大平面图；
图13A至图13C是半导体器件的示例的一部分区域的放大平面图；
图14是半导体器件的示例的一部分区域的放大平面图；
图15A至图15G是根据本公开的示例实施方式的制造半导体器件的方法中的阶段的视图，依次示出了制造半导体器件的工艺；以及
图16A至图16D是根据本公开的示例实施方式的制造半导体器件的方法中的阶段的视图，依次示出了制造半导体器件的工艺。
具体实施方式
将参照图1至图3B描述示例实施方式的半导体器件。
图1是根据示例实施方式的半导体器件的平面图。
图2A是图1所示的区域“A”的放大平面图。图2B示出了沿着图2A中的线I-I'、II-II'和III-III'截取的截面图。图2C示出了沿着图2A中的线I-I'和III-III'截取的截面图。
图3A是图1所示的区域“B”或区域“C”的放大平面图。图3B是沿着图3A中的线I-I'截取的截面图。
参照图1至图3B，半导体器件1可以包括具有中心区IC和***区PERI的衬底SUB、在衬底SUB的中心区IC中或中心区IC上的集成电路结构10、以及在衬底SUB的***区PERI上的第一结构100。包括多个绝缘层的绝缘结构DS可以在衬底SUB上。
衬底SUB可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。在示例实施方式中，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。衬底SUB可以被提供为体晶片、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。如这里所使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B、或者A和B。
衬底SUB的***区PERI可以围绕中心区IC。***区PERI可以包括衬底SUB的边缘部分EDGE。半导体器件1的边缘部分EDGE可以在隔离半导体晶片上的多个半导体器件的工艺中形成。
衬底SUB的***区PERI可以包括防护环区GR和阻挡区BR。防护环区GR可以围绕中心区IC。阻挡区BR可以围绕防护环区GR。阻挡区BR离半导体器件1的边缘部分EDGE可以比防护环区GR离半导体器件1的边缘部分EDGE更近。防护环区GR和阻挡区BR可以是其中设置水分氧化屏障结构和/或止裂结构的区域。
在示例实施方式中，防护环区GR或阻挡区BR的拐角可以具有弯曲形状。在示例实施方式中，防护环区GR或阻挡区BR的拐角的形状可以具有任何形状，只要拐角可以围绕中心区IC。将参照图14更详细地描述防护环区GR或阻挡区BR的拐角，图14是图1所示的区域“D”的放大图。
将参照图2A至图2C描述衬底SUB的中心区IC中的集成电路结构10/10a。
集成电路结构10/10a可以包括在衬底SUB中或衬底SUB上的器件隔离区IS、多个晶体管TR、绝缘结构DS、多个电路接触结构CP1和CP2以及多条布线ML。
多个晶体管TR中的每个可以包括由器件隔离区IS限定的电路鳍图案15、与电路鳍图案15交叉的电路栅极结构30、以及在电路鳍图案15上与电路栅极结构30的侧表面相邻的源极/漏极区40。
图2B所示的集成电路结构10的多个晶体管TR可以配置为多桥沟道FET(MBCFETTM)，在多桥沟道FET中电路鳍图案15包括电路下半导体区15L以及设置在电路下半导体区15L上并在垂直方向(Z)上彼此间隔开的多个沟道层21、22和23。
电路鳍图案15可以具有鳍结构，并且可以由衬底SUB中的器件隔离区IS限定。电路鳍图案15可以具有从衬底SUB突出的结构。电路鳍图案15的上端可以从器件隔离区IS的上表面(例如，在垂直方向(Z)上)突出到预定高度。
电路鳍图案15的电路下半导体区15L可以从衬底SUB在垂直方向(Z)上延伸。多个沟道层21、22和23可以包括第一沟道层21、第二沟道层22和第三沟道层23。多个沟道层21、22和23可以由半导体材料形成，并且可以包括例如硅、硅锗或锗。
器件隔离区IS可以在衬底SUB上限定电路鳍图案15。器件隔离区IS可以通过例如浅沟槽隔离(STI)工艺形成。器件隔离区IS可以由绝缘材料形成。器件隔离区IS可以是例如氧化物、氮化物或其组合。
在示例实施方式中，器件隔离区IS可以包括深器件隔离区DIS，深器件隔离区DIS可以限定电路有源区RX。电路鳍图案15可以在电路有源区RX上。可以将电路有源区RX理解为包括电路鳍图案15的部件。
源极/漏极区40可以在电路鳍图案15和第一电路接触结构CP1之间。源极/漏极区40可以被提供为晶体管的源极区或漏极区。源极/漏极区40可以凹陷到电路鳍图案15的上部中，例如，源极/漏极区40是否凹陷以及凹陷的深度可以被改变。
源极/漏极区40可以配置为包括硅的半导体层，并且可以配置为外延层。源极/漏极区40可以包括不同类型和/或浓度的杂质。在示例实施方式中，源极/漏极区40可以包括n型掺杂硅和/或p型掺杂硅锗。
在示例实施方式中，源极/漏极区40可以包括多个区域，所述多个区域包括不同浓度的元素和/或掺杂元素。
电路栅极结构30可以在电路鳍图案15之上，可以与电路鳍图案15交叉，并且可以在一个方向上(例如，纵向)延伸。尽管图2A示出了电路栅极结构30在第一方向(X)上延伸并且电路鳍图案15在第二方向(Y)上延伸，但是将理解，电路栅极结构30可以在第二方向(Y)上延伸并且电路鳍图案15在第一方向(X)上延伸。晶体管的沟道区可以在与电路栅极结构30交叉的电路鳍图案15的多个沟道层21、22和23上。
电路栅极结构30可以包括电路栅电极(也称为电路栅极导电层)35、在电路栅电极35和电路鳍图案15之间的电路栅极电介质层32、在电路栅电极35的侧表面上的电路栅极间隔物层34以及在电路栅电极35上的电路栅极覆盖层36。
电路栅极电介质层32可以围绕第三沟道层23上的电路栅电极35的所有表面(除了最上表面)。电路栅极电介质层32可以包括氧化物、氮化物或高k材料。电路栅极电介质层32可以设置在第一至第三沟道层21、22和23之间。
电路栅电极35可以在电路鳍图案15之上，并且可以延伸以与电路鳍图案15交叉。电路栅电极35可以在电路下半导体区15L和第一沟道层21之间、在第一沟道层21和第二沟道层22之间、在第二沟道层22和第三沟道层23之间以及在第三沟道层23的上表面上。
电路栅电极35可以包括导电材料，例如：金属氮化物，诸如钛氮化物膜(TiN)、钽氮化物膜(TaN)或钨氮化物膜(WN)；金属材料，诸如铝(Al)、钨(W)或钼(Mo)；或半导体材料，诸如掺杂多晶硅。电路栅电极35可以包括两层或更多层。
在示例实施方式中，电路栅极间隔物层34可以具有多层结构。电路栅极间隔物层34可以包括氧化物、氮化物、氮氧化物或低k膜。
电路栅极覆盖层36可以在电路栅电极35之上。电路栅极覆盖层36可以由氧化物、氮化物或氮氧化物形成。
内间隔物层18可以进一步设置在多个晶体管TR中。在示例实施方式中，内间隔物层18可以在电路栅电极35的在第二方向(Y)上彼此相反的两侧上在第一至第三沟道层21、22和23的下表面上。内间隔物层18可以包括氧化物、氮化物、氮氧化物或低k膜。
绝缘结构DS可以覆盖多个晶体管TR。绝缘结构DS可以包括依次堆叠在衬底SUB上的第一绝缘层161、第二绝缘层162和第三绝缘层163。绝缘结构DS可以遍及衬底SUB上的整个区域设置。在集成电路结构10中，绝缘结构DS可以被称为电路区绝缘结构。
第一电路接触结构CP1可以连接到源极/漏极区40，并且可以向源极/漏极区40施加电信号。每个第二电路接触结构CP2可以连接到电路栅电极35。
多个电路接触结构CP1和CP2可以包括例如：金属氮化物，诸如钛氮化物膜(TiN)、钽氮化物膜(TaN)或钨氮化物膜(WN)；或者金属材料，诸如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)、钼(Mo)等。
第一电路接触结构CP1可以包括包含导电材料的接触插塞以及在接触插塞和源极/漏极区40之间的金属-半导体化合物层。金属-半导体化合物层可以包括金属硅化物、金属锗化物或金属硅化物-锗化物，其中金属是钛(Ti)、镍(Ni)、钽(Ta)、钴(Co)或钨(W)，半导体可以是硅(Si)、锗(Ge)或硅锗(SiGe)。
多条布线ML可以分别连接到多个电路接触结构CP1和CP2，并且可以分别电连接到晶体管的源极/漏极区40或电路栅电极35。多条布线ML可以在一个方向上(例如，纵向)延伸。
多条布线ML可以包括例如：金属氮化物，诸如钛氮化物膜(TiN)、钽氮化物膜(TaN)或钨氮化物膜(WN)；或者金属材料，诸如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)、钼(Mo)等。
图2C所示的多个晶体管TRa可以配置为晶体管——FinFET，其中晶体管的沟道区可以形成在与电路栅极结构30交叉的电路鳍图案15中。每个电路鳍图案15可以具有单个鳍结构。
在衬底SUB的中心区IC上的集成电路结构10可以包括图2B所示的MBCFETTM或图2C所示的FinFET。
在下面的描述中，将参照图3A和图3B描述可以在衬底SUB的***区PERI的防护环区GR或阻挡区BR上的第一结构100。
衬底SUB的***区PERI上的第一结构100可以保护中心区IC上的集成电路结构10。
在切割晶片(其中将半导体晶片上的多个半导体器件彼此分离)的工艺期间，可能在形成半导体器件1的金属之间的绝缘层中产生裂纹。裂纹可能从半导体器件1的边缘部分EDGE扩展到中心区IC上的集成电路结构10。此外，水分可能从金属之间的绝缘层的切口表面渗入，从而可能损坏中心区IC上的集成电路结构10。
第一结构100可以包括围绕中心区IC上的集成电路结构10的水分氧化屏障结构或止裂结构。
第一结构100可以帮助减少或防止在切割半导体晶片时产生的裂纹的扩展，并且可以帮助减少或防止中心区(IC)上的集成电路结构10被从外部渗透或渗入的水分或空气损坏。
第一结构100的至少一部分可以通过阻挡静电电流来帮助保护集成电路结构10，否则静电电流可能流入中心区IC上的集成电路结构10中。
每个第一结构100可以包括器件隔离区IS、第一鳍结构115、第一电介质层120、第一栅极结构130和绝缘结构DS。
第一鳍结构115可以由器件隔离区IS限定。第一鳍结构115可以包括具有线形形状并在第一方向(X)上(例如，纵向)延伸的第一鳍线部分。第一鳍结构115可以具有(例如，在垂直方向(Z)上)比器件隔离区IS的上表面更向上突出的形状。
第一鳍结构115可以包括第一下半导体区115L以及在第一下半导体区115L上的堆叠结构111a、111b、111c、112a、112b和112c。第一下半导体区115L可以从衬底SUB在垂直方向(Z)上延伸，并且可以由与衬底SUB的材料相同的材料形成。堆叠结构111a、111b、111c、112a、112b和112c可以包括交替堆叠的多个第一层111a、111b和111c以及多个第二层112a、112b和112c。
多个第一层111a、111b和111c可以包括在垂直方向(Z)上彼此间隔开的第一硅锗层111a、第二硅锗层111b和第三硅锗层111c。第一硅锗层111a可以与第一下半导体区115L接触。
多个第二层112a、112b和112c可以包括在垂直方向(Z)上彼此间隔开的第一硅层112a、第二硅层112b和第三硅层112c。第一硅层112a可以在第一硅锗层111a和第二硅锗层111b之间，第二硅层112b可以在第二硅锗层111b和第三硅锗层111c之间，第三硅层112c可以在第三硅锗层111c的上表面上。
在示例实施方式中，第一鳍结构115可以包括在垂直方向(Z)上与第一栅极结构130重叠的第一图案部分和在垂直方向(Z)上与绝缘结构DS的第一绝缘层161重叠的第二图案部分。第二图案部分的侧表面可以与第一电介质层120和器件隔离区IS直接接触。在示例实施方式中，第二图案部分的上部可以与第一电介质层120直接接触，并且第二图案部分的下部可以与器件隔离区IS直接接触。
在示例实施方式中，第一鳍结构115的第一鳍线部分可以例如在第二方向(Y)上具有第一宽度W1。第一宽度W1可以比集成电路结构10的晶体管TR的电路鳍图案15在第二方向(Y)上的宽度宽。在示例实施方式中，第一宽度W1可以比电路鳍图案15的多个沟道层21、22和23中的每个在第二方向(Y)上的宽度宽。
在示例实施方式中，第一鳍结构115的第一鳍线部分在第二方向(Y)上的第一宽度W1可以大于第一接触结构140(见图3C)在第二方向(Y)上的宽度。
在别的示例实施方式中，多个第一层111a、111b和111c可以是第一至第三硅层，多个第二层112a、112b、112c可以是第一至第三硅锗层。
第一电介质层120可以覆盖器件隔离区IS和第一鳍结构115。第一电介质层120可以与器件隔离区IS的上表面、第一鳍结构115的(在第二方向(Y)上彼此相反或面向第二方向(Y)的)侧表面以及第一鳍结构115的上表面接触。第一电介质层120可以覆盖多个第一层111a、111b和111c的侧表面以及多个第二层112a、112b和112c的侧表面。第一电介质层120可以由硅氧化物形成。
在示例实施方式中，第一电介质层120可以由氧化氧化物和/或沉积氧化物形成。在示例实施方式中，形成第一电介质层120可以包括使用以下之一或两者来形成第一电介质层120：形成覆盖鳍结构115的半导体层并通过氧化半导体层来形成氧化氧化物的方法；以及通过在氧化氧化物上执行沉积工艺来形成沉积氧化物的方法。
在示例实施方式中，第一电介质层120可以具有比第一栅极结构130的第一栅极电介质层132的第一厚度t1大的第二厚度t2。
第一栅极结构130可以在第一鳍结构115的上表面上在第一方向(X)上(例如，纵向)延伸。第一栅极结构130可以包括第一栅极电介质层132、第一栅极导电层135、第一栅极覆盖层136和第一栅极间隔物层134。
第一栅极电介质层132可以在第一栅极导电层135和第一鳍结构115之间。第一栅极电介质层132可以在第一栅极导电层135和第一栅极间隔物层134之间。第一栅极电介质层132可以覆盖第一栅极导电层135的下表面和侧表面。第一栅极电介质层132可以包括氧化物、氮化物或高k材料。
在示例实施方式中，第一栅极电介质层132可以包括具有比第一电介质层120的介电常数高的介电常数的高k材料。
第一栅极导电层135可以在第一鳍结构115的上表面上。第一栅极导电层135可以包括在第一方向(X)上延伸的第一栅极线部分。第一栅极导电层135可以包括导电材料，例如：金属氮化物，诸如钛氮化物膜(TiN)、钽氮化物膜(TaN)或钨氮化物膜(WN)；金属材料，诸如铝(Al)、钨(W)或钼(Mo)；或者半导体材料，诸如掺杂多晶硅。
在示例实施方式中，第一鳍结构115的第一鳍线部分可以在第二方向(Y)上具有第一宽度W1，第一栅极导电层135的第一栅极线部分可以在第二方向(Y)上具有第二宽度W2，第二宽度W2可以比第一宽度W1窄(例如，小)。
第一宽度W1可以是第一鳍结构115在第二方向(Y)上的最小宽度。第一宽度W1可以是第三硅层112c在第二方向(Y)上的最小宽度。在示例实施方式中，第一鳍结构115可以具有倾斜的侧表面，使得第一鳍结构115在第二方向(Y)上截取的截面具有随着离衬底SUB的上表面的距离沿垂直方向(Z)增大而减小的宽度，第一鳍结构115的第一鳍线部分的第一宽度W1可以是第三硅层112c的上端在第二方向(Y)上的宽度(例如，第一鳍结构115的侧壁之间的最小距离)。
在示例实施方式中，第一栅极结构130在第二方向(Y)上的第三宽度W3可以比第一鳍结构115的第一鳍线部分在第二方向(Y)上的第一宽度W1窄。
在示例实施方式中，第一栅极导电层135的第一栅极线部分的第二宽度W2可以比多个第一层111a、111b和111c中的每个在第二方向(Y)上的宽度窄。
在示例实施方式中，第一栅极导电层135的第二宽度W2可以比多个第二层112a、112b和112c中的每个在第二方向(Y)上的宽度窄。
在示例实施方式中，第一鳍结构115可以具有在第二方向(Y)上或相对于第二方向(Y)彼此相反的第一侧表面115S1和第二侧表面115S2，第一栅极导电层135可以具有在第二方向(Y)上或相对于第二方向(Y)彼此相反的第三侧表面135S1和第四侧表面135S2。在第二方向(Y)上，第一侧表面115S1和第二侧表面115S2之间的距离可以大于第三侧表面135S1和第四侧表面135S2之间的距离(L1)。
在平面图中，第一侧表面115S1和第二侧表面115S2中的至少一个的一部分可以与第三侧表面135S1和第四侧表面135S2中的至少一个的一部分并排(例如，可以与其平行地延伸)。第一侧表面115S1可以包括被第一电介质层120覆盖的第一部分和被器件隔离区IS覆盖的第二部分。
在示例实施方式中，在第二方向(Y)上彼此相邻的第一鳍结构115的相面对的侧表面之间的第一距离D1可以比彼此相邻的第一栅极导电层135的相面对的侧表面之间的第二距离D2窄或小。
第一栅极覆盖层136可以在第一栅极导电层135上。第一栅极覆盖层136可以使第一栅极导电层135和/或第一栅极电介质层132的上部凹陷。第一栅极覆盖层136的侧表面可以被第一栅极间隔物层134围绕。第一栅极覆盖层136可以由氧化物、氮化物或氮氧化物(例如，SiO、SiN、SiCN、SiOC、SiON或SiOCN)形成。
第一栅极间隔物层134可以在第一栅极导电层135的两个侧壁上。第一栅极间隔物层134可以在垂直方向(Z)上延伸。第一栅极间隔物层134还可以在第一方向(X)上延伸。第一栅极间隔物层134可以具有多层结构。第一栅极间隔物层134可以包括氧化物、氮化物、氮氧化物或低k膜。
在示例实施方式中，在单个第一栅极导电层135的两侧上的第一栅极间隔物层134的相对侧之间(例如，在第二方向Y上)的距离(例如，L1+2t1)可以小于第一鳍结构115的第一宽度W1。在单个第一栅极导电层135的两侧(例如，在第二方向Y)上彼此面对的第一栅极间隔物层134的侧面之间的距离(例如，L1)可以小于第一鳍结构115的第一宽度W1。
绝缘结构DS可以在第一结构100的上部。绝缘结构DS的第一绝缘层161可以覆盖第一电介质层120和第一栅极结构130。第二绝缘层162可以在第一绝缘层161上，第三绝缘层163可以在第二绝缘层162上。在第一结构100中，绝缘结构DS可以被称为第一绝缘结构。
图3B至图3F是根据示例实施方式的半导体器件的截面图。图3C是半导体器件的从不同于图3B的区域观察到的截面图。
参照图3C，半导体器件1的第一结构100可以进一步包括第一接触结构140和第一布线层150。
第一接触结构140可以穿过第二绝缘层162，并且可以连接到第一栅极导电层135。第一接触结构140可以在用于形成集成电路结构10的第二电路接触结构CP2的相同工艺中形成，并且可以具有与第二电路接触结构CP2的结构相同或相似的结构。第一接触结构140可以包括上述金属氮化物或金属材料。第一接触结构140的一部分可以在一个方向上延伸，并且可以围绕衬底SUB的中心区IC。
第一布线层150可以在第三绝缘层163中。第一布线层150可以连接到第一接触结构140。第一布线层150可以在至少一个方向上延伸。第一布线层150可以在衬底SUB的***区PERI上以围绕衬底SUB的中心区IC。第一布线层150可以包括上述金属氮化物或金属材料。第一布线层150可以在用于形成集成电路结构10的多条布线ML的相同工艺中形成，第一布线层150和多条布线ML可以在从衬底SUB的上表面起的相同水平上。
在示例实施方式中，多个第一布线层150可以被设置，并且可以彼此并排延伸。在示例实施方式中，多个通路和多个布线层可以进一步设置在第一布线层150上。
图3D是根据示例实施方式的半导体器件的截面图。图3D示出了与图3B对应的区域。
图3D示出了半导体器件1的第一结构100的示意性形状。第一结构100可以进一步包括覆盖第一栅极结构130和第一电介质层120的侧表面的蚀刻停止层139。
多个第一层111a、111b和111c以及多个第二层112a、112b和112c可具有弯折或弯曲的侧表面。在示例实施方式中，多个第一层111a、111b和111c的在第二方向(Y)上彼此相反的侧表面可以具有向内弯折(例如，向内弯曲、凹入或凹陷)的区域，多个第二层112a、112b和112c的在第二方向(Y)上彼此相反的侧表面可以具有向外弯折(向外弯曲或凸起)的区域。
在示例实施方式中，第一鳍结构115的第一侧表面115S1'和第二侧表面115S2'可以具有向内弯折的表面。覆盖第一鳍结构115的第一侧表面115S1'和第二侧表面115S2'的第一电介质层120也可以具有与第一侧表面115S1'和第二侧表面115S2'的向内弯折的表面相符合的形状。
在示例实施方式中，参照图3D中的放大插图，第一鳍结构115的上表面可以包括弯折或弯曲部分C1和C2。在示例实施方式中，在多个第二层112a、112b和112c的最上部的第三硅层112c的上表面112cs可以包括弯折部分C1和C2。弯折部分C1和C2可以包括其中第三硅层112c与第一栅极间隔物层134接触的第一弯折部分C1和其中第三硅层112c与蚀刻停止层139接触的第二弯折部分C2。第一弯折部分C1可以例如在蚀刻第一电介质层120的一部分的工艺中形成，第二弯折部分C2可以在用于形成第一栅极间隔物层134的蚀刻工艺中形成。
图3E是根据示例实施方式的半导体器件的截面图。图3E是半导体器件的从不同于图3C的区域观察到的截面图。
参照图3E，半导体器件1可以进一步包括第一虚设结构100D。第一虚设结构100D可以具有与第一结构100的结构相似的结构，但是可以不包括第一接触结构140。在示例实施方式中，第一虚设结构100D可以包括第一鳍结构115、第一电介质层120、第一栅极结构130和第一布线层150。第二绝缘层162可以在第一栅极结构130和第一布线层150之间。第一栅极结构130和第一布线层150可以通过第二绝缘层162(例如，在垂直方向Z上)彼此间隔开。
图3F是根据示例实施方式的半导体器件的截面图。图3F示出了与图3C对应的区域。
参照图3F，在半导体器件1的第一结构100a中，第一栅极电介质层132可以覆盖第一鳍结构115的上表面的一部分。在覆盖第一鳍结构115的一部分上表面的一部分第一电介质层120被去除之后，第一栅极电介质层132可以形成在第一鳍结构115的暴露的上表面上。第一栅极电介质层132的下表面可以在比第一栅极间隔物层134的下表面的水平低的水平上或水平处。
图4A是根据示例实施方式的半导体器件的截面图。图4A示出了与图3C对应的区域。
参照图4A，在半导体器件1的第一结构100b中，第一鳍结构115可以不包括堆叠结构111a、111b、111c、112a、112b和112c，并且可以配置为单个鳍。第一鳍结构115可以从衬底SUB在垂直方向(Z)上延伸。第一鳍结构115可以被称为第一鳍图案。
在示例实施方式中，当在第二方向(Y)上被测量时，第一栅极导电层135的第一栅极线部分的第二宽度W2可以比第一鳍结构115的第一鳍线部分的上端的第一宽度W1窄。第一鳍结构115的第一鳍线部分的第一宽度W1可以是第一鳍结构115在沿第二方向(Y)截取的截面上的最小宽度。
在示例实施方式中，第一栅极导电层135的第一栅极线部分在第二方向(Y)上的第二宽度W2可以比第一鳍结构115的下端的宽度窄。第一鳍结构115的下端的宽度可以是第一鳍结构115在第二方向(Y)上的最大宽度。
图4B是根据示例实施方式的半导体器件的截面图。图4B是半导体器件的从不同于图4A的区域观察到的截面图。
参照图4B，半导体器件1可以进一步包括第一虚设结构100Db。第一虚设结构100Db可以具有与第一结构100b相似的结构，但是可以不包括第一接触结构140。如参照图3E在前述示例实施方式中所述，第一栅极结构130可以通过第二绝缘层162与第一布线层150间隔开。
图5A是半导体器件的示例的一部分区域的放大平面图。
图5B是根据示例实施方式的半导体器件的截面图。图5B是沿着图5A中的线I-I'截取的截面图。
参照图5A和图5B，在半导体器件1的第一结构100c中，第一栅极结构130中的至少一个第一栅极结构130a可以在垂直方向(Z)上与第一鳍结构115a的侧表面重叠。
在示例实施方式中，第一栅极结构130a可以具有不对称的形状。在示例实施方式中，第一栅极结构130a的第一栅极间隔物层134中的至少一个的下端可以在比第一鳍结构115a的上端的水平低的水平上或水平处。在示例实施方式中，第一栅极结构130a的第一栅极电介质层132和第一栅极导电层135可以在第一鳍结构115a的多个第二层112a、112b和112c的侧表面上。
在示例实施方式中，在第一鳍结构115a中，第一层111a、111b和111c的一部分可以从朝向第一栅极结构130a暴露的侧表面被部分地去除，并且其另一部分可以保留在第二层112a、112b和112c之间。在这种情况下，多个保留的第一层111a、111b和111c、第一栅极电介质层132以及第一栅极导电层135可以一起形成在多个第二层112a、112b和112c之间。
在示例实施方式中，第一栅极结构130a的第一栅极导电层135可以在第一鳍结构115a上，第一栅极导电层135的至少一部分还可以形成在第一鳍结构115a的多个第二层112a、112b和112c之间。多个第二层112a、112b和112c可以是半导体层。第一栅极导电层135可以包括从第一鳍结构115a的侧表面延伸到多个第二层112a、112b和112c之间的区域的突起135IP1。突起135IP1可以具有与多个第一层111a、111b和111c相对的侧表面。
图5C是根据示例实施方式的半导体器件的截面图。图5C是半导体器件的从不同于图5B的区域观察到的截面图。
参照图5C，半导体器件1可以进一步包括第一虚设结构100Dc。第一虚设结构100Dc可以具有与第一结构100c的结构相似的结构，但是可以不包括第一接触结构140。如参照图3E在前述示例实施方式中所述，第一栅极结构130和130a可以通过第二绝缘层162与第一布线层150间隔开。
图5D是根据示例实施方式的半导体器件的截面图。图5D示出了与图5B对应的区域。
参照图5D，在半导体器件1的第一结构100c'中，第一栅极结构130中的至少一个第一栅极结构130a可以在垂直方向(Z)上与第一鳍结构115a的侧表面重叠。
在示例实施方式中，与图5B所示的示例实施方式不同，第一鳍结构115a(其上设置第一栅极结构130a)可以仅包括堆叠结构(111a、111b、111c、112a、112b和112c)的多个第二层112a、112b和112c，例如可以不包括第一层111a、111b、111c。第一栅极电介质层132和第一栅极导电层135可以在已从其去除了多个第一层111a、111b和111c的区域中。覆盖第一鳍结构115a的第一电介质层120的一部分可以被去除。
在示例实施方式中，第一栅极结构130a的第一栅极导电层135可以在第一鳍结构115a上，第一栅极导电层135还可以形成在第一鳍结构115a的多个第二层112a、112b和112c之间。第一栅极导电层135可以包括从第一鳍结构115a的侧表面延伸到多个第二层112a、112b和112c之间的区域的突起135IP1。突起135IP1可以具有与第一电介质层120相对的侧表面。
图6A是根据示例实施方式的半导体器件的放大平面图。
图6B是根据示例实施方式的半导体器件的截面图。图6B是沿着图6A中的线I-I'和II-II'截取的截面图。
参照图6A和图6B，在半导体器件1的第一结构100d中，其中第一鳍结构115b和第一栅极结构130b可彼此交叉的至少一区域可以在衬底SUB的***区PERI上。
在其中第一鳍结构115b和第一栅极结构130b彼此交叉的区域中，第一电介质层120的一部分可以被去除，多个第一层111a、111b和111c可以被部分地去除，第一栅极电介质层132和第一栅极导电层135可以在已从其部分地去除了第一层111a、111b和111c的空间中。
在第一鳍结构115b的至少一个截面中，例如，在图6B中的沿着线I-I'截取的截面中，多个第一层111a、111b和111c、第一栅极电介质层132以及第一栅极导电层135可以一起在多个第二层112a、112b和112c之间。在示例实施方式中，第二硅锗层111b可以在第一硅层112a和第二硅层112b之间在第一栅极导电层135的两侧上。
在第一鳍结构115b的至少一个截面中，例如，在图6B中的沿着线II-II'截取的截面中，第一栅极电介质层132和第一栅极导电层135还可以围绕多个第二层112a、112b和112c。
图6C是根据示例实施方式的半导体器件的截面图。图6C示出了与图6B对应的区域。
参照图6C，在半导体器件1的第一结构100e中，与图6B中的第一结构100d不同，在其中第一鳍结构115c和第一栅极结构130c彼此交叉的区域中，多个第一层111a、111b和111c可以不从面向第一方向(X)的侧表面被去除，并且可以部分地保留。
在第一鳍结构115c的至少一个截面中，例如，在图6C中的沿着线I-I'截取的截面中，多个第一层111a、111b和111c可以保留在多个第二层112a、112b和112c之间。
在第一鳍结构115c的至少一个截面中，例如，在图6C中的沿着线II-II'截取的截面中，多个第一层111a、111b和111c、第一栅极电介质层132以及第一栅极导电层135可以一起在多个第二层112a、112b和112c之间。在示例实施方式中，第一栅极导电层135的突起135IP2可以在第一硅层112a和第二硅层112b之间在第二硅锗层111b的两侧上。
图7A是根据示例实施方式的半导体器件的截面图。
参照图7A，在半导体器件1的第一结构100f中，第一鳍结构115N、115M和115W可以具有不同的宽度。当在第二方向(Y)上被测量时，第一鳍结构115N、115M和115W可以包括具有第一宽度Wa1的第一窄鳍结构115N、具有第二宽度Wa2(大于第一宽度Wa1)的第一中间鳍结构115M和具有第三宽度Wa3(大于第二宽度Wa2)的第一宽鳍结构115W。
在第二方向(Y)上，第一栅极导电层135的第二宽度W2可以比第一窄鳍结构115N的第一宽度Wa1窄，比第一中间鳍结构115M的第二宽度Wa2窄，并且比第一宽鳍结构115W的第三宽度Wa3窄。
第一窄鳍结构115N、第一中间鳍结构115M和第一宽鳍结构115W中的每个可以包括多个第一层111a、111b和111c以及多个第二层112a、112b和112c。
图7B是根据示例实施方式的半导体器件的截面图。
参照图7B，在半导体器件1的第一结构100g中，第一鳍结构115N、115M和115W中的每个可以不包括堆叠结构111a、111b、111c、112a、112b和112c，并且可以配置为单个鳍。第一鳍结构115N、115M和115W可以从衬底SUB在垂直方向(Z)上延伸。第一鳍结构115N、115M和115W可以被称为第一鳍图案。
在示例实施方式中，在第二方向(Y)上，第一栅极导电层135的第二宽度W2可以比第一窄鳍结构115N的第一宽度Wa1窄，比第一中间鳍结构115M的第二宽度Wa2窄，并且比第一宽鳍结构115W的第三宽度Wa3窄。
图8A是根据示例实施方式的半导体器件的截面图。
参照图8A，半导体器件1的第一结构100h的第一鳍结构115可以在第一有源区RX1上。第一鳍结构115的第一下半导体区115L可以从第一有源区RX1在垂直方向(Z)上延伸。第一有源区RX1和第一下半导体区115L可以由相同的材料例如硅形成。器件隔离区IS可以包括限定第一有源区RX1的深器件隔离区DIS。深器件隔离区DIS可以覆盖第一有源区RX1的侧表面。
图8B是根据示例实施方式的半导体器件的截面图。
参照图8B，形成在半导体器件1的第一结构100i的第一有源区RX1上的第一鳍结构115可以不包括堆叠结构111a、111b、111c以及112a、112b和112c，并且可以形成单个鳍。
图9A是根据示例实施方式的半导体器件的平面图。
图9B是根据示例实施方式的半导体器件的沿着图9A中的线I-I'截取的截面图。
参照图9A和图9B，在半导体器件1的第一结构100j中，第一鳍结构115d和第一栅极结构130d的结构可以不同于前述示例实施方式。第一鳍结构115d可以具有与在参照图3A至图8B描述的前述示例实施方式中描述的第一鳍结构的宽度相比相对宽的宽度。第一栅极结构130d可以在第一鳍结构115d的上表面上设置成至少两排。第一栅极导电层135可以在第一鳍结构115d的上表面上设置成至少两排。第一栅极导电层135的第二宽度W2可以比第一鳍结构115d的宽度窄。
图9C是根据示例实施方式的半导体器件的截面图，示出了与图9B对应的区域。
参照图9C，在半导体器件1的第一结构100k中，第一鳍结构115d可以不包括堆叠结构111a、111b、111c、112a、112b和112c，并且可以配置为单个鳍。
图10A是半导体器件的示例的一部分区域的放大平面图。
图10B是根据示例实施方式的半导体器件的沿着图10A中的线I-I'截取的截面图。
一起参照图1、图3A、图3B、图10A和图10B，半导体器件1可以包括第一结构100和第二结构200。
第二结构200可以在衬底SUB的***区PERI上。第二结构200可以在衬底SUB的***区PERI的防护环区GR或阻挡区BR上。第二结构200还可以与第一结构100一起保护中心区IC上的集成电路结构10。第二结构200可以包括围绕中心区IC上的集成电路结构10的水分氧化屏障结构或止裂结构。第二结构200可以帮助减少或防止裂纹的扩展，并且可以帮助防止水分或空气从外部渗透。第二结构200可以帮助阻挡静电电流，否则静电电流可能从外部流入。
每个第二结构200可以包括器件隔离区IS、第二鳍结构215、第二电介质层220、绝缘结构DS、第二接触结构240、连接结构245和第二布线层250。与第一结构100不同，第二结构200可以不包括栅极结构。
第二鳍结构215可以具有与第一鳍结构115相同或相似的结构。第二鳍结构215可以由器件隔离区IS限定。第二鳍结构215可以在第一方向(X)上延伸。第二鳍结构215可以具有比器件隔离区IS的上表面更向上突出的形状。
第二鳍结构215可以包括第二下半导体区215L以及在第二下半导体区215L上的堆叠结构211a、211b、211c、212a、212b和212c。堆叠结构211a、211b、211c、212a、212b和212c可以包括交替堆叠的多个第三层211a、211b和211c以及多个第四层212a、212b和212c。
多个第三层211a、211b和211c可以包括在垂直方向(Z)上彼此间隔开的第四硅锗层211a、第五硅锗层211b和第六硅锗层211c。
多个第四层212a、212b和212c可以包括在垂直方向(Z)上彼此间隔开的第四硅层212a、第五硅层212b和第六硅层212c。
参照图3B描述的前述示例实施方式中的相应描述将应用于多个第三层211a、211b和211c以及多个第四层212a、212b和212c的描述，其对应于图3B所示的多个第一层111a、111b和111c以及第二层112a、112b和112c的描述。
第二鳍结构215可以包括一对第一外鳍图案215_1和一对第一内鳍图案215_2。该对第一内鳍图案215_2可以在该对第一外鳍图案215_1之间。该对第一外鳍图案215_1和该对第一内鳍图案215_2可以在至少一个方向上彼此并排(例如，平行)延伸。
第二电介质层220可以覆盖器件隔离区IS和第二鳍结构215。第二电介质层220可以具有与第一电介质层120的结构相同或相似的结构。第二电介质层220可以由与第一电介质层120的材料相同的材料形成。第二电介质层220可以在用于形成第一电介质层120的相同工艺中形成。第二电介质层220和第一电介质层120可以彼此连接。
绝缘结构DS可以在第二结构200的上部。绝缘结构DS的第一绝缘层161可以覆盖第二电介质层220。第二绝缘层162可以在第一绝缘层161上，第三绝缘层163可以在第二绝缘层162上。在第二结构200中，绝缘结构DS可以被称为第二绝缘结构。
第二接触结构240可以在与第二鳍结构215可延伸的方向相同的方向上延伸。第二接触结构240可以穿过第一绝缘层161。第二接触结构240可以包括上述金属氮化物、金属材料或金属-半导体化合物。第二接触结构240可以在用于形成集成电路结构10的第一电路接触结构CP1的相同工艺中形成，并且可以具有与第一电路接触结构CP1的结构相同或相似的结构。第二接触结构240可以被称为下接触结构。
在示例实施方式中，第二接触结构240可以连接到第二鳍结构215的至少一部分。第二接触结构240中的至少两个可以在一个第二鳍结构215上彼此并排。所述至少两个第二接触结构240中的每个可以分别在第一内鳍图案215_2上使第一内鳍图案215_2的上部凹陷。
在示例实施方式中，第二接触结构240可以不与第一外鳍图案215_1接触。
在示例实施方式中，第二接触结构240的宽度可以大于第二鳍结构215的宽度。在示例实施方式中，第二接触结构240的下端的宽度可以大于第二鳍结构215的上端的宽度(例如，第一内鳍图案215_2的面对或接触第二接触结构240的上端的宽度)。
在示例实施方式中，第二接触结构240可以与第二电介质层220直接接触。
连接结构245可以在第二接触结构240上。连接结构245可以穿过第二绝缘层162。连接结构245可以连接到第二布线层250。连接结构245可以包括前述示例实施方式中描述的金属氮化物或金属材料。连接结构245可以被称为上接触结构。
第二布线层250可以在第三绝缘层163中。第二布线层250可以连接到连接结构245，并且可以电连接到第二接触结构240。第二布线层250可以具有与第一布线层150的结构相同或相似的结构。第二布线层250可以在用于形成第一布线层150的相同工艺中形成。
图10C是根据示例实施方式的半导体器件的截面图。
参照图10C，在半导体器件1的第二结构200a中，第二鳍结构215可以不包括堆叠结构211a、211b、211c、212a、212b和212c，并且可以配置为单个鳍。
图11是根据示例实施方式的半导体器件的截面图。
参照图11，在半导体器件1的第二结构200b中，第二接触结构240的上部可以凹陷。连接结构245a可以具有向下弯曲(例如，朝衬底凸起地突出)的底表面245B。连接结构245a的底表面245B可以在比第二接触结构240的上表面低(例如，比第二接触结构240的上表面在垂直方向(Z)上更靠近衬底SUB)的水平上或水平处。第一绝缘层161a的上部也可以在相邻的第二接触结构240之间并且在连接结构245a之下凹陷。因此，在相邻的第二接触结构240之间并且在连接结构245a之下的第一绝缘层161a可以具有朝向衬底SUB的上表面弯曲的凹槽。
图12A是根据示例实施方式的半导体器件的平面图，示出了半导体器件的第一结构的平面形状。在示例实施方式中，第一结构100'和100”可以具有各种平面形状。
在平面图中，第一结构100'的第一鳍结构115可以具有锯齿或锯齿状形状。第一结构100'的第一栅极结构130在第一鳍结构115上也可以具有锯齿形状。
在平面图中，第一结构100”的第一鳍结构115可以具有Z字形形状。第一结构100”的第一栅极结构130在第一鳍结构115上也可以具有Z字形形状。
图12B是根据示例实施方式的半导体器件的平面图，示出了半导体器件的第一结构的平面形状。在示例实施方式中，第一结构100”'和100””可以具有各种平面形状。
在平面图中，第一结构100”'的第一鳍结构115可以具有锯齿形状，第一结构100”'的第一栅极结构130可以在第一鳍结构115上具有锯齿形状，并且可以设置成至少两排。
在平面图中，第一结构100””的第一鳍结构115可以具有Z字形形状。第一结构100””的第一栅极结构130在第一鳍结构115上也可以具有Z字形形状，并且可以设置成至少两排。
图13A是根据示例实施方式的半导体器件的平面图，示出了半导体器件的第二结构的平面形状。在示例实施方式中，第二结构200'和200”可以具有各种平面形状。
在平面图中，第二结构200'的第二鳍结构215可以设置成至少四排，并且可以具有锯齿形状。第二结构200'的第二接触结构240在第二鳍结构215的第一内鳍图案215_2上可以设置成至少两排，并且也可以具有锯齿形状。
在平面图中，第二结构200”的第二鳍结构215可以设置成至少四排，并且可以具有Z字形形状。第二结构200”的第二接触结构240在第二鳍结构215的第一内鳍图案215_2上可以设置成至少两排，并且也可以具有Z字形形状。
图13B是根据示例实施方式的半导体器件的平面图。
参照图13B，在平面图中，第二结构200”'的第二鳍结构215可以具有：第一图案215P1和第二图案215P2，第一图案215P1和第二图案215P2中的每个具有锯齿形状；以及第三图案215P3，其中矩形区域可以交错地位于第一图案215P1和第二图案215P2之间。第一图案215P1和第二图案215P2中的每个可以包括至少两个第二鳍结构215。第三图案215P3中的每个可以包括至少两个第二鳍结构215。
在平面图中，第二结构200”'的第二接触结构240可以具有：第一接触图案240P1和第二接触图案240P2，第一接触图案240P1和第二接触图案240P2中的每个具有锯齿形状；以及第三接触图案240P3，其中矩形区域交错地位于第一接触图案240P1和第二接触图案240P2之间。
图13C是根据示例实施方式的半导体器件的平面图。
参照图13C，第二结构200””的第二鳍结构215可以具有图13B中描述的平面形状。
在平面图中，第二结构200””的第二接触结构240可以包括在一个方向上(例如，在第一方向(X)上)延伸的第一延伸图案240L1和第二延伸图案240L2。
在平面图中，第二结构200””的第二接触结构240可以包括在第一延伸图案240L1和第二延伸图案240L2之间的第一梯图案240LD1、第二梯图案240LD2和第三梯图案240LD3。第三梯图案240LD3可以在第一梯图案240LD1和第二梯图案240LD2之间。在平面图中，第一至第三梯图案240LD1、240LD2和240LD3中的每个可以具有梯子形状。
在第二方向(Y)上，第三梯图案240LD3可以具有比第一梯图案240LD1和第二梯图案240LD2的宽度宽的宽度。在平面图中，第一梯图案240LD1和第二梯图案240LD2可以具有基本相同的形状。
第一梯图案240LD1可以包括在第一方向(X)上(例如，纵向)延伸的第一延伸线部分和将第一延伸线部分彼此连接并在第二方向(Y)上(例如，纵向)延伸的第一连接部分240CS1。
第二梯图案240LD2可以包括在第一方向(X)上延伸的第二延伸线部分和将第二延伸线部分彼此连接并在第二方向(Y)上延伸的第二连接部分240CS2。
第三梯图案240LD3可以包括在第一方向(X)上延伸的第三延伸线部分和将第三延伸线部分彼此连接并在第二方向(Y)上延伸的第三连接部分240CS3。
在第二方向(Y)上，第三连接部分240CS3可以具有比第一连接部分240CS1和第二连接部分240CS2的长度长的长度。
图14是根据示例实施方式的半导体器件的平面图，示出了图1所示的区域“D”。
参照图14，防护环区GR可以具有在第一方向(X)上延伸、在一点处向对角线方向弯折、在另一点处向第二方向(Y)再次弯折、并在第二方向(Y)上延伸的形状。多个第二结构200”'可以在防护环区GR上。参照图14中的放大图，在防护环区GR中，第二结构200”'的第二鳍结构215和第二接触结构240可以具有重复的图案，并且在拐角处，第二结构200”'的第二鳍结构215和第二接触结构240可以在对角线方向上线形地延伸。
阻挡区BR可以具有矩形环形状，并且如图14中的放大图所示，阻挡区BR可以包括其中以Z字形形式设置第一结构100”的第一鳍结构115和第一栅极结构130的部分。多个第一结构100'和第二结构200'可以在阻挡区BR上。
阻挡区BR可以在半导体器件1的拐角区中具有三角形形状，边缘结构300可以进一步设置在该三角形形状中。边缘结构300可以具有与第一结构100或第二结构200的垂直截面相同的垂直截面。边缘结构300可以具有在三角形形状内在至少一个方向上延伸的线形形状，并且可以在阻挡区BR中具有与第一结构100'或第二结构200'相似的锯齿形状。
图15A至图15G是根据示例实施方式的制造半导体器件的方法中的阶段的视图。
参照图15A，可以在衬底SUB上交替地堆叠第一层111a、111b和111c以及第二层112a、112b和112c。
第一层111a、111b和111c以及第二层112a、112b和112c可以形成在包括衬底SUB的中心区IC和***区PERI的整个区域中。
第一层111a、111b和111c可以由相对于第二层112a、112b和112c具有蚀刻选择性的材料形成。第一层111a、111b和111c可以包括硅锗(SiGe)，第二层112a、112b和112c可以包括硅(Si)。
参照图15B，可以通过图案化衬底SUB、第一层111a、111b和111c以及第二层112a、112b和112c来形成第一鳍结构115。
可以在衬底SUB的中心区IC上形成电路鳍图案15，可以在衬底SUB的***区PERI中形成第一鳍结构115和第二鳍结构215。
电路鳍图案15、第一鳍结构115和第二鳍结构215可以由器件隔离区IS限定。电路鳍图案15、第一鳍结构115和第二鳍结构215可以从衬底SUB延伸并且比器件隔离区IS的上表面更向上突出。
在示例实施方式中，可以不形成第一层111a、111b和111c以及第二层112a、112b和112c，通过图案化衬底SUB，可以形成形成为单个鳍形状的电路鳍图案15、第一鳍结构115和第二鳍结构215。
参照图15C，可以在衬底SUB上形成第一电介质层120。
在衬底SUB的***区PERI上，第二电介质层220可以覆盖第二鳍结构215，第一电介质层120可以覆盖第一鳍结构115。第一电介质层120和第二电介质层220可以是同一层。第一电介质层120和第二电介质层220可以覆盖器件隔离区IS的上表面。
第一电介质层120和第二电介质层220可以由氧化氧化物和/或沉积氧化物形成。
参照图15D，可以在第一鳍结构115上形成牺牲栅极层135S和第一栅极间隔物层134。可以形成覆盖第一电介质层120和第一栅极间隔物层134的第一绝缘层161。
可以使用掩模图案层来图案化牺牲栅极层135S。牺牲栅极层135S可以包括多晶硅。可以通过沿着牺牲栅极层135S的上表面和侧表面形成具有均匀厚度的膜并各向异性蚀刻该膜来形成第一栅极间隔物层134。
牺牲栅极层135S可以具有线形形状，并且可以在一个方向上(例如，纵向)延伸。牺牲栅极层135S可以具有比衬底SUB的***区PERI上的第一鳍结构115的宽度(W1)窄的宽度(WS)。牺牲栅极层135S可以与衬底SUB的中心区IC上的电路鳍图案15交叉。中心区IC上的牺牲栅极层135S可以具有比***区PERI上的牺牲栅极层135S的尺寸窄的尺寸。
在此工艺之后，在衬底SUB的中心区IC上，可以从牺牲栅极层135S的两侧去除电路鳍图案15的一部分，并且可以在部分去除后的电路鳍图案15的上部上执行选择性外延生长(SEG)工艺，从而形成源极/漏极区40。
参照图15E，可以通过去除牺牲栅极层135S来形成开口。
可以相对于第一栅极间隔物层134、第一绝缘层161和第一电介质层120选择性地去除牺牲栅极层135S。
在衬底SUB的中心区IC上，可以去除牺牲栅极层135S，从而也可以去除暴露的电介质层。在衬底SUB的中心区IC上，可以去除第一层111a、111b和111c。在衬底SUB的***区PERI上，由于第一层111a、111b和111c被第一电介质层120和第二电介质层220覆盖，使得第一层111a、111b和111c可以不被去除。在示例实施方式中，也可以在衬底SUB的***区PERI上部分地去除第一层111a、111b和111c。
参照图15F，可以在开口中形成第一栅极电介质层132和第一栅极导电层135。可以在第一栅极导电层135上形成第一栅极覆盖层136。
在衬底SUB的中心区IC上，可以在从其去除了第一层111a、111b和111c的区域中形成电路栅极电介质层32和电路栅电极35，从而形成包括MBCFETTM的晶体管。在示例实施方式中，第一栅极电介质层132和第一栅极导电层135还可以在衬底SUB的***区PERI上也形成在从其去除了第一层111a、111b和111c的区域中。
参照图15G，可以在第一绝缘层161上形成第二绝缘层162，并且可以形成第一接触结构140。
在该工艺之前，可以在衬底SUB的中心区IC上的源极/漏极区40上形成第一电路接触结构CP1。第一电路接触结构CP1可以与衬底SUB的***区PERI上的第二结构200的第二接触结构240一起形成。
在衬底SUB的中心区IC上，可以形成连接到电路栅电极35的第二电路接触结构CP2。第二电路接触结构CP2可以与衬底SUB的***区PERI上的第一接触结构140一起形成。
在衬底SUB的***区PERI上，第一接触结构140可以穿过第一栅极覆盖层136，并且可以连接到第一栅极导电层135。
此后，参照图2A至图3C，可以形成第三绝缘层163，并且可以形成第一布线层150。因此，可以形成第一结构100。
可以在衬底SUB的中心区IC上形成布线ML。可以在衬底SUB的***区PERI上形成第二布线层250。
可以在衬底SUB的中心区IC上的第一电路接触结构CP1上形成连接结构CM1，并且可以在衬底SUB的***区PERI上的第二接触结构240上形成连接结构245。因此，可以形成第二结构200。
图16A至图16D是根据示例实施方式的制造半导体器件的方法中的阶段的视图。
参照图16A，可以将牺牲栅极层135S中的至少一个形成为覆盖第一鳍结构115的侧表面上的第一电介质层120。
第一栅极间隔物层134中的至少一个可以比第一鳍结构115的上表面更向下延伸。
参照图16B，可以通过去除牺牲栅极层135S来形成开口。可以去除覆盖第一鳍结构115的侧表面上的第一电介质层120的牺牲栅极层135S，还可以去除第一电介质层120，从而可以暴露第一层111a、111b和111c以及第二层112a、112b和112c的侧表面。
参照图16C，在第一鳍结构115的一部分中，可以从朝向开口暴露的侧表面去除第一层111a、111b和111c的至少一部分。在第一鳍结构115的其他部分中，可以不去除第一层111a、111b和111c。
参照图16D，可以在开口中形成第一栅极电介质层132和第一栅极导电层135。
第一栅极电介质层132和第一栅极导电层135还可以形成在从其去除了第一层111a、111b和111c的区域中。
此后，参照图2A至图2C以及图5A和图5B，可以形成第二绝缘层162，可以形成第一接触结构140，可以形成第三绝缘层163，可以形成第一布线层150。因此，可以形成图5B所示的第一结构100c。
作为总结和回顾，当切割晶片时，可能在层间绝缘层中产生裂纹，裂纹可能从半导体器件的边缘转移到内部集成电路区，这可能损坏半导体器件。此外，水分可能从层间绝缘层的切口表面渗入，从而可能损坏半导体器件。为了帮助减少或防止这种情况，可以形成围绕内部集成电路区的结构。
一个或更多个实施方式可以提供一种半导体器件，其包括可以帮助防止裂纹或水分渗入内部集成电路区的结构。
一个或更多个实施方式可以提供一种半导体器件，其可以帮助防止在制造半导体器件的工艺期间多个第二层112a、112b和112c可能从鳍结构提升(lift)的现象。
根据前述示例实施方式，在半导体器件的***区中，当用于保护半导体器件的操作特性并阻挡外部有害环境的结构被形成时，可以防止多个第二层112a、112b和112c从鳍结构提升的现象。在去除多个沟道层21、22和23之间的牺牲层以在中心区IC中形成彼此间隔开的多个沟道层21、22和23的工艺步骤中，多个第一层111a、111b和111c可以不与中心区IC的牺牲层一起去除，使得在多个第二层112a、112b和112c之间不形成空的空间。通过将牺牲栅极层的宽度构造为比鳍结构的宽度窄，可以获得防止提升现象的效果。
已经在此公开了示例实施方式，尽管采用了特定术语，但是它们仅在一般和描述性的意义上而非出于限制的目的被使用和解释。在一些情况下，在提交本申请时对于本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外特别指明。因此，本领域技术人员将理解，在不背离如所附权利要求中阐明的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
2020年7月30日在韩国知识产权局提交并且名称为“半导体器件”的第10-2020-0095190号韩国专利申请通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，具有中心区和围绕所述中心区的***区；
集成电路结构，在所述衬底的所述中心区上；以及
至少一个第一结构，在所述衬底的所述***区上并围绕所述衬底的所述中心区，
其中：
所述至少一个第一结构的一部分包括：
第一鳍结构，由所述衬底中的器件隔离区限定并从所述衬底突出；
第一电介质层，覆盖所述第一鳍结构的上表面和侧表面以及所述器件隔离区的上表面；
第一栅极结构，在所述第一鳍结构上，所述第一栅极结构包括第一栅极导电层、覆盖所述第一栅极导电层的下表面和侧表面的第一栅极电介质层以及在所述第一栅极导电层的两个侧壁上的第一栅极间隔物层；以及
第一绝缘结构，覆盖所述第一电介质层和所述第一栅极结构，
所述第一鳍结构包括具有线形形状并在第一方向上延伸的第一鳍线部分，
所述第一栅极结构的所述第一栅极导电层包括具有线形形状并在所述第一方向上延伸的第一栅极线部分，
所述第一鳍线部分在垂直于所述第一方向的第二方向上具有第一宽度，以及
所述第一栅极线部分在所述第二方向上具有第二宽度，所述第二宽度比所述第一宽度窄。
2.如权利要求1所述的半导体器件，其中：
所述第一鳍结构包括第一下半导体区以及交替地堆叠在所述第一下半导体区上的第一、第二和第三硅层以及第一、第二和第三硅锗层，
所述第一硅层在所述第一硅锗层和所述第二硅锗层之间，
所述第二硅层在所述第二硅锗层和所述第三硅锗层之间，以及
所述第三硅层在所述第三硅锗层的上表面上。
3.如权利要求2所述的半导体器件，其中所述第一鳍线部分的所述第一宽度是所述第三硅层在所述第二方向上的最小宽度。
4.如权利要求1所述的半导体器件，其中：
所述第一鳍结构是比所述器件隔离区的所述上表面在垂直方向上更突出的单个鳍，以及
所述第一鳍线部分的所述第一宽度是所述第一鳍结构在沿所述第二方向截取的截面上的最小宽度。
5.如权利要求1所述的半导体器件，其中所述第一电介质层具有比所述第一栅极电介质层的厚度大的厚度。
6.如权利要求1所述的半导体器件，进一步包括：
第一布线层，在所述第一栅极结构上在所述第一绝缘结构中；以及
第一接触结构，在所述第一栅极导电层和所述第一布线层之间，
其中所述第一接触结构在所述第二方向上的宽度比所述第一鳍线部分的所述第一宽度窄。
7.如权利要求1所述的半导体器件，其中：
所述集成电路结构包括：
电路鳍图案，由所述衬底的所述器件隔离区限定并在所述第一方向上延伸，所述电路鳍图案包括在垂直方向上彼此间隔开的多个沟道层；
电路栅电极，与所述电路鳍图案交叉并在所述第二方向上延伸；以及
源极/漏极区，在所述电路栅电极的两侧上在所述电路鳍图案上，以及
所述第一鳍线部分的所述第一宽度大于所述电路鳍图案的所述多个沟道层中的每个在所述第二方向上的宽度。
8.如权利要求1所述的半导体器件，进一步包括在所述衬底的所述***区上的至少一个第二结构，
其中所述至少一个第二结构包括：
第二鳍结构，由所述衬底中的所述器件隔离区限定，从所述衬底突出，并在所述第一方向上延伸；
第二电介质层，覆盖所述第二鳍结构和所述器件隔离区；
第二绝缘结构，覆盖所述第二电介质层；
下接触结构，在所述第二鳍结构上在所述第二绝缘结构中，连接到所述第二鳍结构，并具有比所述第二鳍结构的宽度大的宽度；
上接触结构，在所述下接触结构上连接到所述下接触结构；以及
第二布线层，在所述上接触结构上连接到所述上接触结构。
9.如权利要求8所述的半导体器件，其中：
所述衬底的所述***区包括围绕所述中心区的防护环区和围绕所述防护环区的阻挡区，
所述至少一个第二结构包括在所述防护环区和所述阻挡区中的每个上的多个所述第二结构，以及
所述至少一个第一结构包括在所述阻挡区上的多个所述第一结构。
10.如权利要求1所述的半导体器件，其中，在平面图中：
所述第一鳍结构具有锯齿状形状，以及
所述第一栅极导电层在所述第一鳍结构上具有锯齿状形状。
11.如权利要求1所述的半导体器件，其中：
所述第一鳍结构包括多个半导体层，以及
所述第一栅极导电层的至少一部分在所述多个半导体层之间。
12.如权利要求1所述的半导体器件，其中所述第一鳍结构的所述上表面包括弯折部分。
13.一种半导体器件，包括：
衬底，具有中心区和围绕所述中心区的***区；
集成电路结构，在所述衬底的所述中心区上；以及
第一结构，在所述衬底的所述***区上围绕所述中心区，
其中：
所述第一结构的一部分包括：
第一鳍结构，比设置在所述衬底中的器件隔离区更突出并在第一方向上延伸；
第一电介质层，覆盖所述器件隔离区和所述第一鳍结构；以及
第一栅极导电层，在所述第一鳍结构上在所述第一方向上延伸，
所述第一鳍结构具有在第二方向上彼此相反的第一侧表面和第二侧表面，所述第二方向垂直于所述第一鳍结构和所述第一栅极导电层延伸的所述第一方向，
所述第一栅极导电层具有在所述第二方向上彼此相反的第三侧表面和第四侧表面，
所述第一电介质层覆盖所述第一鳍结构的所述第一侧表面和所述第二侧表面，以及
所述第一侧表面和所述第二侧表面中的至少一个的一部分与所述第三侧表面和所述第四侧表面中的至少一个的一部分并排。
14.如权利要求13所述的半导体器件，其中所述第一侧表面和所述第二侧表面之间在所述第二方向上的距离大于所述第三侧表面和所述第四侧表面之间在所述第二方向上的距离。
15.如权利要求13所述的半导体器件，其中所述第一鳍结构的所述第一侧表面包括被所述第一电介质层覆盖的第一部分和被所述器件隔离区覆盖的第二部分。
16.如权利要求13所述的半导体器件，其中：
所述第一鳍结构包括第一下半导体区以及交替地堆叠在所述第一下半导体区上的多个第一层和多个第二层，
所述多个第一层包括在垂直方向上彼此间隔开的第一硅锗层、第二硅锗层和第三硅锗层，以及
所述多个第二层包括在所述垂直方向上彼此间隔开的第一硅层、第二硅层和第三硅层。
17.如权利要求13所述的半导体器件，进一步包括第一栅极电介质层，所述第一栅极电介质层覆盖所述第一栅极导电层的所述第三侧表面和所述第四侧表面，具有比所述第一电介质层的厚度小的厚度，并包括具有比所述第一电介质层的介电常数高的介电常数的材料。
18.一种半导体器件，包括：
衬底，具有中心区和围绕所述中心区的***区；
多个晶体管，在所述衬底的所述中心区上，所述多个晶体管包括电路鳍图案、电路栅极结构和源极/漏极区；以及
多个第一结构，在所述衬底的所述***区上，
其中：
所述多个第一结构中的每个第一结构的一部分包括：
第一鳍结构，具有线形形状，由所述衬底中的器件隔离区限定，并在第一方向上延伸，以及
第一栅极导电层，具有线形形状并在所述第一鳍结构上在所述第一方向上延伸，
在垂直于所述第一方向的第二方向上，彼此相邻的所述第一鳍结构的相对侧表面之间的第一距离小于彼此相邻的所述第一栅极导电层的相对侧表面之间的第二距离。
19.如权利要求18所述的半导体器件，其中所述第一鳍结构在所述第二方向上的宽度大于所述电路鳍图案中的每个在所述第二方向上的宽度。
20.如权利要求19所述的半导体器件，其中：
所述电路鳍图案包括在垂直方向上彼此间隔开的多个沟道层，
所述电路栅极结构包括在所述多个沟道层之间以及在所述多个沟道层上的电路栅极导电层，
所述第一鳍结构包括第一下半导体区以及交替地堆叠在所述第一下半导体区上的多个第一层和多个第二层，
所述多个第一层包括在所述垂直方向上彼此间隔开的第一硅锗层、第二硅锗层和第三硅锗层，以及
所述多个第二层包括在所述垂直方向上彼此间隔开的第一硅层、第二硅层和第三硅层。
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