CN114068562A - 半导体存储装置以及其制作方法 - Google Patents

Abstract

本发明公开一种半导体存储装置以及其制作方法，其中该半导体存储装置包括基底、隔离层、沟槽、半导体主动结构以及浮动栅极。隔离层设置于基底上，而沟槽贯穿隔离层且暴露出基底的一部分。半导体主动结构设置于沟槽中，且浮动栅极设置于半导体主动结构上。半导体存储装置的制作方法包括下列步骤。在基底上形成隔离层。形成沟槽贯穿隔离层且暴露出基底的一部分。在沟槽中形成半导体主动结构。在半导体主动结构上形成浮动栅极。

Description

半导体存储装置以及其制作方法

技术领域

本发明涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有设置于沟槽中的半导体主动结构的半导体存储装置以及其制作方法。

背景技术

半导体存储器为计算机或电子产品中用于存储数据的半导体元件，其可大概分为挥发性(volatile)存储器与非挥发性(non-volatile)存储器，其中非挥发性存储器由于具有不因电源供应中断而造成存储数据遗失的特性，而被广泛地使用。作为非挥发性存储器的其中一种，SONOS存储器结构主要具有一氮化物层，夹设于两层氧化物层之间，此一氮化物层作为电子或电动的电荷捕捉层(charge trap layer)，而设置此电荷捕捉层上下的两层氧化物层则分别作为一电荷隧穿层(charge tunnel layer)与电荷阻挡层(chargeblock layer)。此一作为信息存储主要元件的氧化物-氮化物-氧化物(oxide-nitride-oxide，以下简称为ONO)结构设置于半导体基板上，且其上可设置一浮动(floating)硅栅极，是以被称作为一SONOS存储器。

然而，随着计算机微处理器的功能越来越强大，对大容量且低成本的存储器的需求也越来越高。为了满足此一趋势以及半导体科技对高积集度持续的挑战，存储器结构愈趋微缩，使得存储器结构的制作工艺愈趋复杂，进而产生许多制作工艺上的问题而使得制造良率无法有效地提升。

发明内容

本发明提供了一种半导体存储装置以及其制作方法，利用于贯穿隔离层的沟槽中形成半导体主动结构，避免于半导体材料中形成的浅沟槽隔离边缘形状影响后续形成浮动栅极的状况，进而达到提升制作工艺良率的效果。

本发明的一实施例提供一种半导体存储装置，其包括一基底、一隔离层、一沟槽、一半导体主动结构以及一浮动栅极。隔离层设置于基底上。沟槽贯穿隔离层且暴露出基底的一部分。半导体主动结构设置于沟槽中。浮动栅极设置于半导体主动结构上。

本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。在一基底上形成一隔离层。形成一沟槽贯穿隔离层且暴露出基底的一部分。在沟槽中形成一半导体主动结构。在半导体主动结构上形成一浮动栅极。

附图说明

图1为本发明第一实施例的半导体存储装置的上视示意图；

图2为沿图1中A-A’剖线所绘示的剖视图；

图3为本发明第二实施例的半导体存储装置的示意图；

图4至图17为本发明第二实施例的半导体存储装置的制作方法示意图，其中

图5为图4之后的状况示意图；

图6为沿图5中B-B’剖线所绘示的剖视图；

图7为沿图5中C-C’剖线所绘示的剖视图；

图8为图7之后的状况示意图；

图9为图8之后的状况示意图；

图10为沿图9中D-D’剖线所绘示的剖视图；

图11为图9之后的状况示意图；

图12为沿图11中E-E’剖线所绘示的剖视图；

图13为图12之后的状况示意图；

图14为图13之后的状况示意图；

图15为沿图14中F-F’剖线所绘示的剖视图；

图16为图14之后的状况示意图；

图17为图16之后的状况示意图；

图18为本发明第三实施例的半导体存储装置的示意图；

图19为本发明第四实施例的半导体存储装置的示意图。

主要元件符号说明

10 基底

10A 主动(有源)区

20 隔离结构

21 蚀刻停止层

22 隔离层

22A 第一层

22B 第二层

22P 隔离块

24 第一图案化掩模层

26 第二图案化掩模层

30 半导体主动结构

32 介电层

34 第一材料层

36 第二材料层

40 存储层

42 第一氧化物层

44 氮化物层

46 第二氧化物层

91 第一蚀刻制作工艺

92 第二蚀刻制作工艺

93 图案化制作工艺

101 半导体存储装置

102 半导体存储装置

103 半导体存储装置

104 半导体存储装置

CG 控制栅极

D1 第一方向

D2 第二方向

D3 第三方向

FG 浮动栅极

P1 第一部分

P2 第二部分

S1 上表面

S2 上表面

S3 上表面

S4 上表面

S5 上表面

TR 沟槽

W 宽度

W1 宽度

W2 宽度

W3 宽度

W4 宽度

W5 宽度

W6 宽度

W7 宽度

W8 宽度

具体实施方式

以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。

在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。

用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。

说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。

用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。例如，应该理解的是，蚀刻硅的方法通常包括在硅上面图案化一光致抗蚀剂层，然后从未被光致抗蚀剂层保护的区域去除硅。因此，在蚀刻过程完成后，被光致抗蚀剂层保护的区域的硅可留下。然而，在另一些实施例中，蚀刻也可以包括未使用光致抗蚀剂的方法，但在蚀刻过程完成后也可留下至少一部分的被蚀刻材料。

上面的说明可用来从区分“蚀刻”及“移除”。当“蚀刻”一材料，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。

在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。

请参阅图1与图2。图1所绘示为本发明第一实施例的半导体存储装置101的上视示意图，而图2为沿图1中A-A’剖线所绘示的剖视图。如图1与图2所示，半导体存储装置101包括一基底10、多个隔离结构20、多个浮动(floating)栅极FG、多个控制栅极CG、一介电层32以及一存储层40。基底10可包括半导体基底例如硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或其他适合类型的半导体基底。隔离结构20可为形成于基底10中的浅沟槽隔离(shallow trench isolation，STI)，用以于基底10中定义出多个主动区10A。换句话说，主动区10A可为基底10的一部分而与基底10具有相同的材料组成。上述的浅沟槽隔离可利用于基底10中形成未贯穿基底10的沟槽，再于沟槽中填入单层或多层的绝缘材料(例如氧化硅、氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料)而形成，但并不以此为限。各隔离结构20可于半导体存储装置101的上视图中大体上沿一第一方向D1延伸，而各控制栅极CG可于半导体存储装置101的上视图中大体上沿一第二方向D2延伸而与多个隔离结构20以及多个主动区10A于基底10的厚度方向(例如图1与图2中所示的第三方向D3)上部分重叠。在一些实施例中，第二方向D2可大体上与第一方向D1正交，但并不以此为限。各浮动栅极FG可设置于控制栅极CG与主动区10A之间并位于控制栅极CG与主动区10A在第三方向D3上重叠之处。介电层32可设置于各浮动栅极FG与对应的主动区10A之间，而存储层40可设置于控制栅极CG与对应的浮动栅极FG之间。

在一些实施例中，介电层32可包括氧化硅、氮氧化硅或其他适合的介电材料，浮动栅极FG与控制栅极CG可分别包括导电材料例如非金属导电材料(例如经掺杂的多晶硅)、金属导电材料或其他适合的导电材料，而存储层40可包括由多层材料组成的电荷存储结构，但并不以此为限。举例来说，在一些实施例中，存储层40可包括第一氧化物层42、氮化物层44以及第二氧化物层46互相堆叠设置，第一氧化物层42与第二氧化物层46可分别包括氧化硅或其他适合的氧化物材料，而氮化物层44可包括氮化硅或其他适合的氮化物材料，故存储层40可被视为氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构，但并不以此为限。

在一些实施例中，浮动栅极FG的制作方法可包括但并不限于下列步骤。首先，可利用制作工艺调整，使得隔离结构20的上部在第三方向D3上高于主动区10A。接着，可于相邻的隔离结构20之间以及主动区10A上形成介电层32以及用以形成浮动栅极FG的导电材料。然后，可形成存储层40以及用以形成控制栅极CG的导电材料，并对此导电材料以及存储层40进行图案化制作工艺而形成控制栅极CG。在一些实施例中，用以形成浮动栅极FG的导电材料可于上述的图案化制作工艺中一并被图案化而于控制栅极CG与主动区10A之间形成浮动栅极FG，但并不以此为限。

然而，在一些实施例中，隔离结构20在延伸方向(例如第一方向D1)上的末端易受制作工艺影响而具有弧形边缘，因此在上述的图案化制作工艺中若发生对位偏移状况(例如图1所示的控制栅极CG朝图1的右侧偏移)，所形成的浮动栅极FG的形状易受到隔离结构20的弧形边缘影响而导致相邻的浮动栅极FG之间的间距过小或发生短路的现象。上述的状况会影响半导体存储装置101的生产良率，且当半导体存储装置的存储单元(memory cell)在设计上需持续微缩的状况下也会导致各部件的制作工艺容许范围(process window)相对缩小而不利于生产进行。

下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。

请参阅图3。图3所绘示为本发明第二实施例的半导体存储装置102的示意图。如图3所示，半导体存储装置102包括基底10、一隔离层22、一沟槽TR、一半导体主动结构30以及浮动栅极FG。隔离层22设置于基底10上。沟槽TR贯穿隔离层22且暴露出基底10的一部分。半导体主动结构30设置于沟槽TR中。浮动栅极FG设置于半导体主动结构30上。

在本实施例中，基底10可包括半导体基底、绝缘基底或其他适合材料所形成的基底，而半导体主动结构30设置于在第三方向D3上贯穿隔离层22的沟槽TR中，故半导体主动结构30的材料组成可不同于基底10的材料组成。在一些实施例中，半导体主动结构30可包括单层或多层的半导体材料例如非晶硅半导体材料、单晶硅半导体材料、多晶硅半导体材料或其他适合类型的半导体材料，而隔离层22可包括单层或多层的绝缘材料，例如氧化硅、氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。

此外，在一些实施例中，半导体存储装置102可还包括一蚀刻停止层21设置于隔离层22与基底10之间，而沟槽TR可更贯穿蚀刻停止层21。蚀刻停止层21可包括氮化物(例如氮化硅)或其他适合之与隔离层22的材料不同且与隔离层22的材料之间具有所需蚀刻选择比的介电材料。在一些实施例中，沟槽TR可通过对隔离层22以及蚀刻停止层21进行蚀刻而形成，而受蚀刻制作工艺特性影响，沟槽TR的上部宽度(例如图3中所示的宽度W2)可大于沟槽TR的下部宽度(例如图3中所示的宽度W1)，但并不以此为限。在一些实施例中，上述的第三方向D3可被视为基底10的厚度方向，而与第三方向D3大体上正交的水平方向(例如第一方向D1与第二方向D2)可与基底10的表面平行，但并不以此为限。此外，在本文中所述在第三方向D3上相对较高的位置或/及部件与基底10之间在第三方向D3上的距离系大于在第三方向D3上相对较低的位置或/及部件与基底10之间在第三方向D3上的距离，各部件的下部或底部可比此部件的上部或顶部在第三方向D3上更接近基底10，在某个部件之上的另一部件可被视为在第三方向D3上相对较远离基底10，而在某个部件之下的另一部件可被视为在第三方向D3上相对较接近基底10。

在一些实施例中，半导体主动结构30的上表面(例如图3中所示的上表面S2)可于基底10的厚度方向(例如第三方向D3)上低于隔离层22的上表面(例如图3中所示的上表面S1)，故半导体主动结构30的上表面S2与基底10在第三方向D3上的距离可小于隔离层22的上表面S1与基底10在第三方向D3上的距离，但并不以此为限。此外，浮动栅极FG可设置于半导体主动结构30上并至少部分位于沟槽TR中。在一些实施例中，设置于沟槽TR中的半导体主动结构30可直接接触隔离层22与蚀刻停止层21，故半导体主动结构30的形状会受到沟槽TR的形状影响，但并不以此为限。例如，半导体主动结构30的上部宽度(例如图3中所示的宽度W)也可大于半导体主动结构30的下部宽度(例如图3中所示的宽度W1)，半导体主动结构30的上部宽度可略小于沟槽TR的上部宽度，而半导体主动结构30的下部宽度可大体上等于沟槽TR的下部宽度，但并不以此为限。

此外，在一些实施例中，隔离层22可被沟槽TR分隔成多个互相分离的隔离块22P，各隔离块22P可于水平方向(例如第一方向D1与第二方向D2)上被沟槽TR围绕，且各隔离块22P的上部宽度(例如图3中所示的宽度W4)可小于各隔离块22P的下部宽度(例如图3中所示的宽度W3)。换句话说，各隔离块22P可具有一上窄下宽的结构，而半导体主动结构30与沟槽TR则可分别具有一上宽下窄的结构，但并不以此为限。

在一些实施例中，半导体存储装置102可还包括介电层32、记忆层40以及控制栅极CG。介电层32可设置于浮动栅极FG与半导体主动结构30之间且至少部分设置于沟槽TR中，存储层40可设置于浮动栅极FG与介电层32上，而控制栅极CG可设置于存储层40上。在一些实施例中，介电层32可部分设置于隔离层22上，而浮动栅极FG的上表面(例如图3中所示的上表面S3)可与介电层32的上表面(例如图3中所示的上表面S4)大体上共平面，但并不以此为限。值得说明的是，在一些实施例中，上述的上表面S1、上表面S2、上表面S3以及上表面S4可分别为隔离层22、半导体主动结构30、浮动栅极FG以及介电层32于第三方向D3上的最上(topmost)表面，但并不以此为限。值得说明的是，在一些实施例中，介电层32的材料组成可与隔离层22的材料组成相同，在此状况下，与隔离块22P相连的介电层32可能会与隔离块22P融合成一体而无明显的交界面，进而导致隔离块22P的最上方变宽(即隔离块22P与介电层32融合为一体的部分)而使得各隔离块22P具有一上部与下部相对较宽而中间部相对较窄的结构，但并不以此为限。

通过于贯穿隔离层22的沟槽TR中设置半导体主动结构30并于半导体主动结构30上设置浮动栅极FG，可避免相邻的浮动栅极FG之间受到隔离层22的边缘状况影响而发生短路状况，故可因此达到改善制作工艺容许范围以及提升生产良率的效果。

请参阅图3至图17。图4至图17所绘示为本实施例的半导体存储装置102的制作方法示意图，其中图5绘示了图4之后的状况示意图，图6为沿图5中B-B’剖线所绘示的剖视图，图7为沿图5中C-C’剖线所绘示的剖视图，图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，图10为沿图9中D-D’剖线所绘示的剖视图，图11绘示了图9之后的状况示意图，图12为沿图11中E-E’剖线所绘示的剖视图，图13绘示了图12之后的状况示意图，图14绘示了图13之后的状况示意图，图15为沿图14中F-F’剖线所绘示的剖视图，图16绘示了图14之后的状况示意图，图17绘示了图16之后的状况示意图，而图3可被视为沿图17中G-G’剖线所绘示的剖视图。如图3所示，本实施例的半导体存储装置102的制作方法可包括下列步骤。首先，在基底10上形成隔离层22，并形成沟槽TR贯穿隔离层22且暴露出基底10的一部分。然后，在沟槽TR中形成半导体主动结构30，并在半导体主动结构30上形成浮动栅极FG。

进一步说明，本实施例的半导体存储装置102的制作方法可包括但并不限于下列步骤。如图4至图7所示，可在基底10上形成隔离层22，并于隔离层22上形成一第一图案化掩模层24。然后，以第一图案化掩模层24当作蚀刻掩模对隔离层22进行一第一蚀刻制作工艺91，用以形成沟槽TR的第一部分P1，而第一图案化掩模层24可于第一蚀刻制作工艺91之后被移除。在一些实施例中，可在形成隔离层22之前，在基底10上形成蚀刻停止层21，故隔离层22可形成于蚀刻停止层21上。此外，上述的第一蚀刻制作工艺91可停止于蚀刻停止层21上，故在第一蚀刻制作工艺91之后，沟槽TR的第一部分P1可于第三方向D3上贯穿隔离层22而还未贯穿蚀刻停止层21，由此达到保护基底10的效果，但并不以此为限。如图5至图7所示，沟槽TR可包括多个第一部分P1，各第一部分P1沿第一方向D1延伸，且多个第一部分P1可于第二方向D2上重复排列设置，但并不以此为限。在一些实施例中，第一蚀刻制作工艺91可包括干式蚀刻制作工艺或其他适合的蚀刻方式，而受蚀刻制作工艺特性影响，各第一部分P1的上部宽度(例如图6中所示的宽度W2)可大于各第一部分P1的下部宽度(例如图6中所示的宽度W1)，但并不以此为限。

然后，如图8至图10所示，可在隔离层22上形成一第二图案化掩模层26，并以第二图案化掩模层26当作蚀刻掩模对隔离层22以及蚀刻停止层21进行一第二蚀刻制作工艺92，用以形成上述的沟槽TR的第二部分P2，而第二图案化掩模层26可于第二蚀刻制作工艺92之后被移除。换句话说，沟槽TR可包括多个第一部分P1以及多个第二部分，第一部分P1可由上述的第一蚀刻制作工艺形成，而第二部分P2可由第二蚀刻制作工艺92形成，且第二蚀刻制作工艺92可于第一蚀刻制作工艺之后进行。此外，在一些实施例中，第二蚀刻制作工艺92可包括干式蚀刻制作工艺或其他适合的蚀刻方式，而受蚀刻制作工艺特性影响，各第二部分P2的上部宽度(例如图10中所示的宽度W6)可大于各第二部分P2的下部宽度(例如图10中所示的宽度W5)，但并不以此为限。此外，在一些实施例中，第二蚀刻制作工艺92可包括第一蚀刻步骤以及于第一蚀刻步骤之后进行的第二蚀刻步骤，第一蚀刻步骤可用以对隔离层22进行蚀刻而形成沟槽TR的第二部分P2，且第一蚀刻步骤可停止于蚀刻停止层21上，而第二蚀刻步骤可对沟槽TR的第一部分P1以及第二部分P2所暴露出的蚀刻停止层21进行蚀刻而使得沟槽TR的第一部分P1以及第二部分P2分别向下贯穿蚀刻停止层21而暴露出部分的基底10。换句话说，第二蚀刻步骤的制作工艺条件可不同于第一蚀刻步骤的制作工艺条件，由此降低第二蚀刻制作工艺92对于基底10的负面影响。

如图9与图10所示，各第二部分P2可沿第二方向D2延伸，且多个第二部分P2可与多个第一部分P1相交且互相连接。此外，隔离层22可被沟槽TR的第一部分P1以及第二部分P2分隔成多个互相分离的隔离块22P，各隔离块22P可于水平方向(例如第一方向D1与第二方向D2)上被沟槽TR的多个第一部分P1以及多个第二部分P2围绕，且各隔离块22P的上部宽度(例如图10中所示的宽度W8)可小于各隔离块22P的下部宽度(例如图10中所示的宽度W7)，但并不以此为限。

然后，如图11与图12所示，可在沟槽中形成半导体主动结构30。在一些实施例中，半导体主动结构30可通过沉积制作工艺、外延成长制作工艺或其他适合的方式形成于基底10上并形成于沟槽TR中，故半导体主动结构30可直接接触基底，但并不以此为限。此外，在一些实施例中，可利用对形成半导体主动结构30的制作工艺条件进行调整或/及对半导体主动结构30进行回蚀刻而使得半导体主动结构30的上表面S2于第三方向D3尚低于隔离层22的上表面S1，但并不以此为限。

接着，如图13所示，可在隔离层22以及半导体主动结构30上共形地(conformally)形成介电层32，并于介电层32上形成一第一材料层34。第一材料层34可用以形成上述的浮动栅极，而第一材料层34可包括导电材料例如非金属导电材料(例如经掺杂的多晶硅)、金属导电材料或其他适合的导电材料。在一些实施例中，第一材料层34可将沟槽TR中剩下的空间填满而部分形成于沟槽TR之外，但并不以此为限。之后，如图13至图15所示，可通过一平坦化制作工艺将部分的第一材料层34移除而暴露出部分的介电层32。平坦化制作工艺可包括化学机械研磨(chemical mechanical polishing，CMP)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。在一些实施例中，介电层32可用以当作上述平坦化制作工艺中的停止层，故于平坦化制作工艺之后，介电层32的上表面S4可与第一材料层34的上表面S5大体上共平面，但并不以此为限。

然后，如图16所示，可在第一材料层34以及介电层32上全面性地形成存储层40，并在存储层40上形成一第二材料层36。第二材料层36可用以形成上述的控制栅极，而第二材料层36可包括导电材料例如非金属导电材料(例如经掺杂的多晶硅)、金属导电材料或其他适合的导电材料。接着，如图16、图17以及图3所示，可对第二材料层36以及存储层40进行一图案化制作工艺93，用以形成多个控制栅极CG以及位于控制栅极CG下方的存储层40。图案化制作工艺93可包括光刻(photolithography)制作工艺或其他适合的图案化方法。此外，在一些实施例中，第一材料层34也可一并被图案化制作工艺93图案化而于控制栅极CG与半导体主动结构30之间在第三方向D3上互相重叠的区域中形成多个浮动栅极FG，但并不以此为限。

在本实施例的制作方法中，由于隔离层22可被沟槽TR中沿不同方向延伸的第一部分P1与第二部分P2分割而形成多个隔离块22P，故隔离块22P在其延伸方向(例如第一方向D1)上的末端较不易具有弧形边缘，由此可改善用以形成控制栅极CG以及浮动栅极FG的图案化制作工艺93的制作工艺容许范围，进而达到提升生产良率的效果。

请参阅图18。图18所绘示为本发明第三实施例的半导体存储装置103的示意图。如图18所示，与上述第二实施例不同的地方在于，半导体存储装置103中的浮动栅极FG的上表面S3可与隔离层22的上表面S1大体上共平面，故存储层40可直接接触浮动栅极FG、介电层32以及隔离层22，但并不以此为限。在半导体存储装置103的制作方法中，在对用以形成浮动栅极FG的第一材料层进行平坦化制作工艺时(例如类似上述图15的状况)可一并将位于隔离层22的上表面S1上的介电层32移除，使得浮动栅极FG的上表面S3可与隔离层22的上表面S1大体上共平面，但并不以此为限。通过移除位于隔离层22的上的介电层32可降低控制栅极CG与半导体主动结构30之间的介电层厚度，对于半导体存储装置103的操作表现有正面帮助。

请参阅图19。图19所绘示为本发明第四实施例的半导体存储装置104的示意图。如图19所示，在半导体存储装置104中，隔离层22可包括一第一层22A以及一第二层22B，第二层22B可设置于第一层22A上，且第一层22A的材料组成可不同于第二层22B的材料组成，例如第二层22B的介电常数可低于第一层22A的介电常数，由此加强上部的隔离效果，但并不以此为限。此外，由于半导体主动结构30形成于贯穿隔离层22的第二层22B、隔离层22的第一层22A以及蚀刻停止层21的沟槽TR中，故半导体主动结构30可直接接触隔离层22的第二层22B、隔离层22的第一层22A以及蚀刻停止层21的侧壁，但并不以此为限。值得说明的是，本实施例中具有多层结构的隔离层22也可视设计需要应用于本发明的其他实施例中。

综上所述，在本发明的半导体存储装置以及其制作方法中，可在贯穿隔离层的沟槽中形成半导体主动结构，使得被沟槽分割而形成的隔离块在其延伸方向上的末端较不易具有弧形边缘，由此改善用以形成控制栅极以及浮动栅极的图案化制作工艺的制作工艺容许范围，进而达到提升生产良率的效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体存储装置，其特征在于，包括：

基底；

隔离层，设置于该基底上；

沟槽，贯穿该隔离层且暴露出该基底的一部分；

半导体主动结构，设置于该沟槽中；以及

浮动栅极，设置于该半导体主动结构上。

2.如权利要求1所述的半导体存储装置，其中该半导体主动结构的材料组成不同于该基底的材料组成。

3.如权利要求1所述的半导体存储装置，其中该沟槽的上部宽度大于该沟槽的下部宽度。

4.如权利要求1所述的半导体存储装置，其中该半导体主动结构的上部宽度大于该半导体主动结构的下部宽度。

5.如权利要求1所述的半导体存储装置，其中该隔离层包括至少一个隔离块被该沟槽围绕，且该至少一个隔离块的上部宽度小于该至少一个隔离块的下部宽度。

6.如权利要求1所述的半导体存储装置，其中该半导体主动结构的上表面于该基底的厚度方向上低于该隔离层的上表面。

7.如权利要求1所述的半导体存储装置，其中该浮动栅极的上表面与该隔离层的上表面共平面。

8.如权利要求1所述的半导体存储装置，还包括：

蚀刻停止层，设置于该隔离层与该基底之间，其中该沟槽还贯穿该蚀刻停止层。

9.如权利要求1所述的半导体存储装置，其中该隔离层包括：

第一层；以及

第二层，设置于该第一层上，其中该半导体主动结构直接接触该第一层与该第二层。

10.如权利要求9所述的半导体存储装置，其中该第一层的材料组成不同于该第二层的材料组成。

11.一种半导体存储装置的制作方法，包括：

在基底上形成隔离层；

形成沟槽贯穿该隔离层且暴露出该基底的一部分；

在该沟槽中形成半导体主动结构；以及

在该半导体主动结构上形成浮动栅极。

12.如权利要求11所述的半导体存储装置的制作方法，其中该沟槽包括：

多个第一部分，其中各该第一部分沿第一方向延伸；以及

多个第二部分，其中各该第二部分沿第二方向延伸，且该多个第二部分与该多个第一部分相交。

13.如权利要求12所述的半导体存储装置的制作方法，其中该多个第一部分是由第一蚀刻制作工艺形成，而该多个第二部分是由第二蚀刻制作工艺形成，且该第二蚀刻制作工艺于该第一蚀刻制作工艺之后进行。

14.如权利要求12所述的半导体存储装置的制作方法，其中该隔离层包括至少一个隔离块被该沟槽的该多个第一部分以及该多个第二部分围绕，且该至少一个隔离块的上部宽度小于该至少一个隔离块的下部宽度。

15.如权利要求12所述的半导体存储装置的制作方法，其中各该第一部分的上部宽度大于各该第一部分的下部宽度。

16.如权利要求12所述的半导体存储装置的制作方法，其中各该第二部分的上部宽度大于各该第二部分的下部宽度。

17.如权利要求11所述的半导体存储装置的制作方法，其中该半导体主动结构的上部宽度大于该半导体主动结构的下部宽度。

18.如权利要求11所述的半导体存储装置的制作方法，其中该半导体主动结构的上表面于该基底的厚度方向上低于该隔离层的上表面。

19.如权利要求11所述的半导体存储装置的制作方法，其中该浮动栅极的上表面与该隔离层的上表面共平面。

20.如权利要求11所述的半导体存储装置的制作方法，还包括：

在形成该隔离层之前，在该基底上形成蚀刻停止层，其中该沟槽还贯穿该蚀刻停止层。

Images