CN114068519A - 在半导体阱上具有到掺杂半导体的雪崩结的集成电路结构 - Google Patents
在半导体阱上具有到掺杂半导体的雪崩结的集成电路结构 Download PDFInfo
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Abstract
本发明涉及在半导体阱上具有到掺杂半导体的雪崩结的集成电路结构。本公开的实施例提供了一种集成电路(IC)结构，其包括位于半导体衬底中的掺杂阱，以及位于掺杂阱中的基极区、发射极区和集电极区。绝缘材料位于掺杂阱内，其具有水平地邻近集电极区的第一端以及与第一端相对的第二端。掺杂半导体区位于掺杂阱内并邻近绝缘材料的第二端。掺杂半导体区被定位成跨掺杂阱在集电极区与掺杂半导体区之间限定雪崩结。
Description
技术领域
本公开的实施例一般地涉及集成电路(IC)结构。更具体地说，本公开的各种实施例提供了一种在半导体阱上方具有到掺杂半导体的雪崩结的IC结构。
背景技术
集成电路(IC)可以包括用于保护器件硬件免受静电放电(ESD)电压的影响的元件，ESD电压可能导致电短路、介电击穿和/或其他故障模式。在理想的设置中，ESD元件对器件的操作没有影响，直到通过IC上的引脚看到ESD事件为止，其中ESD事件充当触发电压，该触发电压会接通ESD器件并通过ESD元件将电流释放到电源轨或接地轨。ESD元件可以被设计成调节其触发电压，以允许输入电压高于电源电压，而不会在升高的电压下引起通过ESD器件的过量泄漏。随着IC不断缩小以及其尺寸的缩减，可能需要降低触发电压来符合器件的制造规范。然而，用于降低触发电压的常规方法会产生不希望的效果，它会升高ESD元件的保持电压(即，在ESD元件停止工作后器件返回的电压电平)。ESD元件和/或其他结构的常规构造不能在使保持电压保持不变或降低保持电压的同时提供较低的触发电压。
发明内容
本公开的一些方面提供了一种集成电路(IC)结构，包括：位于半导体衬底中的掺杂阱，所述掺杂阱具有第一掺杂类型；位于所述掺杂阱内并具有所述第一掺杂类型的基极区；位于所述掺杂阱内并具有与所述第一掺杂类型相反的第二掺杂类型的发射极区；位于所述掺杂阱内并水平地在所述基极区与所述发射极区之间的第一绝缘体；位于所述掺杂阱内并具有所述第二掺杂类型的集电极区；位于所述掺杂阱内并水平地在所述集电极区与所述发射极区之间的第二绝缘体；位于所述掺杂阱内的绝缘材料，所述绝缘材料具有水平地邻近所述集电极区的第一端和与所述第一端相对的第二端；以及掺杂半导体区，其位于所述掺杂阱内并邻近所述绝缘材料的所述第二端，其中所述掺杂半导体区具有所述第一掺杂类型，使得跨所述掺杂阱在所述集电极区与所述掺杂半导体区之间限定雪崩结。
本公开的另外一些方面提供了一种集成电路(IC)结构，包括：位于半导体衬底中并具有第一掺杂类型的第一掺杂阱；位于所述第一掺杂阱内并具有所述第一掺杂类型的基极区；第二掺杂阱，其具有邻近所述第一掺杂阱的第一端以及与所述第一端相对的第二端，所述第二掺杂阱具有与所述第一掺杂类型相反的第二掺杂类型；位于所述第一掺杂阱内并水平地在所述基极区与所述第二掺杂阱之间的第一绝缘体；邻近所述第二掺杂阱的所述第二端的第三掺杂阱，所述第三掺杂阱具有所述第一掺杂类型；位于所述第三掺杂阱内的发射极区，所述发射极区具有所述第二掺杂类型；位于所述第三掺杂阱内并水平地在所述发射极区与所述第二掺杂阱之间的第二绝缘体；位于所述第三掺杂阱内并具有所述第二掺杂类型的集电极区；位于所述第三掺杂阱内并水平地在所述发射极区与所述第二掺杂阱之间的第三绝缘体；位于所述第三掺杂阱内的绝缘材料，所述绝缘材料具有水平地邻近所述集电极区的第一端和与所述第一端相对的第二端；以及掺杂半导体区，其位于所述第三掺杂阱内并邻近所述绝缘材料的所述第二端，其中所述掺杂半导体区具有所述第一掺杂类型，使得跨所述掺杂阱在所述集电极区与所述掺杂半导体区之间限定雪崩结。
本公开的又一方面提供了一种集成电路(IC)结构，包括：位于半导体衬底中并具有第一掺杂类型的第一掺杂阱；位于所述第一掺杂阱内的第二掺杂阱，所述第二掺杂阱具有与所述第一掺杂类型相反的第二掺杂类型，其中所述第二掺杂阱的上表面与所述第一掺杂阱的上表面共面；位于所述第一掺杂阱内并具有所述第一掺杂类型的第三掺杂阱，其中所述第三掺杂阱的上表面与所述第二掺杂阱的所述上表面共面；位于所述第三掺杂阱内并具有所述第一掺杂类型的基极区；位于所述第三掺杂阱内并通过第一绝缘体与所述基极区横向分隔开的集电极端子，所述集电极端子包括被所述第三掺杂阱内的第一绝缘材料分隔开的第一对相反掺杂的半导体区，使得在所述第一对相反掺杂的半导体区之间限定第一雪崩结；以及位于所述第三掺杂阱内并通过第二绝缘体与所述集电极端子横向分隔开的发射极端子，所述发射极端子包括被所述第三掺杂阱内的第二绝缘材料分隔开的第二对相反掺杂的半导体区，使得在所述第二对相反掺杂的半导体区之间限定第二雪崩结。
附图说明
通过结合描绘本公开的各种实施例的附图进行的对本公开的各个方面的详细描述时，将更容易理解本公开的这些和其他特征，其中：
图1提供了根据本公开的实施例的经由静电放电(ESD)元件连接的集成电路(IC)结构的有源元件的示意图。
图2示出了根据本公开的实施例的IC结构的截面图。
图3示出了根据本公开的另外实施例的IC结构的截面图。
图4示出了根据本公开的进一步另外的实施例的IC结构的截面图。
应注意，本公开的附图不一定按比例绘制。附图旨在描绘本公开的典型方面，因此不应视为限制本公开的范围。在附图中，相似的标号表示附图之间的相似元素。
具体实施方式
在本文的描述中，参考了形成说明书一部分的附图，并且在附图中以图示的方式示出了可以实践本教导的特定示例性实施例。这些实施例的描述足够详细以使本领域技术人员能够实践本教导，并且应当理解，在本教导的范围内，可以使用其他实施例并且可以进行更改。因此，该描述仅是说明性的。
本公开的实施例提供了一种集成电路(IC)结构，其特征在于在半导体阱上方具有到掺杂半导体区的雪崩结。在一些情况下，本公开的实施例可以提供一种静电放电(ESD)元件，其中雪崩结提供双向电流路径以提供较低的触发电压，同时与常规ESD元件相比保持基本相同的保持电压。根据一个示例，本公开的实施例可以包括位于半导体衬底中的掺杂阱和位于掺杂阱中的基极区。基极区和掺杂阱可以具有相同的掺杂类型。具有与第一掺杂类型相反的第二掺杂类型的发射极区可以位于半导体阱中并通过第一绝缘体与基极区分隔开。掺杂阱中的第二绝缘体可以将发射极区与具有第二掺杂类型的集电极区分隔开。邻近集电极区的绝缘材料可以将集电极区与掺杂半导体区分隔开。绝缘材料下方的掺杂阱的一部分(也位于集电极与掺杂半导体区之间)可以提供雪崩结形式的二极管，用于对通过IC结构的电流进行双向控制。施加到雪崩结上的电压会影响电流是否能够在发射极与集电极之间流动。
二极管是两端子元件，其在两个电接触点之间的行为不同于导电或绝缘材料。具体地，二极管在一个方向(即，“正向”方向)上提供从一个接触到另一接触的高电导率，而在相反方向(即“反向”方向)上几乎不提供或根本不提供电导率。在P-N结的情况下，二极管的正向和反向的取向取决于施加到一个端子或全部两个端子的材料成分上的电压的类型和大小，这会影响势垒的大小。在两种半导体材料之间的结的情况下，势垒将沿着两种半导体材料之间的界面形成。
本公开的实施例使用“雪崩结”(也称为“雪崩二极管”)的不同属性来对流过IC结构的电流提供双向控制。雪崩结不同于P-N二极管，其特征在于在两个端子之间的绝缘材料附近具有导电材料。在各种实施方式中，材料的尺寸和位置可以被设置为基本上防止任何电流在两个端子之间流动。向材料施加电压可能会使绝缘材料中的少数载流子加速到在晶格中产生电离的程度。进而，加速的少数载流子产生更多的载流子并产生更多的电离。这种效应被称为“雪崩击穿”。在这种情况下，可以在从一个端子到另一端子的任一方向形成电通路。雪崩二极管与其他二极管不同，例如，其跨两个端子提供电压降，该电压降是恒定的且独立于流过其中的电流量。本公开的实施例使用这些特性来在器件结构中提供电保护特征(例如，ESD元件)。
参考图1，其中示出了根据本公开的实施例的器件100的示意图。器件100提供了示例构造，在此构造中可以部署关于其他附图更详细地讨论的IC结构的实施例。器件100被构造成通过防止电流流入器件100的有源部件(例如，内部电路102)中来对ESD事件引起的过量电荷和电流做出反应。输入/输出(I/O)衬垫(pad)104可以经由任何形式的布线将输入电压和/或信号电耦合到内部电路102。可以经由I/O衬垫104将由ESD事件产生的过量电荷传输到器件100。电源钳(power clamp)106可以被设计成将这种过量电荷从电源短路到地。可以以任何可构想的晶体管元件(例如，场效应晶体管(FET)或双极结型晶体管(BJT))的形式来提供电源钳106。一组电压节点108(分别地，对于电源轨通常表示为“VDD”，对于接地轨通常表示为“VSS”)可以传送电压(例如，来自电池或其他用于驱动器件100的装置)来驱动电源钳106。应当理解，在另外的实施方式中，可以针对电源轨和接地轨互换VDD和VSS名称。电源钳106未被设计成在非ESD条件下在电压变化的情况下工作。特别地，电源钳106在电压可能波动的加电和断电操作期间保持休眠。电源钳106将在检测到ESD事件时选择性地允许电流流动。
一组ESD元件110可以耦接在内部电路102与电源/电源钳(以下简称为“电源钳”)106之间，以在ESD事件期间激活电源钳106。ESD元件110可以防止电流从I/O衬垫104流到电源钳106，除非或直到触发电压被施加到ESD元件110的相应端子上。在各种其他示例中，附加的电路和/或电流路径可以位于I/O衬垫104与ESD元件110之间，或者位于ESD元件110与电源钳106之间，以在ESD事件期间进一步控制电流到电源钳106的导向。
现在参考图2，本公开的实施例包括能够提供ESD元件110(图1)或以其他方式实现类似功能的集成电路(IC)结构120。IC结构120可以从包括例如一种或多种半导体材料的衬底122形成。衬底122可以包括任何当前已知的或以后开发的半导体材料，其可以包括但不限于硅、锗、硅锗、碳化硅以及包括实质上由一种或多种具有由化学式AlX1GaX2InX3AsY1PY2NY3SbY4定义的成分的III-V族化合物半导体组成的材料，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相对比例，其分别大于或等于零并且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1为总相对摩尔量)。其他合适的衬底包括具有成分ZnA1CdA2SeB1TeB2的II-VI族化合物半导体，其中A1、A2、B1和B2是相对比例，其分别大于或等于零并且A1+A2+B1+B2＝1(1为总摩尔量)。此外，衬底122的整体或其一部分可以是应变的。
衬底122的一些部分可以包括掺杂剂，并因此可以提供具有第一掺杂类型的第一掺杂阱124。根据一个示例，第一掺杂类型可以是P型掺杂。当提到掺杂剂时，P型掺杂剂是指引入到半导体材料中以通过“接受”来自半导体原子的电子并因此“释放”空穴而产生自由空穴的元素。受主原子必须比基质半导体少一个价电子。适用于衬底122的P型掺杂剂可以包括但不限于：硼(B)、铟(In)和镓(Ga)。硼(B)是硅技术中最常用的受主。另外的替代物包括In和Ga。Ga在二氧化硅(SiO2)中具有高扩散率，因此氧化物不能在Ga扩散过程中用作掩模。第一掺杂阱124例如可以通过垂直离子注入形成在衬底122内，使得第一掺杂阱124的上表面与衬底122的上表面对齐并因此与衬底122的上表面共用。尽管第一掺杂阱124可以具有与衬底122相同的掺杂类型，但是第一掺杂阱124可以具有高于或低于衬底122的掺杂浓度。因此可以至少部分地基于其掺杂浓度、掺杂剂材料等将第一掺杂阱124与衬底122区分开，即使第一掺杂阱124和衬底122具有相同的掺杂类型。衬底122可以包括具有相同或不同掺杂类型的其他掺杂阱，并且仅为了清楚起见，将这些阱从图2中省略掉。还应理解，第一掺杂阱124可位于保护环(未示出)内和/或旁边，该保护环用于将第一掺杂阱124与器件100(图1)的其他部分分隔开和隔离开。这样的保护环可以采取例如邻近和/或围绕第一掺杂阱124的半导体材料的相反掺杂区域的形式。
IC结构120可被构造成将电流从“集电极”端子引导到“发射极”端子，并因此可以在第一掺杂阱124内包括与双极结型晶体管(BJT)架构相同或相似的掺杂半导体材料布置。然而，IC结构120未被构造成作为标准晶体管正向偏置(例如，BJT)操作，因为如本文所述，两个端子都被耦接到地。因此，IC结构120可以包括位于第一掺杂阱124内的基极区130。基极区130可以具有与第一掺杂阱124相同的掺杂类型(例如，p型掺杂)，并且类似地可以位于第一掺杂阱124的上表面处。基极区130可以具有高于第一掺杂阱124的掺杂浓度，因此在图2中由不同的阴影线表示。基极区130可以通过第一接触132电耦接到地(“GND/VSS”)，第一接触132由基极区130上的导电材料(例如，通过沉积、图案化和/或其他工艺形成的一种或多种金属)形成。
IC结构120还可以包括位于第一掺杂阱124内的发射极区136。发射极区136可以具有与第一掺杂阱124和基极区130的掺杂类型相反的第二掺杂类型(例如，N型掺杂)。可以通过采用任何当前已知的或以后开发的技术(例如离子注入)将N型掺杂剂注入到衬底122和/或前体半导体材料中来形成发射极区136。N型掺杂剂是引入到半导体材料中以例如通过将电子“捐赠”给半导体而产生自由电子的元素。N型掺杂剂必须比半导体多一个价电子。硅(Si)中常用的N型施主包括例如磷(P)、砷(As)和/或锑(Sb)。第二接触138可以由发射极区136上的任何导电材料(例如，通过沉积、图案化和/或其他工艺形成的一种或多种金属)形成。第二接触138可以将发射极区136电耦接到地GND/VSS，这类似于由第一接触132提供的连接。
位于第一掺杂阱124内的第一绝缘体140可以水平地定位在基极区130与发射极区136之间，以将基极区130与发射极区136物理地和电气地分隔开。第一绝缘体140可以包括任何可构想的绝缘材料，例如但不限于：氮化硅(Si3N4)；氧化硅(SiO2)；氟化SiO2(FSG)；氢化碳氧化硅(SiCOH)；多孔SiCOH；硼磷硅酸盐玻璃(BPSG)；倍半硅氧烷；碳(C)掺杂的氧化物(即，有机硅酸盐)，其包括硅(Si)、碳(C)、氧(O)和/或氢(H)原子；热固性聚亚芳基醚；SiLK(可从陶氏化学公司获得的聚亚芳基醚)；可从JSR公司获得的旋涂式含硅碳的聚合物材料；其他低介电常数(<3.9)材料或它们的层。在一个示例中，第一绝缘体140可以采取位于第一掺杂阱124内的浅沟槽隔离(STI)的形式。STI是通过在半导体材料(例如，第一掺杂阱124)内蚀刻沟槽并用诸如氧化物和/或本文讨论的任何其他绝缘体的绝缘材料填充该沟槽而形成的绝缘结构。STI可用于将第一掺杂阱124的一个区域与其相邻区域隔离开，例如，如图所示，将基极区130与发射极区136隔离开。第一绝缘体140的一些部分也可以位于例如基极区130的相对的水平端附近，以使基极区130与掺杂阱124内的其他材料进一步绝缘。
IC结构120包括位于第一掺杂阱124内的集电极区142。集电极区142在第一掺杂阱124内具有第二掺杂类型(例如，N型掺杂)，但是与基极区130和发射极区136分隔开。具有与接触132、138相似或不同的导电材料的集电极接触144可以位于集电极区142上，以将集电极区142电耦接到器件100(图1)的一个或多个有源元件，例如内部电路102。位于第一掺杂阱124内的第二绝缘体146可以水平地位于发射极区136与集电极区142之间。第二绝缘体146可以由与第一绝缘体140相同或相似的绝缘材料形成，并且在某些情况下可以是STI，如本文其他地方所述。
为了控制电流是否可以通过IC结构120从有源元件(例如内部电路102)流到地GND/VSS，附加元件可以与集电极区142形成雪崩结150。例如，IC结构120可以包括位于第一掺杂阱124内的绝缘材料152，绝缘材料152的第一水平端S1邻近集电极区142。绝缘材料152可以由任何可构想的绝缘材料形成，具体地可以包括位于第一掺杂阱124上的一个或多个氮化物材料层。在某些情况下，绝缘材料152可以采取“硅化物阻挡绝缘体”或“SAB”材料的形式。这样的材料可以包括例如氮化硅绝缘体和/或较少氧化硅绝缘体。可以使用任何现在已知的或以后开发的技术来形成绝缘材料152，以在掺杂半导体材料上形成绝缘体(例如，选择性地和/或非选择性地进行的蚀刻和沉积的组合)。绝缘材料152的第二端S2可以邻近第一掺杂阱124内的掺杂半导体区154。掺杂半导体区154可以具有第一掺杂类型(即，与第一掺杂阱124和基极区130相同的掺杂类型)。在示例构造中，第一掺杂阱124可以是在基极区130、发射极区136、集电极区142和掺杂半导体区154中的每一者下方的连续掺杂半导体区。
绝缘材料152可以具有位于第一掺杂阱124内的深度，该深度明显小于集电极区142的深度，或者绝缘材料152可以是沉积在第一掺杂阱124的表面上方的薄层。特别地，绝缘材料152可以尽可能地薄，以避免材料下方的机械应力和其他不希望的影响。在第一掺杂阱124上以及在集电极区142与绝缘材料152之间的绝缘材料的存在可以提供雪崩结150，以在IC结构120内提供双向二极管结。如本文其他地方所讨论的，向集电极区142施加电压可以选择性地允许电流跨雪崩结150流动。为了将掺杂半导体区154电耦接到第二有源元件(例如，示例中的电源钳106)，可以在掺杂半导体区154上形成第四接触156。第四接触156可以由与接触132、138、144相同或相似的导电材料或任何其他当前已知的或以后开发的导电材料形成。
在此构造中，来自内部电路102(图1)的电流可以通过IC结构120流到地GND/VSS。在操作期间，可以将诸如ESD事件的触发电压施加到集电极区142和/或掺杂半导体区154。这样的电压能够使电流跨雪崩结150流动，从而通过IC结构120电耦接两个有源元件(例如，内部电路102和电源钳106)。因此，IC结构120可以响应于ESD事件，经由发射极区136和集电极区142将过量的电流路由到地GND/VSS。在操作期间，IC结构120可被构造成具有最大约11.0伏特(v)的触发电压，同时保持最大约5.0V的保持电压，具体取决于掺杂分布(profile)，这些触发电压和保持电压可以具有较大的范围，在基于硅的器件中通常为5V至200V的范围。
现在参考图3，本公开的另外的实施例可以包括附加的元件，例如以改变触发电压并因此改变IC结构120对ESD事件的敏感度。IC结构120可以包括其上方具有各种区域(例如，第一掺杂阱124、基极区130、发射极区136、集电极区142、雪崩结150、绝缘材料152、掺杂半导体区154等)的衬底122，如针对IC结构120的其他实施方式所述的。这里，第二掺杂阱160可以邻近第一掺杂阱124。基极区130和第一绝缘体140可以形成在第一掺杂阱124中，并且第二掺杂阱160将这些元件与IC结构的其他部分分隔开。第二掺杂阱160可以具有第二掺杂类型(即，在第一掺杂阱124是P型掺杂的情况下为N型掺杂，反之亦然)。尽管在图3中未具体示出，但是，第二掺杂阱可替代地具有形成在其中的各种附加的掺杂区域(例如，N+区域)，和/或还可以连接到内部电路102、电源钳106、GND/VSS、电源轨(未示出)等中的任一者。
第二掺杂阱160可以不具有位于其中的附加的半导体区和/或端子，更具体地，可以不包括位于其中的基极区130、发射极区136、集电极区142和/或掺杂半导体区154中的任一者。第二掺杂阱160的第一端T1可以邻近第一掺杂阱124定位，第二掺杂阱160的第二端T2可以邻近第三掺杂阱162定位。第三掺杂阱162可以具有第一掺杂类型(例如与第一掺杂阱124相同的掺杂类型)。在此构造中，发射极区136、集电极区142、第二绝缘体146、绝缘材料152和掺杂半导体区154中的每一者可以仅形成在第三掺杂阱162内，而不是形成在第一掺杂阱124或第二掺杂阱160中的任一者内。
除了水平地位于发射极区136与集电极区142之间的第三绝缘体164之外，第三掺杂阱162还可以包括例如水平地位于发射极区136与第二掺杂阱160之间的第二绝缘体146。这种构造的IC结构120可以与本文讨论的其他实施方式基本相同地操作，但是具有不同的触发电压和/或保持电压。这样的差异可能是由于通过第二掺杂阱160在基极区130与区域136、142之间的额外的电隔离引起的。在一个示例中，基于第二掺杂阱160的存在和尺寸，耦接到内部电路102和电源钳106的IC结构120可以具有最大约9.5V的触发电压和最大约5.0V的保持电压。
转向图4，IC结构120的另外的实施方式可以包括重新布置掺杂阱124、160和/或改变掺杂阱124、160的形状，改变绝缘材料152的数量，和/或相对于其他IC结构120实施方式的另外的修改。在这样的示例中，第一掺杂阱124可以不在其中包括基极区130，和/或任何其他掺杂区域，例如发射极区136、集电极区142、绝缘材料152和/或掺杂半导体材料154。然而，第一掺杂阱124可以包括至少一个外部掺杂的半导体材料170，其因为位于第三掺杂阱162外部而得名，并通过由任何当前已知的或以后开发的导电材料形成的第四接触172而耦接到地GND/VSS。第二掺杂阱160可以整体形成在第一掺杂阱124内，而第三掺杂阱162可以整体形成在第二掺杂阱160内。掺杂阱124、160、162的这种布置被称为“三阱”构造。IC结构120的各种其他区域和/或材料可以仅在第三掺杂阱162之内和/或之上形成。
IC结构120可以包括多个雪崩结(例如，在图4的示例中)，这与仅具有一个雪崩结150(例如，如图2、3所示)的其他实施方式不同。例如，一个雪崩结150可以基本上如在其他实施方式中所提供的那样位于集电极区142与掺杂半导体区154之间。集电极区142和掺杂半导体区154一起提供了一对相反掺杂的半导体区，在它们之间具有绝缘材料152，从而限定了一个雪崩结150。IC结构120还可以在第三掺杂阱162中包括例如绝缘材料152的另一区域，其位于一个掺杂半导体区154与发射极区136之间。因此，发射极区136和掺杂半导体区154形成另一对相反掺杂的半导体区。这里，有源元件(例如，电源钳106)可以通过一个或多个第三接触156电耦接到发射极区136和掺杂半导体区154中的每一者。IC结构120在其他方面保持类似于其他实施方式。IC结构120可以包括第一绝缘体140，以将基极区130与其他材料电隔离。尽管在图4中未具体示出，但是，可以在第三掺杂阱162上(例如，在采取镜像布置的邻近第二掺杂阱160的左侧和右侧上)形成第一绝缘体140和基极区130的附加区域。第二绝缘体146可以将一个雪崩结150的发射极区136和掺杂半导体区154与其他材料电隔离。第三绝缘体164可以将集电极区142和掺杂半导体区154与第三掺杂阱162中的其他材料电隔离。在操作期间，这样的IC结构120的实施例可以以最大为例如约9.5V的触发电压和约5.0V的保持电压为特征。
本公开的实施例可以提供若干技术和商业优势，在此通过示例的方式讨论了其中的一些。IC结构120的实施例提供了例如能够操作为这样的ESD元件(例如，ESD元件110(图1))的结构：该ESD元件具有触发减小的电压但具有与其中没有雪崩结150的其他类型ESD元件类似的保持电压。在某些情况下，将掺杂阱接触放置在N阱(例如，N阱环或中间阱)外部将增加IC结构120的内部电阻，从而进一步降低触发电压。包含雪崩结150还使得双极性电流能够流过IC结构120，使其适于抵消多种类型的ESD事件和/或操作设置的影响。与常规ESD元件和/或操作上相似的IC结构相比，IC结构120的实施例在诸如器件100的器件内占据相似的表面积。
为了示例的目的已经给出了对本公开的各种实施例的描述，但是这些描述并不旨在是穷举的和/或限于所公开的实施例。在所描述的实施例的范围和精神内，许多修改和变型对于本领域普通技术人员而言将是显而易见的。选择本文使用的术语是为了最好地解释实施例的原理、实际应用和/或相对于市场中发现的技术的技术改进，和/或使本领域的其他普通技术人员能够理解本文公开的实施例。
Claims (20)
1.一种集成电路IC结构，包括：
位于半导体衬底中的掺杂阱，所述掺杂阱具有第一掺杂类型；
位于所述掺杂阱内并具有所述第一掺杂类型的基极区；
位于所述掺杂阱内并具有与所述第一掺杂类型相反的第二掺杂类型的发射极区；
位于所述掺杂阱内并水平地在所述基极区与所述发射极区之间的第一绝缘体；
位于所述掺杂阱内并具有所述第二掺杂类型的集电极区；
位于所述掺杂阱内并水平地在所述集电极区与所述发射极区之间的第二绝缘体；
位于所述掺杂阱内的绝缘材料，所述绝缘材料具有水平地邻近所述集电极区的第一端和与所述第一端相对的第二端；以及
掺杂半导体区，其位于所述掺杂阱内并邻近所述绝缘材料的所述第二端，其中所述掺杂半导体区具有所述第一掺杂类型，使得跨所述掺杂阱在所述集电极区与所述掺杂半导体区之间限定雪崩结。
2.根据权利要求1所述的IC结构，其中，所述绝缘材料包括氮化物，所述氮化物具有在所述掺杂阱的上表面下方的深度，所述深度小于在所述掺杂阱的上表面下方的所述集电极区的深度和所述掺杂半导体区的深度。
3.根据权利要求1所述的IC结构，进一步包括：
到所述集电极区的第一接触；以及
到所述掺杂半导体区的第二接触，
其中所述基极区和所述发射极区中的每一者都耦接到地。
4.根据权利要求3所述的IC结构，进一步包括：
第一有源元件，其通过所述第一接触耦接到所述集电极区；以及
第二有源元件，其通过所述第二接触耦接到所述掺杂半导体区，
其中，所述IC结构是位于所述第一有源元件与所述第二有源元件之间的静电放电ESD元件。
5.根据权利要求4所述的IC结构，其中，所述ESD元件的触发电压最大为约11.0伏特(V)。
6.根据权利要求5所述的IC结构，其中，所述ESD元件的保持电压最大为约5.0伏特(V)。
7.根据权利要求1所述的IC结构，其中，所述第一绝缘体和所述第二绝缘体中的每一者包括位于所述掺杂阱内的浅沟槽隔离(STI)区。
8.根据权利要求1所述的IC结构，其中，所述掺杂阱是位于所述基极区、所述发射极区、所述集电极区、所述绝缘材料和所述掺杂半导体区中的每一者下方的连续掺杂半导体区。
9.一种集成电路IC结构，包括：
位于半导体衬底中并具有第一掺杂类型的第一掺杂阱；
位于所述第一掺杂阱内并具有所述第一掺杂类型的基极区；
第二掺杂阱，其具有邻近所述第一掺杂阱的第一端以及与所述第一端相对的第二端，所述第二掺杂阱具有与所述第一掺杂类型相反的第二掺杂类型；
位于所述第一掺杂阱内并水平地在所述基极区与所述第二掺杂阱之间的第一绝缘体；
邻近所述第二掺杂阱的所述第二端的第三掺杂阱，所述第三掺杂阱具有所述第一掺杂类型；
位于所述第三掺杂阱内的发射极区，所述发射极区具有所述第二掺杂类型；
位于所述第三掺杂阱内并水平地在所述发射极区与所述第二掺杂阱之间的第二绝缘体；
位于所述第三掺杂阱内并具有所述第二掺杂类型的集电极区；
位于所述第三掺杂阱内并水平地在所述发射极区与所述集电极区之间的第三绝缘体；
位于所述第三掺杂阱内的绝缘材料，所述绝缘材料具有水平地邻近所述集电极区的第一端和与所述第一端相对的第二端；以及
掺杂半导体区，其位于所述第三掺杂阱内并邻近所述绝缘材料的所述第二端，其中所述掺杂半导体区具有所述第一掺杂类型，使得跨所述掺杂阱在所述集电极区与所述掺杂半导体区之间限定雪崩结。
10.根据权利要求9所述的IC结构，进一步包括：
到所述集电极区的第一接触；以及
到所述掺杂半导体区的第二接触，
其中，所述基极区和所述发射极区中的每一者都耦接到地。
11.根据权利要求10所述的IC结构，进一步包括：
第一有源元件，其通过所述第一接触耦接到所述集电极区；以及
第二有源元件，其通过所述第二接触耦接到所述掺杂半导体区，
其中，所述IC结构是位于所述第一有源元件与所述第二有源元件之间的静电放电ESD元件。
12.根据权利要求11所述的IC结构，其中，所述ESD元件的触发电压最大为约9.5伏特(V)，并且其中，所述ESD元件的保持电压最大为约5.0伏特(V)。
13.根据权利要求9所述的IC结构，其中，所述绝缘材料包括氮化物，所述氮化物具有在所述第三掺杂阱的上表面下方的深度，所述深度小于在所述第三掺杂阱的上表面下方的所述集电极区的深度和所述掺杂半导体区的深度。
14.根据权利要求9所述的IC结构，其中，所述第一绝缘体包括位于所述第一掺杂阱内的第一浅沟槽隔离STI，并且其中，所述第二绝缘体和所述第三绝缘体中的每一者包括位于所述第三掺杂阱内的STI。
15.一种集成电路IC结构，包括：
位于半导体衬底中并具有第一掺杂类型的第一掺杂阱；
位于所述第一掺杂阱内的第二掺杂阱，所述第二掺杂阱具有与所述第一掺杂类型相反的第二掺杂类型，其中所述第二掺杂阱的上表面与所述第一掺杂阱的上表面共面；
位于所述第一掺杂阱内并具有所述第一掺杂类型的第三掺杂阱，其中所述第三掺杂阱的上表面与所述第二掺杂阱的所述上表面共面；
位于所述第三掺杂阱内并具有所述第一掺杂类型的基极区；
位于所述第三掺杂阱内并通过第一绝缘体与所述基极区横向分隔开的集电极端子，所述集电极端子包括被所述第三掺杂阱内的第一绝缘材料分隔开的第一对相反掺杂的半导体区，使得在所述第一对相反掺杂的半导体区之间限定第一雪崩结；以及
位于所述第三掺杂阱内并通过第二绝缘体与所述集电极端子横向分隔开的发射极端子，所述发射极端子包括被所述第三掺杂阱内的第二绝缘材料分隔开的第二对相反掺杂的半导体区，使得在所述第二对相反掺杂的半导体区之间限定第二雪崩结。
16.根据权利要求15所述的IC结构，进一步包括：
将所述基极区耦接到地的第一接触；
将所述发射极端子耦接到地的第二接触；
到所述集电极端子的第三接触；以及
将所述第一掺杂阱耦接到地的第四接触。
17.根据权利要求15所述的IC结构，进一步包括：
第一有源元件，其耦接到所述集电极端子的所述相反掺杂的半导体区的对中的一个；以及
第二有源元件，其耦接到所述集电极端子的所述相反掺杂的半导体区的对中的另一个，
其中，所述IC结构是位于所述第一有源元件与所述第二有源元件之间的静电放电ESD元件。
18.根据权利要求15所述的IC结构，其中，所述ESD元件的触发电压最大为约9.5伏特(V)，并且其中，所述ESD元件的保持电压最大为约5.0伏特(V)。
19.根据权利要求15所述的IC结构，其中，所述第一绝缘材料包括第一氮化物，所述第一氮化物具有在所述第三掺杂阱的上表面下方的深度，该深度小于在所述第三掺杂阱的所述上表面下方的所述第一对相反掺杂的半导体区的深度，并且其中，所述第二绝缘材料包括第二氮化物，所述第二氮化物具有在所述第三掺杂阱的所述上表面下方的深度，该深度小于在所述第三掺杂阱的所述上表面下方的所述第二对相反掺杂的半导体区的深度。
20.根据权利要求15所述的IC结构，其中，所述第一绝缘体包括位于所述第三掺杂阱内的第一浅沟槽隔离STI，并且其中，所述第二绝缘体包括位于所述第三掺杂阱内的第二STI。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |