CN114068474A - 含与半导体裸片接触焊盘连接的侧壁的半导体器件封装体 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 203
- 239000002184 metal Substances 0.000 claims abstract description 130
- 229910052751 metal Inorganic materials 0.000 claims abstract description 130
- 238000000034 method Methods 0.000 claims description 59
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 238000009713 electroplating Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 2
- 239000002648 laminated material Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 107
- 239000010949 copper Substances 0.000 description 35
- 229920000642 polymer Polymers 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 239000012792 core layer Substances 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 229920006254 polymer film Polymers 0.000 description 4
- 239000002243 precursor Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000011889 copper foil Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 239000011888 foil Substances 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 239000012876 carrier material Substances 0.000 description 1
- 238000002144 chemical decomposition reaction Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000008450 motivation Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- -1 photolithography Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
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Abstract
一种半导体器件封装体(100)包括:印刷电路板(10),其包括第一中心区域、第二侧向区域和第三侧向区域;半导体裸片(20),其包括第一主面、与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘(20A)和设置在第二主面上的第二接触焊盘(20B),半导体裸片(20)设置在印刷电路板(10)的第一中心区域中;半导体器件封装体的第一金属侧壁(30),其设置在印刷电路板(10)的第二侧向区域中;半导体器件封装体的第二金属侧壁(40),其设置在印刷电路板(10)的第三侧向区域中;其中,第一金属侧壁(30)和第二金属侧壁(40)中的至少一个与半导体裸片(20)的第一接触焊盘(20A)和第二接触焊盘(20B)中的一个电连接。
Description
技术领域
本公开涉及一种半导体器件封装体和一种用于制造半导体器件封装体的方法。
背景技术
芯片嵌入是一种解决方案,其中,有源或无源部件定位在印刷电路板的至少两层之间。目前它通常用于低压信号处理***,首先尝试将嵌入应用于低压<100V的功率电路,但对于高压,预计面临与高电场相关的特殊挑战。这样做的动机是多方面的,例如提高功率密度、极低的寄生电感、更好的EMI屏蔽以及高可靠性和高功率循环稳健性。此外,芯片嵌入通常采用化学镀覆、特别是电镀的电互连结构,其优于其它类型的电互连结构。
用于制造芯片嵌入式高压半导体器件的另一种解决方案是将裸片放置在引线框架上,在引线框架上单个化分离裸片,然后嵌入该组件。嵌入技术的一种风险是器件与所用的载体材料的相互作用,其中,一种主要机制是电压和由此产生的电场。在最坏的情况下,这可能会导致由例如铜迁移引起的组件损坏。另一个威胁是裸片上裸露的铜金属化部。这种金属化部的氧化必须在嵌入过程中进行特殊处理。放置部件后,通过过孔完成与外层的连接。尤其是从过孔到芯片金属化部的通道是裂纹的关键点。此外,嵌埋包封材料和制造工艺与高压器件和由此产生的电场之间存在强相互作用,导致包封材料的化学降级(例如五极管、可逆漂移)、由包封材料中的离子引起的器件的电压漂移、器件的腐蚀。嵌埋材料对湿度也很敏感,不能保证被覆盖的芯片的密度,这会加速刚才描述的负面影响。为了防止周围层的分层,在引线框架中使用腔,随后将裸片放置在该腔中。按照这种方法,必须为每个裸片制作专用腔。
由于这些和其它原因,需要本公开。
发明内容
本公开的第一方面涉及一种半导体器件封装体,包括:印刷电路板,其包括第一中心区域、第二侧向区域和第三侧向区域;半导体裸片,其包括第一主面、与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘以及设置在第二主面上的第二接触焊盘,半导体裸片设置在印刷电路板的第一中心区域中;半导体器件封装体的第一金属侧壁,其设置在印刷电路板的第二侧向区域中;半导体器件封装体的第二金属侧壁,其设置在印刷电路板的第三侧向区域中;其中,第一金属侧壁和第二金属侧壁中的至少一个与半导体裸片的第一接触焊盘和第二接触焊盘中的一个电连接。
本公开的第二方面涉及一种用于制造半导体器件封装体的方法,所述方法包括:提供包括第一中心区域、第二侧向区域和第三侧向区域的印刷电路板,其中,包括接触焊盘的半导体裸片设置在第一中心区域中,第一金属侧壁设置在第二侧向区域中,第二金属侧壁设置在第三侧向区域中;将第一和第二金属侧壁中的至少一个与半导体裸片的接触焊盘中的一个电连接;和完成半导体器件封装体,使得第一和第二金属侧壁暴露于外部并限定半导体器件封装体的相应侧壁。
本公开的第三方面涉及一种半导体器件封装体,包括:印刷电路板,其包括第一中心区域;半导体裸片,其包括第一主面、与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘和设置在第二主面上的第二接触焊盘,半导体裸片设置在印刷电路板的第一中心区域中;设置在半导体裸片的第一接触焊盘上的第一金属过孔条,第一金属过孔条具有至少100μm的厚度;和设置在半导体裸片的第二接触焊盘上的第二金属过孔条,第二金属过孔条具有至少100μm的厚度。
本公开的第四方面涉及一种用于制造半导体器件封装体的方法,所述方法包括:提供包括第一中心开口的印刷电路板,其中,半导体裸片设置在第一中心开口中,半导体裸片包括第一主面、与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘和设置在第二主面上的第二接触焊盘;在半导体裸片的第一接触焊盘上设置第一金属过孔条,第一金属过孔条具有至少100μm的厚度;和在半导体裸片的第二接触焊盘上设置第二金属过孔条,第二金属过孔条具有至少100μm的厚度。
附图说明
所包括的附图用以提供对实施例的进一步理解并且被并入并构成本说明书的一部分。附图示出了多个实施例并且与描述一起用于解释实施例的原理。其它实施例和实施例的许多预期优点将容易理解,因为它们通过参考以下详细描述而变得更好理解。
附图的元件不一定相对于彼此成比例。相似或相同的附图标记表示对应的相似或相同部分。
图1示出了根据一个示例的半导体器件封装体的示意性侧剖视图图示,其中,半导体器件封装体包括金属侧壁以及半导体裸片的接触焊盘上的过孔条。
图2示出了根据第二方面的用于制造半导体器件封装体的方法的流程图。
图3示出了根据第四方面的用于制造半导体器件封装体的方法的流程图。
图4_1至4_33示出了示意性侧剖视图图示,用于图示制造诸如图1所示的半导体器件封装体的方法。
图5示出了根据一个示例的半导体器件封装体的示意性侧剖视图图示,其中,与图1相比,芯层的形成方式不同。
具体实施方式
在下面的详细描述中,参考了构成说明书的一部分的附图,其中,通过图示的方式示出了可以实践本公开的具体实施例。在这方面,参考所描述附图的取向使用方向性术语,例如“顶”、“底”、“前”、“后”、“前导”、“尾后”等。因为实施例的部件可以以多个不同的取向定位,因此方向性术语用于说明的目的而绝不是限制性的。应当理解,在不脱离本公开的范围的情况下,可以利用其它实施例并且可以进行结构或逻辑改变。因此,以下详细描述不应被视为限制意义,本公开的范围由所附权利要求限定。
应当理解,除非另外特别指出,否则本文描述的各种示例性实施例的特征可以彼此组合。
如本说明书中所采用的,术语“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”并不意味着相应的元件或层必须直接接触在一起;相反也可以相应地在“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”的元件之间提供居间元件或层。然而,根据本公开,上述术语可选地还可以具有元件或层直接接触在一起的特定含义,即相应地在“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”的元件之间不提供居间元件或层。
此外,关于在表面“之上”形成或位于表面“之上”的部件、元件或材料层中所使用的词语“之上”在本文中可用于表示部件、元件或材料层“间接”定位(例如,放置、形成、沉积等)在该表面上而使得一个或多个附加部件、元件或层布置在该表面与所述部件、元件或材料层之间。然而,关于在表面“之上”形成或位于表面“之上”的部件、元件或材料层中所使用的词语“之上”还可以可选地具有特定含义:部件、元件或材料层“直接”定位(例如,放置、形成、沉积等)在该表面上、例如与该表面直接接触。
详细说明
图1示出了半导体器件封装体的示意性侧剖视图图示。半导体器件封装体100包括包含第一中心区域的印刷电路板10、包括第一主面和与第一主面相反的第二主面的半导体裸片20、设置在第一主面上的第一接触焊盘20A和设置在第二主面上的第二接触焊盘20B,所述半导体裸片20设置在印刷电路板10的第一中心区域中。
印刷电路板10是芯层的一部分,而芯层上方的层可以称为顶部构建层,芯层下方的层可以称为底部构建层。
图1的半导体器件封装体100还可以包括第二侧向区域和第三侧向区域、半导体器件封装体的设置在印刷电路板10的第二侧向区域中的第一金属侧壁30以及半导体器件封装体的设置在印刷电路板10的第三侧向区域中的第二金属侧壁40,其中,第一金属侧壁30和第二金属侧壁40中的一个或两者与半导体裸片20的第一接触焊盘20A和第二接触焊盘20B中的一个电连接。这样的半导体器件封装体代表根据本公开的第一方面的半导体器件封装体。
图1的半导体器件封装体100可以替代性地或另外地包括:设置在半导体裸片20的第一接触焊盘20A上的第一金属过孔条50,所述第一金属过孔条50具有至少100μm的厚度;以及设置在半导体裸片20的第二接触焊盘20B上的第二金属过孔条60,所述第二金属过孔条60具有至少100μm的厚度。这种半导体器件封装体代表根据本公开的第二方面的半导体器件封装体。
第一和第二金属过孔条50和60中的一个或两者的厚度可以在100μm至250μm的范围内,其中,下限可以是110μm、120μm、130μm、140μm或150μm,上限可以是240μm、230μm、220μm、210μm或200μm。
换句话说,图1示出了这样的半导体器件封装体100,其中,一起示出了本公开的第一和第二方面的半导体器件封装体的基本特征。
在图1所示的半导体器件封装体100中,第一金属侧壁30电连接到半导体裸片20的第一接触焊盘20A,第二金属侧壁40电连接到半导体裸片20的第二接触焊盘20B。然而,第一金属侧壁30和第二金属侧壁40中的仅一个相应地电连接到半导体裸片20的第一接触焊盘20A或第二接触焊盘20B也是可能的。
根据半导体器件封装体100的一个示例,第一金属过孔条50连接在半导体裸片20的第一接触焊盘20A与第一金属侧壁30之间,第二金属过孔条60连接在半导体裸片20的第二接触焊盘20B与第二金属侧壁40之间。
根据一个示例,半导体器件封装体100还包括半导体器件封装体的第一上主面和半导体器件封装体的第二下主面,其中,第一金属侧壁30和第二金属侧壁40中的至少一个在半导体器件封装体100的第一上主面处和/或第二下主面处暴露。根据半导体器件封装体100的一个示例,第一金属侧壁30和第二金属侧壁40在半导体器件封装体100的第一上主面处和/或第二下主面处暴露。
根据半导体器件封装体100的一个示例,第一金属侧壁30的和第二金属侧壁40的外部垂直端面中的至少一个暴露于外部。
第一和第二金属侧壁30和40中的一个或两个的厚度可以在100μm至250μm的范围内,其中,下限可以是110μm、120μm、130μm、140μm或150μm,上限可以是240μm、230μm、220μm、210μm或200μm。
根据一个示例,半导体器件封装体100还包括第二接触焊盘20B和与第一金属侧壁30连接的金属区域之间的隔离距离(箭头A),所述隔离距离在100μm至300μm之间的范围内,其中,范围的下限还可以是110μm、120μm、130μm、140μm或150μm,范围的上限还可以是290μm、280μm、270μm、260μm,或250μm。
根据一个示例,半导体器件封装体100还包括设置在印刷电路板上的聚合物层70。图1所示的聚合物层70的上部用于将第一金属过孔条50与第二金属侧壁40电隔离,聚合物层70的下部用于将第二金属过孔条60与第一金属侧壁30电隔离。聚合物层70可以通过层合形成,如稍后所示。
根据图1的半导体器件封装体100的一个示例,半导体裸片20可以嵌入聚合物膜25中。聚合物膜25被聚合物层80、特别是FR4预浸料层包围。
根据图1的半导体器件封装体100的一个示例,在半导体器件封装体100的上表面和下表面中形成阻焊层90和95,使得它们设置在聚合物层70的部分上。因此可以通过以任何期望的方式焊接到外部器件来电连接第一和第二金属侧壁30和40。
图2示出了根据第二方面的用于制造半导体器件封装体的方法的流程图。
根据图2的方法200包括提供包括:第一中心开口、第二侧向开口和第三侧向开口的印刷电路板,其中,包括接触焊盘的半导体裸片设置在第一中心开口中,第一金属侧壁设置在第二侧向开口中,第二金属侧壁设置在第三侧向开口中(210);将第一和第二金属侧壁中的至少一个与半导体裸片的接触焊盘中的一个电连接(220);以及完成半导体器件封装体的制造,使得第一和第二金属侧壁暴露于外部并限定半导体器件封装体的相应侧壁(230)。
方法200特别地旨在制造根据第一方面的半导体器件封装体。
步骤210-230中的每一个都可以包括多个子步骤。因此,图4_1-图4_33将更详细地示出方法200实际上可以如何执行。
根据方法200的一个示例,该方法还包括:将第一金属侧壁和第二金属侧壁中的一个电连接到半导体裸片的第一接触焊盘;以及将第一金属侧壁和第二金属侧壁中的另一个电连接到半导体裸片的第二接触焊盘。根据其另一示例,电连接被实施成使得第一金属侧壁和第二金属侧壁在半导体器件封装体的第一上主面和第二下主面中的至少一个处均暴露。
根据方法200的一个示例,该方法还包括在至少半导体裸片之上设置隔离层。事实上,在图4_1至4_33中将会看到,隔离层可以设置在不止半导体裸片之上。隔离层可以包括例如聚合物层或层合材料层。
根据方法200的一个示例,电连接包括电镀。
图3示出了根据第四方面的用于制造半导体器件封装体的方法的流程图。
根据图3的方法300包括:提供包括第一中心开口的印刷电路板,其中,半导体裸片设置在第一中心开口中,半导体裸片包括第一主面、与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘以及设置在第二主面上的第二接触焊盘(310);在半导体裸片的第一接触焊盘上设置第一金属过孔条,第一金属过孔条具有至少100μm的厚度(320);以及在半导体裸片的第二接触焊盘上设置第二金属过孔条,第二金属过孔条具有至少100μm的厚度(330)。
方法300特别地旨在制造根据第三方面的半导体器件封装体。
步骤310-330中的每一个都可以包括多个子步骤。因此,图4_1-图4_33将更详细地示出方法300实际上可以如何执行。
根据方法300的一个示例,印刷电路板还包括第二侧向开口和第三侧向开口,其中,第一金属侧壁设置在印刷电路板的第二侧向开口中,第二金属侧壁设置在印刷电路板的第三侧向开口中,方法300还包括将第一金属过孔条与第一金属侧壁电连接以及将第二金属过孔条与第二金属侧壁电连接。
根据方法300的一个示例,设置第一金属过孔条和第二金属过孔条并且将第一金属过孔条和第二金属过孔条与第一金属侧壁和第二金属侧壁电连接包括电镀。
图4_1至4_30示出了示意性侧剖视图图示,用于图示制造诸如图1所示的半导体器件封装体的方法。
图4_1至4_13示出了待制造的半导体器件封装体的芯层的制造。
根据图4_1,FR4层400包括第一主面和第二主面以及两个Cu箔401和402,每个Cu箔都包括两个Cu子层、即薄种子层和厚释放层构成的堆叠体。两个子层可以很容易地相互分离。
根据图4_2,Cu箔401和402中的每一个分别以其释放层施加到FR4层400的第一和第二主面中的相应的一个上。
根据图4_3,通过将光刻胶层403和404分别施加到铜箔401和402上、随后分别在光刻胶层403和404中去除多个部分并创建相应的开口403_1、403_2和404_1、404_2来实施光刻工艺,所述开口向下到达Cu箔401和402。开口403_2和404_2分别以连续环形成。
根据图4_4,开口通过电镀填充有Cu。得到的外Cu区域403_3是图1的第一和第二金属侧壁30和40的前体,而内Cu区域403_4和404_4是连续的环区域并且可以用作腔开口环,这将在下文解释。
根据图4_5,光刻胶层403和404被去除。
根据图4_6,提供了两个聚合物层405和406、特别是两个FR4预浸料层。聚合物层405是图1的聚合物层80的前体。
根据图4_7,FR4预浸料层405和406相应地被层合到上Cu区域403_3、403_4和下Cu区域404_3、404_4上。
根据图4_8,实施磨削工艺以便暴露Cu区域403_3、403_4、404_3和404_4的外表面。
根据图4_9,磨削工艺完成,使得Cu区域403_3、403_4、404_3、404_4的外表面暴露于外部。
根据图4_10,通过相应地彼此分离两层铜箔401和402的种子层和释放层,将具有并入的Cu区域403_3、403_4、404_3、404_4的FR4预浸料层405和406与FR4层400分离(见大箭头)。
根据图4_11和以下附图,仅描述了两个预浸料层中的一个、即预浸料层405的进一步处理。根据图4_11,FR4预浸料层405在去除先前的两层铜箔401的种子层之后被示出。
根据图4_12,通过将光刻胶层408和409施加到FR4预浸料层405的上表面和下表面上来实施光刻工艺,其中,包括环状Cu区域403_4的内部部分没有施加光刻胶层。光刻胶层408和409旨在掩盖层405的上主面和下主面的外部区域。
根据图4_13,通过蚀刻去除环状Cu区域403_4以及由环状Cu区域403_4包围的FR4预浸料层405的区域,由此留下旨在稍后容纳半导体裸片的中心开口410。
根据图4_14,光刻胶层408和409被去除。
图4_15至4_21示出了半导体裸片的放置和随后的嵌入。
根据图4_15,接合带411被附接到FR4预浸料层405的背侧表面。
根据图4_16,通过将半导体裸片412附接到接合带411的上表面将半导体裸片412放置在开口410中。半导体裸片412包括之上设置有接触焊盘412A的第一上表面以及之上设置有接触焊盘412B和412C的第二下表面。接触焊盘412A、412B和412C可以是IGBT裸片的漏极焊盘、源极焊盘和栅极焊盘。
根据图4_17,聚合物层413被层合在FR4预浸料层405和半导体裸片412上,其中,聚合物膜413也流入开口410,由此包封半导体裸片412。聚合物膜413是图1的聚合物25的前体。
根据图4_18,接合带411被移除。
图4_19至4_21示出了移除聚合物层413的位于接触焊盘412A上方的部分。
根据图4_19,通过激光钻取去除所述部分的上部。
根据图4_20,去除上部被完成。
根据图4_21,聚合物层413的其余部分通过等离子体蚀刻被去除。因此,仅保留了聚合物层413的围绕半导体裸片412的部分。
图4_22至4_35示出了PCB和半导体器件封装体的最后加工操作。
根据图4_22,种子层414被沉积在结构的上表面和下表面上。种子层414可以通过溅射沉积并且材料可以是Cu。在溅射Cu之前,可以先溅射Ti或TiW阻挡层。
根据图4_23,光刻胶层415和416相应地被沉积在结构的上表面和下表面上,以便在随后的镀覆过程中掩蔽上表面和下表面的特定部分。
根据图4_24,Cu层417和418被电镀到上和下未掩蔽表面上。第一铜层417覆盖漏极焊盘412A并将其与左侧金属侧壁403_3电连接,第二铜层418覆盖源极焊盘412B并将其与右侧金属侧壁403_3电连接。第二铜层418也覆盖栅极焊盘412C。
根据图4_25,附加的光刻胶层419和420被沉积到先前的光刻胶层415和416上,以便为随后的进一步镀覆工艺做准备。
根据图4_26,实施进一步的电镀Cu,以创建上Cu层421和下Cu层422。另外的Cu层421和422仅沉积在将漏极和源极焊盘连接到相应侧壁的先前Cu层上。栅极焊盘没有被另外的Cu层422覆盖,而是被路通到不同的位置。实施光刻和镀覆工艺使得漏极焊盘412A和源极焊盘412B上的Cu层的厚度为至少100μm。
根据图4_27,光刻胶层419和420被移除。
根据图4_28,聚合物层423和424被层合到结构的上表面和下表面上。聚合物层423和424是图1所示的聚合物层70的前体。
根据图4_29,聚合物层423和424被减薄,使得Cu层的连接部分的上表面暴露于外部。减薄可以通过磨削、等离子蚀刻等进行。
根据图4_30,通孔425和426被形成在器件中。从图4_30的上部分可以看出,通孔425和426从器件的上主面向下延伸到下主面。从图4_30的下部分可以看出,通孔425和426具有条形形式并且左侧通孔425沿着左侧侧壁403_3与相邻FR4层405以及聚合物层423和424之间的界面定位,同样,右侧通孔426沿着右侧侧壁403_3与相邻FR4层405以及聚合物层423和424之间的界面定位。
根据图4_31,Cu层427和428形成在结构的上主面和下主面上。Cu层427和428通过溅射或镀覆种子层、光刻、镀Cu、光刻胶剥离和蚀刻的步骤形成。
根据图4_32,阻焊层429和430沉积在结构的上主面和下主面上。阻焊层429和430被形成在Cu层427和428的凹部中并且部分地形成在Cu层的相邻部分上。此外,在铜侧壁上进行表面精修整。
根据图4_33,如下部分所示沿着切割道431执行结构的分切以获得如上部分所示的最终半导体器件。最终的半导体器件的一个特征是侧壁的外侧向面暴露于外部。
图5示出了根据一个示例的半导体器件封装体的示意性侧剖视图图示,其中,与图1相比,芯层的形成方式不同。
更特别地,图5的半导体器件封装体500包括:印刷电路板110、包括第一接触焊盘120A和第二接触焊盘120B(漏极焊盘和源极焊盘,栅极焊盘此处不可见)的半导体裸片120、嵌埋半导体裸片120的聚合物层125、第一金属侧壁130、第二金属侧壁140、第一过孔条150、第二过孔条160、聚合物层170、聚合物层180和阻焊层190和195。所有这些元件与图1的半导体器件封装体100的相应可比元件具有相似的特性且以相似的方式制造。
与图1的半导体器件封装体100的一个不同之处在于聚合物层170和180的结构。在半导体器件封装体500中,聚合物层170和180都包括在图1的半导体器件封装体100中不存在的处于器件的外左端和外右端处的部分。
与图1的半导体器件封装体100的另一不同之处在于,半导体裸片120的第一接触焊盘120A与第二金属侧壁140电连接,半导体裸片120的第二接触焊盘120B与第一金属侧壁130电连接。
示例1是一种半导体器件封装体,包括:印刷电路板,其包括第一中心区域、第二侧向区域和第三侧向区域;半导体裸片,其包括第一主面和与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘和设置在第二主面上的第二接触焊盘,所述半导体裸片设置在印刷电路板的第一中心区域中;半导体器件封装体的第一金属侧壁,其设置在印刷电路板的第二侧向区域中;半导体器件封装体的第二金属侧壁,其设置在印刷电路板的第三侧向区域中;其中,第一金属侧壁和第二金属侧壁中的至少一个与半导体裸片的第一接触焊盘和第二接触焊盘中的一个电连接。
示例2是根据示例1的半导体器件封装体,其中,第一金属侧壁和第二金属侧壁中的一个电连接到半导体裸片的第一接触焊盘,第一金属侧壁和第二金属侧壁中的另一个电连接到半导体裸片的第二接触焊盘。
示例3是根据示例2的半导体器件封装体,所述半导体器件封装体还包括连接在半导体裸片的第一接触焊盘与第一金属侧壁之间的第一金属过孔条和连接在半导体裸片的第二接触焊盘与第二金属侧壁之间的第二金属过孔条。
示例4是根据前述示例中任一的半导体器件封装体,所述半导体器件封装体还包括:半导体器件封装体的第一上主面和半导体器件封装体的第二下主面,其中,第一金属侧壁和第二金属侧壁中的至少一个在半导体器件封装体的第一上主面处和/或第二下主面处暴露。
示例5是根据示例2-4中任一的半导体器件封装体,其中,第一金属侧壁和第二金属侧壁在半导体器件封装体的第一上主面处和/或第二下主面处暴露。
示例6是根据前述示例中任一的半导体器件封装体,第二接触焊盘和与第一接触焊盘连接的一个金属侧壁之间的隔离距离在100μm至300μm之间的范围内,其中,所述范围的下限也可以是110μm、120μm、130μm、140μm或150μm,所述范围的上限也可以是290μm、280μm、270μm、260μm或250μm。
示例7是根据前述示例中任一的半导体器件封装体,所述半导体器件封装体还包括设置在印刷电路板上的层合材料层,其中,第一金属侧壁、第二金属侧壁、第一金属过孔条和第二金属过孔条设置在层合材料层的区域内。
示例8是一种用于制造半导体器件封装体的方法,所述方法包括:提供包括第一中心区域、第二侧向区域和第三侧向区域的印刷电路板,其中,包括接触焊盘的半导体裸片设置在第一中心区域中,第一金属侧壁设置在第二侧向区域中,第二金属侧壁设置在第三侧向区域中;将第一和第二金属侧壁中的至少一个与半导体裸片的接触焊盘中的一个电连接;和完成半导体器件封装体,使得第一和第二金属侧壁暴露于外部并限定半导体器件封装体的相应侧壁。
示例9是根据示例8的方法,所述方法还包括:将第一金属侧壁和第二金属侧壁中的一个电连接到半导体裸片的第一接触焊盘;和将第一金属侧壁和第二金属侧壁中的另一个电连接到半导体裸片的第二接触焊盘。
示例10是根据示例9的方法,其中,实施电连接而使得第一金属侧壁和第二金属侧壁均在半导体器件封装体的第一上主面和第二下主面中的至少一个处暴露。
示例11是根据示例8-10中任一的方法,所述方法还包括:在电连接之后,在至少半导体裸片之上设置隔离层。
示例12是根据示例8-11中任一的方法,其中,电连接包括电镀。
示例13是一种半导体器件封装体,包括:印刷电路板,其包括第一中心区域;半导体裸片,其包括第一主面和与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘和设置在第二主面上的第二接触焊盘,半导体裸片设置在印刷电路板的第一区域中;设置在半导体裸片的第一接触焊盘上的第一金属过孔条,第一金属过孔条具有至少100μm的厚度;和设置在半导体裸片的第二接触焊盘上的第二金属过孔条,第二金属过孔条具有至少100μm的厚度。
示例14是根据示例13的半导体器件封装体,其中,第一金属过孔条和第二金属过孔条中的每一个的厚度在100μm至300μm的范围内,其中,所述范围的下限也可以是110μm、120μm、130μm、140μm或150μm,所述范围的上限也可以是290μm、280μm、270μm、260μm或250μm。
示例15是根据示例13或14的半导体器件封装体,所述半导体器件封装体还包括:还包括第二侧向区域和第三侧向区域的印刷电路板;半导体器件封装体的第一金属侧壁,其设置在印刷电路板的第二侧向区域中;半导体器件封装体的第二金属侧壁,其设置在印刷电路板的第三侧向区域中;其中,第一金属侧壁和第二金属侧壁中的至少一个与半导体裸片的第一裸片焊盘或第二裸片焊盘中的一个电连接。
示例16是根据示例15的半导体器件封装体,其中,第一金属过孔条连接在半导体裸片的第一接触焊盘与第一金属侧壁之间,第二金属过孔条连接在半导体裸片的第二接触焊盘与第二金属侧壁之间。
示例17是根据示例13-16中任一所述的半导体器件封装体,所述半导体器件封装体还包括设置在印刷电路板上的层合材料层,其中,第一金属侧壁、第二金属侧壁、第一金属过孔条和第二金属过孔条设置在叠压材料层的区域内。
示例18是一种用于制造半导体器件封装体的方法,所述方法包括:提供包括第一中心开口的印刷电路板,其中,半导体裸片设置在第一中心开口中,半导体裸片包括第一主面、与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘以及设置在第二主面上的第二接触焊盘;在半导体裸片的第一接触焊盘上设置第一金属过孔条,第一金属过孔条具有至少100μm的厚度;和在半导体裸片的第二接触焊盘上设置第二金属过孔条,第二金属过孔条具有至少100μm的厚度。
示例19是根据示例18的方法,所述方法还包括:使印刷电路板还包括第二侧向开口和第三侧向开口,其中,第一金属侧壁设置在印刷电路板的第二侧向开口中,第二金属侧壁设置在印刷电路板的第三侧向开口中;将第一金属过孔条与第一金属侧壁电连接;以及将第二金属过孔条与第二金属侧壁电连接。
示例20是根据示例19的方法,其中,设置第一金属过孔条和第二金属过孔条并且将第一金属过孔条和第二金属过孔条与第一金属侧壁和第二金属侧壁电连接包括电镀。
此外,虽然本公开的实施例的特定特征或方面可能仅结合多个实施方式中的一个被公开,但此类特征或方面可以与其它实施方式的一个或多个其它特征或方面组合,只要这对任何给定或特定应用可能是期望和有利的。此外,就具体实施方式部分或权利要求中使用术语“包含”、“具有”、“带有”或其其它变体而言,这些术语旨在以类似于术语“包括”的方式是开放式包括。此外,应当理解,本公开的实施例可以以分立电路、部分集成电路或完全集成电路或编程装置实现。此外,术语“示例性”仅意味着作为示例,而不是最好的或最优的。还应当理解的是,为了简单和易于理解的目的,在此描绘的特征和/或元件以相对于彼此的特定尺寸示出,实际尺寸可以与在此示出的大不相同。
尽管在此示出和描述了特定实施例,但是本领域普通技术人员将理解,在不脱离本公开范围的情况下,可以用多种替代方案和/或等效实施方式替代所示出和描述的特定实施例。本申请旨在涵盖本文讨论的特定实施例的任何修改或变化。因此,本公开旨在仅由权利要求及其等同方案限制。
Claims (14)
1.一种半导体器件封装体(100),包括:
-印刷电路板(10),其包括第一中心区域、第二侧向区域和第三侧向区域;
-半导体裸片(20),其包括第一主面、与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘(20A)以及设置在第二主面上的第二接触焊盘(20B),所述半导体裸片(20)设置在印刷电路板(10)的第一中心区域中;
-半导体器件封装体的第一金属侧壁(30),其设置在印刷电路板(10)的第二侧向区域中;
-半导体器件封装体的第二金属侧壁(40),其设置在印刷电路板(10)的第三侧向区域中;
其中,第一金属侧壁(30)和第二金属侧壁(40)中的至少一个与半导体裸片(20)的第一接触焊盘(20A)和第二接触焊盘(20B)中的一个电连接,
其特征在于,所述半导体器件封装体(100)还包括:
-设置在印刷电路板上的层合材料层(70),
其中,第一金属侧壁(30)、第二金属侧壁(40)、第一金属过孔条(50)和第二金属过孔条(60)设置在叠压材料层(70)的区域内。
2.根据权利要求1所述的半导体器件封装体(100),其中
第一金属侧壁(30)和第二金属侧壁(40)中的一个电连接到半导体裸片(20)的第一接触焊盘(20A),和
第一金属侧壁(30)和第二金属侧壁(40)中的另一个电连接到半导体裸片(20)的第二接触焊盘(20B)。
3.根据权利要求2所述的半导体器件封装体(100),其中,所述半导体器件封装体(100)还包括:
连接在半导体裸片(20)的第一接触焊盘(20A)与第一金属侧壁(30)之间的第一金属过孔条(50),和
连接在半导体裸片(20)的第二接触焊盘(20B)与第二金属侧壁(40)之间的第二金属过孔条(60)。
4.根据前述权利要求中任一项所述的半导体器件封装体(100),其中,所述半导体器件封装体(100)还包括:
半导体器件封装体的第一上主面和半导体器件封装体的第二下主面,
其中,第一金属侧壁(30)和第二金属侧壁(40)中的至少一个在半导体器件封装体(100)的第一上主面处和/或第二下主面处暴露。
5.根据权利要求4所述的半导体器件封装体(100),其中
第一金属侧壁(30)和第二金属侧壁(40)在半导体器件封装体(100)的第一上主面处和/或第二下主面处暴露。
6.根据前述权利要求中任一项所述的半导体器件封装体(100),其中
第二接触焊盘(20B)与连接到第一接触焊盘(20A)的第一或第二金属侧壁之间的隔离距离在100μm至300μm之间的范围内,其中,所述范围的下限也能够是110μm、120μm、130μm、140μm或150μm,所述范围的上限也能够是290μm、280μm、270μm、260μm或250μm。
7.一种用于制造半导体器件封装体的方法(200),所述方法包括:
-提供包括第一中心区域、第二侧向区域和第三侧向区域的印刷电路板,其中,包括接触焊盘的半导体裸片设置在第一中心区域中,第一金属侧壁设置在第二侧向区域中,第二金属侧壁设置在第三侧向区域中(210);
-将第一和第二金属侧壁中的至少一个与半导体裸片的接触焊盘中的一个电连接(220);和
-完成半导体器件封装体,使得第一和第二金属侧壁暴露于外部并限定半导体器件封装体的相应侧壁(230)。
8.根据权利要求7所述的方法,其中,所述方法还包括:
将第一金属侧壁和第二金属侧壁中的一个电连接到半导体裸片的第一接触焊盘;和
将第一金属侧壁和第二金属侧壁中的另一个电连接到半导体裸片的第二接触焊盘。
9.根据权利要求8所述的方法,其中
实施电连接而使得第一金属侧壁和第二金属侧壁均在半导体器件封装体的第一上主面和第二下主面中的至少一个处暴露。
10.根据权利要求7-9中任一项所述的方法,其中,所述方法还包括:
在电连接之后,在至少半导体裸片之上设置隔离层。
11.根据权利要求7-10中任一项所述的方法,其中
电连接包括电镀。
12.一种用于制造半导体器件封装体的方法(300),所述方法包括:
-提供包括第一中心开口的印刷电路板,其中,半导体裸片设置在第一中心开口中,半导体裸片包括第一主面、与第一主面相反的第二主面、设置在第一主面上的第一接触焊盘以及设置在第二主面上的第二接触焊盘(310);
-在半导体裸片的第一接触焊盘上设置第一金属过孔条,第一金属过孔条具有至少100μm的厚度(320);和
-在半导体裸片的第二接触焊盘上设置第二金属过孔条,第二金属过孔条具有至少100μm的厚度(330)。
13.根据权利要求12所述的方法(300),其中
-印刷电路板还包括第二侧向开口和第三侧向开口,其中,第一金属侧壁设置在印刷电路板的第二侧向开口中,第二金属侧壁设置在印刷电路板的第三侧向开口中;所述方法(300)还包括:
-将第一金属过孔条与第一金属侧壁电连接,和
-将第二金属过孔条与第二金属侧壁电连接。
14.根据权利要求13所述的方法(300),其中
设置第一金属过孔条和第二金属过孔条并且将第一金属过孔条和第二金属过孔条与第一金属侧壁和第二金属侧壁电连接包括电镀。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102020120139.7 | 2020-07-30 | ||
DE102020120139.7A DE102020120139B4 (de) | 2020-07-30 | 2020-07-30 | Ein halbleiterbauelementpackage mit seitenwänden, die mit kontaktpads eines halbleiterdies verbunden sind und ein verfahren zu seiner herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114068474A true CN114068474A (zh) | 2022-02-18 |
Family
ID=79300423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110876597.6A Pending CN114068474A (zh) | 2020-07-30 | 2021-07-30 | 含与半导体裸片接触焊盘连接的侧壁的半导体器件封装体 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11978693B2 (zh) |
CN (1) | CN114068474A (zh) |
DE (1) | DE102020120139B4 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108063127A (zh) * | 2016-11-07 | 2018-05-22 | 罗伯特·博世有限公司 | 芯片和功率晶体管 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4829403A (en) | 1987-01-20 | 1989-05-09 | Harding Ade Yemi S K | Packaging arrangement for energy dissipating devices |
JP3322429B2 (ja) | 1992-06-04 | 2002-09-09 | 新光電気工業株式会社 | 半導体装置 |
JPH06275759A (ja) | 1993-03-17 | 1994-09-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2007300059A (ja) | 2006-04-03 | 2007-11-15 | Denso Corp | 半導体装置およびその製造方法 |
US8916968B2 (en) | 2012-03-27 | 2014-12-23 | Infineon Technologies Ag | Multichip power semiconductor device |
US10679965B2 (en) | 2015-02-04 | 2020-06-09 | Zowie Technology Corporation | Semiconductor package structure with preferred heat dissipating efficacy without formation of short circuit |
US9953913B1 (en) | 2016-12-12 | 2018-04-24 | General Electric Company | Electronics package with embedded through-connect structure and method of manufacturing thereof |
DE102017105330B4 (de) * | 2017-03-14 | 2020-10-15 | Infineon Technologies Austria Ag | Leistungshalbleiterbauelement-Package und Verfahren zum Einbetten eines Leistungshalbleiter-Dies |
US10163773B1 (en) | 2017-08-11 | 2018-12-25 | General Electric Company | Electronics package having a self-aligning interconnect assembly and method of making same |
CN108039341B (zh) | 2018-01-11 | 2023-11-03 | 安徽电气工程职业技术学院 | 一种双面冷却式三维结构功率模块 |
-
2020
- 2020-07-30 DE DE102020120139.7A patent/DE102020120139B4/de active Active
-
2021
- 2021-07-29 US US17/388,248 patent/US11978693B2/en active Active
- 2021-07-30 CN CN202110876597.6A patent/CN114068474A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108063127A (zh) * | 2016-11-07 | 2018-05-22 | 罗伯特·博世有限公司 | 芯片和功率晶体管 |
Also Published As
Publication number | Publication date |
---|---|
US20220037240A1 (en) | 2022-02-03 |
DE102020120139A1 (de) | 2022-02-03 |
DE102020120139B4 (de) | 2022-12-29 |
US11978693B2 (en) | 2024-05-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |