CN114064547B - 一种基于PCIe的通信协议栈硬件加速架构构建方法 - Google Patents

一种基于PCIe的通信协议栈硬件加速架构构建方法 Download PDF

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Abstract

本发明是一种基于PCIe的通信协议栈硬件加速架构构建方法，属于通信技术领域。本发明采用PCIe通用接口实现通信协议栈与FPGA的数据交互，通信协议栈仿真平台搭建在PC上，FPGA使用AXI总线架构进行数据传输；PCIe通用接口的软件接口集成在通信协议栈仿真平台中，硬件接口中设置有XDMA IP核；FPGA中设置MIG、AXIDMA、DDR和FIFO IP核。本发明通过AXIDMA实现了数据由AXI4总线向AXI4‑Stream总线的搬移，加快了FPGA内部数据传输速度，同时通过FIFO保证了电路中的时序同步；通过上位机中断清除设置，可以无限制向FPGA发送数据且不被打断；PCIe通用接口适用性强。

Description

一种基于PCIe的通信协议栈硬件加速架构构建方法
技术领域
本发明属于通信技术领域，涉及通信协议栈中信号传输及信号处理的半实物仿真技术，具体涉及一种基于PCIe(高速串行计算机扩展总线标准)的通信协议栈硬件加速架构构建方法。
背景技术
在5G信息量急速增大的环境下，高速数据传输一直被重点关注。高速数据传输的主要特点是数据量大、数据传输速度快，而视频图像在传输中一直占较大比例，因此如何在通信***中高速并准确的传输视频图像一直是专家研究的重点。
在数据传输***中，数据传输总线协议一开始遵循ISA(工业标准体系结构)总线，由于它只能支持16位I/O(输入/输出)设备，最大的传输速度也只有16MB/s，已经跟不上高速发展的数据传输领域而被淘汰。第二代传输协议是PCI(外设部件互连标准)总线，采用并行传输，通用性和开发性更强，但最高速度只有133MB/s，已经无法满足现有的高速数据传输***。PCIe总线克服了PCI总线的缺点让数据传输的性能得到了很大的提升，它采用端到端、全双工、差分信号进行信号传输，避免了信号之间的干扰，可以满足设备独享通道带宽，提高了数据传输的质量，现在被广泛应用在高速数据传输的***中，例如：小型嵌入式***、大型服务器***中等。
FPGA(现场可编程逻辑门阵列)相比于通用计算机计算速度更快，FPGA在信号处理时可并行运行，处理速度快，但对于精度复杂的运算不如PC(个人计算机)计算机，PC计算机具备相当强大的数据处理能力，通常情况下会将需要进行高精度复杂的计算交由计算机负责，复杂度低且运算量大的计算由FPGA负责。以上情况涉及到PC与FPGA间大规模数据传输的问题，因此构建PC与FPGA的高速数据传输***成为当前的研究趋势。对通信协议栈中信号传输及信号处理的半实物仿真有助于上述问题的研究。但通信***中音、视频占较大比例，针对其通信协议栈实物仿真难度较大。
发明内容
本发明目的是提供一种基于PCIe的通信协议栈硬件加速架构构建方法，适用于视频、图像传输场景，使用PCIe接口完成PC协议栈和FPGA的交互及信号处理加速，为软硬件数据交互提供了一种有效解决方案。本发明把现实场景中的视频图像传入仿真协议栈中，构建一个完整的视频图像传输协议栈半实物仿真平台，同时为通信协议栈半实物仿真提供了一种的思路。
本发明实现的基于PCIe的通信协议栈硬件加速架构构建方法，采用PCIe通用接口实现通信协议栈与FPGA的数据交互，通信协议栈仿真平台搭建在PC上，FPGA中使用AXI总线架构进行数据的传输。PCIe通用接口包括PCIe通用接口软件接口和PCIe通用接口硬件接口。PCIe通用接口软件接口集成在通信协议栈仿真平台中。PCIe通用接口硬件接口中设置有XDMA IP核。FPGA中设置有MIG IP核、AXIDMA IP核、DDR(双倍速率同步动态随机存储器)和FIFO(先进先出)存储器。
所述PCIe通用接口硬件接口中，设置XDMA的pcie_mgt接口接收上位机传入的数据，再由M_AXI接口将数据输出通过MIG保存在FPGA的DDR中，此时数据在AXI4总线上；AXIDMA的MM2S通道获取所述DDR中的数据并转换为AXI4-Stream总线上的数据；所述FPGA内部使用AXI4-Stream总线读取数据；FPGA的数据处理模块对数据处理完成后，先将数据传输进入FIFO的M_AXIS接口，同步电路中的时钟信号，再将数据从FIFO的S_AXIS流出返回DDR中；XDMA的M_AXI接口通过MIG将DDR中的数据读到自己的内存中再由pcie_mgt接口返回到上位机；
所述PCIe通用接口硬件接口中，设置XDMA的usr_irq_req接口接收AXIDMA产生的中断信号并传输给上位机；PC传给FPGA内部的控制命令由AXI4-Lite总线传输。
所述的上位机PC通过FPGA中AXIDMA产生的中断信号判断数据在FPGA中传输的情况，由XDMA的usr_irq_req接口接收AXIDMA的中断信息并向PC传输；当中断信号由1变0，代表AXIDMA正常工作，可以传输数据；当中断信号由0变1，代表数据传输已经结束，需要清除中断才能继续传输数据。
相对于现有技术，本发明的优点与积极效果在于：(1)本发明所设计的PCIe通用接口的硬件电路通过AXIDMA实现了数据由AXI4总线向AXI4-Stream总线的搬移，加快了FPGA内部数据传输的速度，同时通过FIFO保证了电路中的时序同步。(2)本发明还实现了上位机中断清除的设置，保证了PC可以无限制的向FPGA发送数据且不被打断。(3)本发明中PCIe通用接口实现了将数据搬移到FPGA中做数据处理的功能，同时把PCIe接口与特定的程序解耦，使得任何C程序都可以调用，应用适用性强。
附图说明
图1是本发明的基于PCIe的通信协议栈硬件加速架构的示意图；
图2是本发明的PCIe通用接口硬件电路和FPGA的主要结构设计示意图；
图3是本发明架构中上位机传输数据和进行控制的流程示意图；
图4是本发明实施例中ILA调试位置的示意图；
图5是本发明所设置的图像的采集与还原模块的功能示意图；
图6是本发明实施例中ILA数据采集结果的示意图；(a)XDMA到DDR的数据；(b)DDR到AXIDMA的数据；(c)AXI4总线转换到AXI4-Stream总线的数据；(d)DDR返回到XDMA的数据；
图7是本发明实施例中接收端图像在不同SNR(信噪比)下的显示的灰度图像。
具体实施方式
下面将结合附图和实施例对本发明作进一步的详细说明。
本发明实施例在视频传输场景下，提供的一种基于PCIe的通信协议栈硬件加速架构构建方法，如图1所示，PC上安装Linux***，在Linux***下搭建通信协议栈仿真平台，视频图像采集模块采集到的数据作为协议栈仿真平台的用户数据，通过协议栈数据流输入接口输入仿真平台；PCIe通用接口作为数据传输通道，实现通信协议栈与FPGA的数据交互，完成通信协议栈数据处理功能转移到FPGA做硬件仿真加速的功能。PCIe通用接口由软件和硬件共同完成。PCIe通用接口软件接口设置在PC机上。通信协议栈仿真平台通过PCIe通用接口软件接口访问PCIe通用接口硬件接口。
在硬件方面，本发明实施提出在FPGA中使用AXI总线架构进行通信，使用XDMA作为硬件电路中的PCIe总线IP核。AXI总线包括AXI4、AXI4-Stream和AXI4-Lite总线。XDMA通过AXI4(Advanced eXtensible Interface)总线访问FPGA内部数据，且PC在访问AXI4总线时必须通过访问地址来传递数据，而AXI4-Stream总线相对于AXI4总线不需要访问地址就能直接读写数据，可以加快数据传输的速度，所以本发明提出在FPGA内部使用AXI4-Stream总线读取数据。同时使用DDR和AXIDMA完成AXI4总线到AXI4-Stream总线数据搬移功能。
PCIe通用接口的硬件电路如图2所示，使用了XDMA IP核。FPGA中设置了MIG、AXIDMA、DDR和FIFO存储器等IP核。DDR是FPGA中的数据存储器；FIFO主要负责调节电路中的时钟同步问题。XDMA主要负责PC和FPGA内部DDR的数据传输，是PCIe数据传输的控制器；MIG主要负责FPGA中AXI4总线与DDR的数据通信；AXIDMA具有数据搬移的功能，可以将AXI4总线上的数据搬移到AXI4-Stream和AXI4-Lite总线上来。本发明改进了IP核之间的时间、数据、控制等信号之间的交互逻辑，下面具体说明。
首先，PC传入数据由XDMA的pcie_mgt接口接收，M_AXI接口再将数据输出并保存在DDR中，此时数据在AXI4总线上。如图2所示，芯片XDMA_0从pcie_mgt接口接收PC数据，经从器件AXI_interconnect_0和AXI_interconnect_1输入模块MIG_7series_0，控制输出到FPGA的DDR。PC到FPGA的数据传输完成后，FPGA会对收到的数据进行处理。
其次，AXIDMA的MM2S通道获取DDR中的数据并转换为AXI4-Stream总线上的数据。FPGA对数据处理完成后，先将数据传输进入FIFO的M_AXIS接口用来同步电路中的时钟信号，然后数据流从FIFO的S_AXIS流出返回DDR中，在XDMA的M_AXI接口通过MIG将DDR中的数据读到自己的内存中再由pcie_mgt接口返回到PC，至此PC到FPGA的数据传输完成。
在此架构中PC机通过FPGA中AXIDMA产生的中断信号判断数据在FPGA中传输的情况，由XDMA的usr_irq_req接口接收AXIDMA的中断信息并向PC传输中断信息；本发明实施例中，当中断信号由1变0，代表AXIDMA正常工作，可以传输数据；当中断信号由0变1，代表数据传输已经结束，需要清除中断才能继续传输数据。FPGA的控制命令由AXI4-Lite总线负责，此方法将数据总线和命令总线分开，提高了***的便捷性。在图2中XDMA的M_AXI_LITE接口将PC的控制信号传给AXIDMA的S_AXI_LITE接口实现对AXIDMA的开启和关闭的控制。由于XDMA、DDR和AXIDMA都使用AXI总线，本发明使用AXI Interconnect实现AXI总线的互联，改善了互联时序并且提高了***性能。当FPGA对数据进行处理时会存在时序不同步，通过FIFO可以使各个模块的时序同步。
硬件电路搭建成功后，PC协议栈通过访问PCIe的设备文件向FPGA发送传输数据和控制信息。PC软件的设计思路如图3所示：首先，PC把要传输的数据保存在一片连续的内存中，采用内存映射访问PCIe的设备文件；访问h2c接口把数据传到特有地址的DDR中，访问c2h接口把数据从对应地址的DDR中取出。其次对照AXIDMA用户手册访问AXIDMA寄存器，控制AXIDMA的开关和清除中断；访问event接口获取AXIDMA中断状态，中断存在则清除中断。如图3所示，具体地，PC协议栈通过访问PCIe的设备文件向FPGA发送传输数据和控制信息的过程包括：(1)内存映射到lite接口，传输命令控制给AXIDMA；(2)把内存中的数据从PCIe传到DDR；(3)启动AXIDMA的MM2S通道，数据从DDR搬移到AXIDMA的AXI4_Stream接口，一次数据传输完成，AXIDMA产生中断信号发送给PC协议栈，中断清除之后数据可以继续传输数据；(4)在FPGA中对数据做硬件加速处理；(5)启动AXIDMA的S2MM通道进行数据搬移，将处理后的数据搬移到DDR，同时产生中断信号发送给PC协议栈，清除中断信号可继续搬移数据；(6)从DDR中把数据传回协议栈。
由于XDMA和DDR这两个IP核仿真难度大，工作量繁重，本发明提出采用上位机通信加FPGA在线逻辑分析的传输架构验证。在FPGA在线逻辑分析中，ILA(Integrated LogicAnalyzer，集成逻辑分析器)的位置如图4所示，在XDMA的输入和输出接口、DDR的数据输入输出接口和AXIDMA的输入输出接口加入ILA IP核抓取信号，然后观察FPGA中信号传输是否正确。
打开VIVADO的硬件管理器，就会显示调试界面。ILA抓取信号是通过设置触发条件实现的，AXI总线遵循握手协议，只有tready和tvaild信号同时为高电平的时候，数据才能进行传输。ready和tvaild信号为AXI4-Stream接口信号，tvaild信号表示主设备正在驱动一个有效的传输，tready信号表示从设备在当前周期能够接收一次传输，当ready和tvaild信号都置高位时，数据可以进行传输。设置tready或者tvaild信号为触发条件，通过PC向DMA寄存器传输控制信号让tready信号发生改变，再对程序单步调试，观察ILA抓取到的数据，可以完成本发明提出的传输架构验证。注意每次触发信号被触发之后，需要重新设置触发条件进行下一次信号的抓取。改变抓取深度确定抓取前后数据比例，方便前后数据传输的对比。
OAI(OpenAirInterface)项目是在Linux***下基于C语言实现的3GPP协议栈仿真平台，PCIe通用接口软件接口(即软件驱动程序)和上位机程序也是基于C语言编写的，因此本发明将PCIe通用接口的软件接口程序集成到了OAI项目，将PCIe主机程序封装成函数，函数输入参数是传输数据，返回值为FPGA处理后的数据。根据OAI编译规则定义一个PCIe_interface文件存储PCIe_interface函数，并将此文件封装在tools文件夹中，同时将宏定义和头文件添加到其他文件中，并且在OAI对应的编译文件中加入编译语句。经过验证，PCIe通用接口软件接口成功集成到OAI协议栈的物理层中，该接口可在仿真***中的特定地方被调用。
在上位机的通信协议栈仿真平台中还设置有图像采集与还原模块。本发明将现实场景下采集的视频图像传入协议栈仿真平台中，模拟视频传输场景下的协议栈硬件加速架构。由于协议栈仿真平台搭建在Linux***下，具有UVC功能的设备被用来采集视频图像，V4L2是在Linux操作***下实现UVC功能的API接口，协议栈可以通过此接口编写视频图像采集和还原模块。以OAI下行仿真链路为例：如图5所示，将OAI中随机生成的用户数据替换为设备采集到视频图像，并备份数据，在数据处理完成之后将前后数据进行对比。
由于外界采集到的视频图像信息数据量很大，可以采用压缩编码方式对视频图像进行压缩，减少数量，降低视频传输时间，压缩后的数据再输入到协议栈。在链路级下行模拟信道中，仿真平台的图像采集与还原模块将传输入的用户数据量存储在一个列表中，可通过设置不同的参数确定一帧时间传输的数据量。由于视频图像占用的内存不固定，OAI仿真平台一帧传输的数据量无法完成视频传输，所以图像采集与还原模块将视频分成n帧传输，若最后一帧剩余的数据少于固定的传输长度则末尾补0，n为正整数。在每一帧的数据链路中数据流在发送端之前输入，接收端解码后接收数据流并存储在空白的内存中，然后将下一帧的数据保存在前一帧数据的最后一位地址处。当视频传输结束后，接收端接收到所有数据，本发明将此内存中的数据变成为可视化图像，观察不同SNR下图像的数据传输情况。
为了验证通用接口的正确性，传入FPGA中的数据没有做任何处理就被返回PC中。当仿真协议栈中的数据通过PCIe通用接口传向FPGA时要根据图4提出的调试流程验证PCIe通用接口。ILA抓取的数据结果如图6所示，从图中可以看到从XDMA到DDR的数据和从DDR到AXIDMA的数据一样，从AXIDMA返回到XDMA的数据也是一样，PCIe通用接口验证成功。
以OAI仿真平台为例，将PCIe_interface通用软件接口嵌入该平台中，在下行链路仿真平台中调用PCIe通用软件接口，将输入接口前后的数据进行对比，数据完全一样。通过以上验证可以确定PCIe已经成功集成到OAI仿真平台中。相应地，对于其他基于C语言的仿真平台，只需把本发明设计的PCIe_interface文件导入相应的平台，就可以实现与FPGA交互的功能。
对于整个图像传输仿真平台，按照图5的方案将摄像头采集到的图像经过压缩输入到OAI中，把传输前后的数据对比。观察不同SNR值对传输数据的影响。如图7所示，摄像头采集的图像被处理成Linux***可以直接观察的形式，SNR的取值从-10到19，随着SNR数值的增加，图像由显示不可视到逐渐完整，完整的表现出SNR对图像数据传输的影响，视频传输场景下的协议栈仿真平台搭建成功。本发明提供的架构对搭建协议栈半实物仿真平台提供了思路，有一定的参考价值。
除说明书所述的技术特征外，均为本专业技术人员的已知技术。本发明省略了对公知组件和公知技术的描述，以避免赘述。上述实施例中所描述的实施方式也并不代表与本申请相一致的所有实施方式，在本发明技术方案的基础上，本领域技术人员不需要付出创造性的劳动即可做出的各种修改或变形仍在本发明的保护范围内。

Claims (6)

1.一种基于PCIe的通信协议栈硬件加速架构构建方法，采用PCIe通用接口实现通信协议栈与FPGA的数据交互，通信协议栈仿真平台搭建在上位机PC上，FPGA中使用AXI总线架构进行数据的传输；其特征在于，所述PCIe通用接口包括PCIe通用接口软件接口和PCIe通用接口硬件接口；PCIe通用接口软件接口集成在通信协议栈仿真平台中；其中，PCIe表示高速串行计算机扩展总线标准，FPGA表示现场可编程逻辑门阵列；
所述PCIe通用接口硬件接口中设置有XDMA IP核；所述FPGA中设置有AXIDMA IP核、MIGIP核、DDR和FIFO存储器；其中，DDR表示双倍速率同步动态随机存储器，FIFO代表先进先出；
所述PCIe通用接口硬件接口中，设置XDMA的pcie_mgt接口接收上位机传入的数据，再由M_AXI接口将数据输出通过MIG保存在FPGA的DDR中，此时数据在AXI4总线上；AXIDMA的MM2S通道获取所述DDR中的数据并转换为AXI4-Stream总线上的数据；所述FPGA内部使用AXI4-Stream总线读取数据；FPGA对数据处理完成后，先将数据传输进入FIFO的M_AXIS接口，同步电路中的时钟信号，再将数据从FIFO的S_AXIS流出返回DDR中；XDMA的M_AXI接口通过MIG将DDR中的数据读到自己的内存中再由pcie_mgt接口返回到上位机；
所述PCIe通用接口硬件接口中，设置XDMA的usr_irq_req接口接收AXIDMA产生的中断信号并传输给上位机；PC传给FPGA内部的控制命令由AXI4-Lite总线传输。
2.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述的上位机PC通过FPGA中AXIDMA产生的中断信号判断数据在FPGA中传输的情况，由XDMA的usr_irq_req接口接收AXIDMA的中断信息并向PC传输；当中断信号由1变0，代表AXIDMA正常工作，可以传输数据；当中断信号由0变1，代表数据传输已经结束，需要清除中断才能继续传输数据。
3.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述上位机PC的通信协议栈仿真平台，向FPGA发送传输数据和控制信息时，首先，将要传输的数据保存在一片连续的内存中，采用内存映射访问PCIe的设备文件；访问h2c接口把数据传到DDR中，访问c2h接口把数据从对应地址的DDR中取出；其次，访问AXIDMA寄存器，控制AXIDMA的开关和清除中断，PC访问event接口获取AXIDMA中断状态，中断存在则清除中断。
4.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述的通信协议栈仿真平台中设置有图像采集与还原模块，用于读取采集的视频图像存储在一个列表中，确定一帧时间传输的数据量，将视频分成n帧传输，n为正整数。
5.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述架构，采用上位机通信加FPGA在线逻辑分析的方式进行验证，在XDMA的输入和输出接口、DDR的数据输入输出接口和AXIDMA的输入输出接口加入集成逻辑分析器ILA IP核抓取信号，然后观察FPGA中信号传输是否正确。
6.根据权利要求1所述的一种基于PCIe的通信协议栈硬件加速架构构建方法，其特征在于，所述的PCIe通用接口软件接口的实现方式是：将PCIe主机程序封装成函数，函数输入参数是传输数据，返回值为FPGA处理后的数据；根据OAI编译规则定义一个PCIe_interface文件存储PCIe_interface函数，并将该文件封装在tools文件夹中，同时将宏定义和头文件添加到其他文件中，并且在OAI对应的编译文件中加入编译语句。
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