CN114024550A - 模数转换器和自动化配电设备 - Google Patents

Abstract

本申请涉及一种模数转换器和自动化配电设备。模数转换器包括：采样电路、比较器和逐次逼近SAR逻辑控制电路；采样电路用于对差分信号进行量化，并将获得的量化值依次输出至比较器和SAR逻辑控制电路；SAR逻辑控制电路用于根据比较器的输出结果，更新SAR逻辑控制电路中的寄存器的值，并基于寄存器的值控制采样电路调整差分信号对应的量化值，以输出逐次逼近后的差分信号对应的数字信号；其中，比较器采用第一电源供电；SAR逻辑控制电路采用第二电源供电；第二电源的电压小于第一电源的电压。采用本申请提供的模数转换器可以有效降低功耗。

Description

模数转换器和自动化配电设备

技术领域

本申请涉及半导体技术领域，特别是涉及一种模数转换器和自动化配电设备。

背景技术

随着模数转换技术的发展，模数转换器(analog to digital converter，ADC)的种类越来越多。常见的模数转换器主要有流水线模数转换器(Pipeline ADC)、Sigma-DeltaADC，以及逐次逼近型模数转换器(successive approximation register-analog todigital converter，SAR ADC)等。在这些类型的ADC中，流水线ADC虽然速度较快，精度较高，但整体功耗较高；Sigma-Delta ADC的精度可以很高，但是会有一定延迟。其中，SAR ADC由于其在数据处理速度、整体功耗以及精度三方面可以实现较好的协调，成为应用较为广泛的模数转换器。

但是，在电网的智能配电自动化***中，现有的SAR ADC仍然存在功耗较高的问题。

发明内容

基于此，有必要针对上述技术问题，提供一种能够减小功耗、提高数据处理速度的模数转换器和自动化配电设备。

第一方面，本申请提供了一种模数转换器。该模数转换器包括：采样电路、比较器和逐次逼近SAR逻辑控制电路；采样电路用于对差分信号进行量化，并将获得的量化值依次输出至比较器和SAR逻辑控制电路；SAR逻辑控制电路用于根据比较器的输出结果，更新SAR逻辑控制电路中的寄存器的值，并基于寄存器的值控制采样电路调整差分信号对应的量化值，以输出逐次逼近后的差分信号对应的数字信号；其中，比较器采用第一电源供电；SAR逻辑控制电路采用第二电源供电；第二电源的电压小于第一电源的电压。

在其中一个实施例中，比较器的工作模式包括预充电模式和比较模式；比较器在模式控制信号的控制下实现模式切换；比较器工作在比较模式的情况下，对采样电路对差分信号的量化值以及预设的参考电压进行比较，并将比较结果输出至SAR逻辑控制电路；比较器工作于预充电模式的情况下，输出端被复位至预设电平。

在其中一个实施例中，模式控制信号为高电平时，比较器工作在预充电模式；模式控制信号为低电平时，比较器工作在比较模式。

在其中一个实施例中，比较器的比较模式占时钟周期的12％。

在其中一个实施例中，比较器采用P型输入的动态锁存差分输入比较器。

在其中一个实施例中，SAR逻辑控制电路包括寄存器组，寄存器组向采样电路输出采样控制信号，以调整采样电路的电容值。

在其中一个实施例中，寄存器组中每个寄存器的控制端与模式控制信号连接，在模式控制信号将比较器切换至比较模式时，控制寄存器组输出采样控制信号。

在其中一个实施例中，SAR逻辑控制电路还包括时钟单元，时钟单元基于异步控制逻辑产生SAR逻辑控制电路中的时钟信号。

在其中一个实施例中，采样电路包括第一电容阵列和第二电容阵列，第一电容阵列用于对差分信号中的第一信号进行量化；第二电容阵列用于对差分信号中的第二信号进行量化；每个电容阵列包括多个电容子阵列，每个电容子阵列中包括多个采样电容，相邻两个电容子阵列通过桥接电容连接；每个采样电容的一端与其中一个差分信号连接，每个采样电容的另一端通过采样开关与参考电压或地连接；每个采样开关与SAR逻辑控制电路输出的采样控制信号对应连接。

第二方面，本申请还提供了一种自动化配电设备。该自动化配电设备包括第一方面或第一方面任意一种可能的实现方式中所述的模数转换器。

本申请提供一种模数转换器，所述模数转换器的采样电路可以对输入的差分信号进行量化，并将量化值输出至比较器；比较器可以对接收到的量化值和预设的参考电压进行比较，并将比较结果输出至SAR逻辑控制电路；SAR逻辑控制电路可以根据比较结果生成控制信号，并将控制信号输出至采样电路；采样电路可以根据控制信号调整电容值，从而更新差分信号对应的量化值，进而输出逐次逼近后的差分信号对应的数字信号。另外，本申请提供的模数转换器采用了双电源供电的方式，根据不同的供电电压需求，分别为模拟电路部分和数字电路部分独立供电。其中，为模拟电路部分供电的第一电源的电压较大，从而可以提高模数转换器的转换精度；为数字电路部分供电的数字电源的电压较小，使得数字电路部分的功耗较小，在保证检测精度的基础上，可以大大降低模数转换器的功耗。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一个实施例中模数转换器的结构示意图；

图2为一个实施例中模数转换器的另一结构示意图；

图3为一个实施例中模数转换器的另一结构示意图；

图4为一个实施例中模数转换器的另一结构示意图；

图5为一个实施例中模数转换器的信号波形图；

图6为为一个实施例中模数转换器的芯片设计图；

图7为一个实施例中计算机设备的内部结构图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

本申请实施例提供的模数转换器，可以应用于在测温仪、自动化设备、信号分析仪、示波器等设备中，也可以应用在任何需要将模拟量转化为数字量的设备中。可选的，本申请实施例提供的模数转换器还可以应用于自动化配电设备。其中，本申请实施例提供的模数转换器可以作为芯片应用于实体设备中，也可以作为虚拟的集成电路应用于虚拟机上。本申请对此不做限制。

在一个实施例中，如图1所示，提供了一种模数转换器，本实施例以该方法应用于自动化配电设备进行说明，可以理解的是，该模数转换器也可以应用于其他设备。本实施例中，该模数转换器包括以下部分：

采样电路、比较器和逐次逼近SAR逻辑控制电路；采样电路用于对差分信号进行量化，并将获得的量化值依次输出至比较器和SAR逻辑控制电路；SAR逻辑控制电路用于根据比较器的输出结果，更新SAR逻辑控制电路中的寄存器的值，并基于寄存器的值控制采样电路调整差分信号对应的量化值，以输出逐次逼近后的差分信号对应的数字信号；其中，比较器采用第一电源供电；SAR逻辑控制电路采用第二电源供电；第二电源的电压小于第一电源的电压。

其中，上述采样电路的输出端可以连接比较器的输入端，用于对差分信号进行量化，并将差分信号的量化值输出至比较器。具体的，采样电路的两个输出端分别连接比较器的正输入端和负输入端，用于对差分信号V_ip和V_in进行采样量化，并分别通过两个输出端输出至比较器的两个输入端。其中，参考输入电压V_ref可以经过采样电路得到预设的参考电压V_dac，并输出至比较器的任意一个输入端。

上述比较器的输出端可以连接SAR逻辑控制电路的输入端，用于对差分信号的量化值和预设的参考电压进行比较，并将比较结果输出至SAR逻辑控制电路。比较器可以对接收到的两个差分信号对应的量化值进行处理，分别将处理结果与V_dac进行比较，并将比较结果通过两个输出端输出至SAR逻辑控制电路。

上述SAR逻辑控制电路的输出端可以连接采样电路，用于根据比较结果调整采样控制信号，并将采样控制信号输出至采样电路。SAR逻辑控制电路可以根据接收到的比较结果控制寄存器组中相应寄存器改变输出的值，从而改变寄存器组输出的采样控制信号，并将该采样控制信号输出至采样电路，改变采样电路中的采样开关。采样电路可以根据控制信号调整差分信号的量化值，从而输出逐次逼近的差分信号对应的数字信号。

例如，上述预设的参考电压V_dac可以为4.55，SAR逻辑控制电路的初始输出值可以为1000。采样电路可以根据SAR逻辑控制电路的初始输出值确定的差分信号对应的量化值V_i为4。采样电路将差分信号的量化值V_i和预设的参考电压V_dac输出至比较器，比较器对V_i和V_dac进行比较，得到比较结果V_i<V_dac，因此，将SAR逻辑控制电路输出值最高位的1保留，并将SAR逻辑控制电路输出值的次高位置为1，此时，SAR逻辑控制电路的输出值为1100。进一步地，采样电路根据SAR逻辑控制电路的输出值调整差分信号的量化值为6，比较器对更新后的V_i和V_dac进行比较，得到比较结果V_i>V_dac，因此，将SAR逻辑控制电路输出值次高位的1置0，并将SAR逻辑控制电路的输出值的次低位置为1，此时，SAR逻辑控制电路的输出值为1010。采样电路根据SAR逻辑控制电路的输出值调整差分信号的量化值为5，比较器对更新后的V_i和V_dac进行比较，得到比较结果V_i>V_dac，因此，将SAR逻辑控制电路输出值次低位的1置0，并将SAR逻辑控制电路的输出值的最低位置为1，此时，SAR逻辑控制电路的输出值为1001。采样电路根据SAR逻辑控制电路的输出值调整差分信号的量化值为4.5，比较器对V_i和V_dac进行比较，得到比较结果V_i<V_dac，因此，将SAR逻辑控制电路输出值最高位的1保留。因此，差分信号的量化值为4.5即为逐次逼近后的差分信号对应的数字信号。

上述模数转换器采用双电源的形式供电。其中，比较器采用电压较高的第一电源供电；SAR逻辑控制电路采用电压较低的第二电源供电；第二电源的电压小于第一电源的电压。

电路的功耗由模拟电路部分功耗和数字电路部分功耗组成，其中模拟电路性能往往与供电电压相关，而数字电路对供电电压的敏感度更低。因此，采用模拟电路和数字电路分开独立供电的方案可以节省功耗。模拟电路为了获得更好的性能，我们采用模拟电源高电压供电；数字电路功耗由动态功耗和静态功耗组成，静态功耗主要是管子的漏电流，和管子尺寸相关，更小的器件尺寸意味着更小的漏电流，而由P_static＝V_dd*I_leakage可知，更小的供电电压有着更小的静态功耗，数字电路的动态功耗P_dyn又由开关功耗和短路功耗构成。由下式(1)可知：V_dd对动态功耗的影响较大，因此，数字电路采用数字电源低电压供电的方式。

其中，C_eff为负载电容；V_dd为供电电压；F为数字电路的工作频率；A为数字电路的数量；t_sc为数字电路开关瞬间V_dd和地导通的时间；I_peak为峰值电流；f_clock为开关频率。

上述模数转换器，所述模数转换器的采样电路可以对输入的差分信号进行量化，并将量化值输出至比较器；比较器可以对接收到的量化值和预设的参考电压进行比较，并将比较结果输出至SAR逻辑控制电路；SAR逻辑控制电路可以根据比较结果生成控制信号，并将控制信号输出至采样电路；采样电路可以根据控制信号调整电容值，从而更新差分信号对应的量化值，进而输出逐次逼近后的差分信号对应的数字信号。另外，本申请提供的模数转换器采用了双电源供电的方式，根据不同的供电电压需求，分别为模拟电路部分和数字电路部分独立供电。其中，为模拟电路部分供电的第一电源的电压较大，从而可以提高模数转换器的转换精度；为数字电路部分供电的数字电源的电压较小，使得数字电路部分的功耗较小，在保证检测精度的基础上，可以大大降低模数转换器的功耗。

本申请实施例提供的模数转换器可以包括采样电路、比较器和SAR逻辑控制电路三部分。下述实施例中分别对不同电路模块进行说明。

在一个实施例中，上述比较器的工作模式包括预充电模式和比较模式；比较器在模式控制信号的控制下实现模式切换；比较器工作在比较模式的情况下，对采样电路对差分信号的量化值以及预设的参考电压进行比较，并将比较结果输出至SAR逻辑控制电路；比较器工作于预充电模式的情况下，输出端被复位至预设电平。

上述控制电路可以通过高低电平，控制比较器处于不同的工作模式，也可以通过高电平或者低电平的持续时长，控制比较器处于不同的工作模式，对于上述控制方式在此不做限定。可选地，模式控制信号为高电平时，比较器工作在预充电模式；模式控制信号为低电平时，比较器工作在比较模式。

比较器处于预充电模式时，比较器可以被充电以提供电源电压，或者被放电至电源地。比较器处于比较模式时，可以将接收到的量化后的差分信号分别与参考电压进行比较，通过数字值输出比较结果。由于该比较器仅仅在比较阶段消耗功率，而在预充电阶段没有静态消耗。

可选地，上述比较器可以是采用P型输入的动态锁存差分输入比较器，上述动态锁存比较器在控制信号的控制下，降低功耗之外，还可以具有较快的响应速度。本申请实施例提供的比较器采用P型输入的动态锁存差分输入比较器，可以完全消除衬片效应的影响，且P型MOS管的噪声较小，从而使得模数转换器的精度较高。

其中，如式(2)所示，动态锁存比较器的延迟时间可以表示为：

其中，g_m是比较器中输出节点的跨导、c是比较器的电容值。由此可见，该比较器能够较好地适用于智能电网的需求。

在控制信号的控制下，比较器的比较模式的工作时长可以进行调整。例如，在一个时钟周期中，比较模式的工作时长可以占时钟周期的10％，也可以占时钟周期的20％，还可以是其它比值。可选地，比较器的比较模式占时钟周期的12％。

上述比较器可以包括多个MOS管，且多个MOS管组成的电路可以分为两个相互对称的部分，其中一个部分可以接收一个差分电压(V_inp或V_inn)，并对该差分电压进行处理，最后在输出端(outp或outn)输出一个比较信号；另外一个部分可以接收另外一个差分电压，并对该差分电压进行处理，最后在另外一个输出端(outp或outn)输出一个比较信号。两个输出端都可以连接SAR逻辑控制电路，并将两个比较信号输出至SAR逻辑控制电路。

其中，输出端outp和输出端outn输出的比较信号可以表征比较器的比较结果。例如，输出端outp和输出端outn输出的比较信号分别为1和0时，则比较器输出端的比较信号10表示比较结果为V_i<V_dac，输出端outp和输出端outn输出的比较信号分别为0和1时，则比较器输出端的比较信号01表示比较结果为V_i>V_dac；一个时钟周期即为模数转换器实现一次循环所用的时间(例如，实现一个采样电路对差分信号进行量化，比较器对量化值和参考电压进行比较，SAR逻辑控制电路根据比较结果产生控制信号，采样电路根据控制信号调整差分信号对应的量化值的过程所用的时间；或者，比较器从一次比较开始到下一次比较之前所用的时间)。

以图2中的电路结构，对模数转换器中的比较器进行说明，上述比较器可以包括以下部分：

MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14和MOS管M15。其中，MOS管M12的漏极与电源电连接，源极与MOS管M13的漏极电连接，且MOS管M12和M13作为比较器的其中一个输出端outp，并输出比较信号；MOS管M13的源极接地，MOS管M12和MOS管M13的栅极分别与MOS管M8的漏极电连接；MOS管M5的漏极与电源电连接，栅极接入模式控制信号clkc，源极分别与MOS管M1的漏极和MOS管M2的漏极电连接；MOS管M1的栅极接入其中一个差分电压V_inp，MOS管M2的栅极接入另一个差分电压V_inn，MOS管M1的衬底和MOS管M2的衬底与电源电连接；MOS管M1的源极分别与MOS管M3的漏极和MOS管M10的漏极电连接；MOS管M10的栅极接入模式控制信号clkc，源极接地；MOS管M3的衬底与电源电连接，源极分别与MOS管M4的栅极、MOS管M6的漏极和MOS管M8的漏极电连接；MOS管M8的栅极接入模式控制信号clkc，源极接地；MOS管M6的源极接地，栅极分别与MOS管M3的栅极和MOS管M4的源极电连接；MOS管M2的源极分别与MOS管M4的漏极和MOS管M11的漏极电连接；MOS管M11的栅极接入模式控制信号clkc，源极接地；MOS管M4的衬底与电源电连接，源极与MOS管M7的漏极和MOS管M9的漏极电连接；MOS管M7的栅极与MOS管M4的栅极电连接，源极接地；MOS管M9的栅极接入模式控制信号clkc，源极接地；MOS管M14的漏极与电源电连接，源极与MOS管M15的漏极电连接，且MOS管M14和M15作为比较器的另外一个输出端outn，并输出比较信号；MOS管M15的源极接地，MOS管M14的栅极和MOS管M15的栅极分别与MOS管M9的漏极电连接。

一种可能的实现方式中，当比较器的模式控制信号clkc为低电平时，比较器对差分电压V_inp和差分电压V_inn做差值运算(例如，将V_inp-V_inn并取绝对值)，得到差分信号对应的量化值V_i，然后比较器对差分信号对应的量化值V_i和预设的参考电压V_dac进行比较。当V_i<V_dac，比较器的输出端将比较信号10输出至SAR逻辑控制电路；当V_i>V_dac，比较器的输出端将比较信号01输出至SAR逻辑控制电路。上述整个比较过程占一个时钟周期的12％。当比较器的模式控制信号clkc为高电平时，比较器将输出端outp和outn复位为高电平，作为一个初始状态，等待下一次比较模式开启后，再根据V_i和V_dac的比较结果进行状态的转变。

本申请实施例提供的模数转换器中的比较器可以在比较模式下对差分电压V_inp和V_inn进行差值运算，得到差分信号对应的量化值V_i；然后对V_i和V_dac进行比较，在V_i<V_dac时，将比较信号10输出至SAR逻辑控制电路；在V_i>V_dac时，将比较信号01输出至SAR逻辑控制电路；且本申请实施例提供的比较器可以在一个时钟周期12％的时间完成比较过程。即本申请实施例提供的比较器仅在比较工作模式下消耗功率，有效降低了比较器的功耗，同时也降低了整个模数转换器的功耗。

在一个实施例中，SAR逻辑控制电路可以包括一个寄存器组，上述寄存器组可以向采样电路输出采样控制信号，以调整采样电路的电容值。该寄存器组可以包括4个寄存器，也可以包括8个寄存器，可选的，该寄存器组还可以包括16个寄存器。上述寄存器组中的寄存器串联连接，如图3所示。

上述寄存器组中每个寄存器的控制端可以与模式控制信号连接，在模式控制信号将比较器切换至比较模式时，控制寄存器组输出采样控制信号。上述采用控制信号用于调整采样电路中的电容值，以调整差分信号的量化值。

以图3中的SAR逻辑控制电路为例，采样控制信号为16个0或1组成的数字串(即为信号clkc0、clkc1、clkc2、clkc3、clkc4、clkc5、clkc6、clkc7、clkc8、clkc9、clkc10、clkc11、clkc12、clkc13、clkc14、clkc15的值组成的数字串)，数字串中的每一个数字对应一个寄存器的输出。例如，SAR逻辑控制电路接收到第一个比较信号时，根据该比较信号判断采样控制信号中最高位的1是保留还是置0，之后再将次高位置为1，其余位保持不变(即寄存器的状态保持不变)。

一种可能的实现方式中，在比较器的模式控制信号clkc为低电平(即比较器为比较模式)时，当比较信号为10，则寄存器组中对应位置寄存器的输出值保持为1，并将下一位寄存器的输出值置1，其余寄存器的输出值保持不变；当比较信号为01，则寄存器组中对应位置寄存器的输出值1置为0，并将下一位寄存器的输出值置1，其余寄存器的输出值保持不变。从而使得整个寄存器组输出对应的采样控制信号，并将该采样控制信号输出至采样电路。

上述SAR逻辑控制电路还可以包括时钟单元，上述时钟单元可以基于异步控制逻辑产生所述SAR逻辑控制电路中的时钟信号。该时钟信号可以是脉冲信号，也可以是方波信号。如图4所示，SAR逻辑控制电路还可以包括时钟单元，该时钟单元可以基于异步控制逻辑产生SAR逻辑控制电路中的时钟信号。由于SAR逻辑控制电路基于异步控制逻辑产生时钟信号，而不需要采用高频信号发生器产生时钟信号，可以进一步降低模数转换器的功耗。

异步控制逻辑即不使用时钟脉冲做同步，各寄存器的状态变化不是在统一的时钟作用下完成的(即寄存器的状态变化不是同时发生的)，寄存器的状态直接由输入信号(即本申请中的比较信号)决定。

本申请实施例提供的模数转换器中的SAR逻辑控制电路可以在比较器处于比较模式时，根据比较器输出的比较信号调整对应寄存器的输出值，从而使得寄存器组输出对应的采样控制信号。本申请实施例提供的SAR逻辑控制电路采用异步控制逻辑产生时钟信号，避免了高频时钟发生器的使用，降低了电源的消耗；且异步控制逻辑电路本身电源消耗较小，从而有效降低了SAR逻辑控制电路的功耗，进而降低了模数转换器的功耗。

在一个实施例中，采样电路可以包括第一电容阵列和第二电容阵列，第一电容阵列可以用于对所述差分信号中的第一信号进行量化；第二电容阵列可以用于对所述差分信号中的第二信号进行量化。每个电容阵列可以包括多个电容子阵列，每个电容子阵列中包括多个采样电容，相邻两个电容子阵列可以通过桥接电容连接；每个采样电容的一端与其中一个差分信号连接，每个采样电容的另一端通过采样开关与参考电压或地连接；每个采样开关与SAR逻辑控制电路输出的采样控制信号对应连接。

两个电容阵列可以分别对其中一个差分输入电压(V_ip或V_in)进行采样，最后输出至比较器的其中一个输入端(正输入端或负输入端)。该采样电路可以采用底板采样的方式连接，即差分信号与参考电压都连接每个采样电容的一端。可选的，采样电路可以采用顶板采样的方式连接，即每个采样电容的一端与其中一个差分信号连接，每个采样电容的另一端通过采样开关与参考电压或地连接。每个采样开关与所述SAR逻辑控制电路输出的采样控制信号对应连接。

其中，差分信号中的第一信号可以为从V_ip端输入的差分输入信号V_ip；差分信号中的第二信号可以为从V_in端输入的差分输入信号V_in；参考电压可以为从第一V_ref端或第二V_ref端输入的参考电压输入信号V_ref.。

以图5所示的模数转换器中的采样电路为例，采样电路可以包括以下部分：

两个结构相同的电容子阵列，第一电容子阵列和第二电容子阵列；第一子电容阵列包括第一V_ref端、V_ip端、并列的四个小电容阵列以及桥接电容C1、C2、C3；每个小电容阵列均包含四个并列的电容。其中，第一子电容阵列的V_ip端连接比较器的正输入端；每个小电容阵列中每个电容的一端均通过一个采样开关连接第一V_ref端或者接地；第一个小电容阵列中每个电容的另一端连接桥接电容C1的一端并通过开关连接V_ip端，第二个小电容阵列中每个电容的另一端连接桥接电容C1的另一端和桥接电容C2的一端，第三个小电容阵列中每个电容的另一端连接桥接电容C2的另一端和桥接电容C3的一端，第四个小电容阵列的每个电容的另一端连接桥接电容C3的另一端和比较器的正输入端。另外，第一子电容阵列还包括并列的三个电容，每个电容的一端均通过一个采样开关连接第一V_ref端或者接地，另一端连接桥接电容C1的一端并通过开关连接V_ip端；第二子电容阵列包括第二V_ref端和V_in端、V_in端、并列的四个小电容阵列以及桥接电容C4、C5、C6；每个小电容阵列均包含四个并列的电容。其中，第二子电容阵列的V_in端连接比较器的负输入端；每一个小电容阵列中每个电容的一端均通过一个采样开关连接第二V_ref端或者接地；第一个小电容阵列中每个电容的另一端连接桥接电容C4的一端并通过开关连接V_in端，第二个小电容阵列中每个电容的另一端连接桥接电容C4的另一端和桥接电容C5的一端，第三个小电容阵列中每个电容的另一端连接桥接电容C5的另一端和桥接电容C6的一端，第四个小电容阵列中每个电容的另一端连接桥接电容C6的另一端和比较器的负输入端。另外，第二子电容阵列还包括并列的三个电容，每个电容的一端均通过一个采样开关连接第二V_ref端或者接地，另一端连接桥接电容C4的一端并通过开关连接V_in端。

一种可能的实现方式中，采样电路根据接收到的SAR逻辑控制电路输出的控制信号，控制第一电容阵列和第二电容阵列中对应的采样开关闭合或断开，从而改变采样电路电容的大小。当差分信号中的第一信号从V_ip端输入采样电路时，采样电路对信号V_ip进行采样量化，输出对应的量化值V_inp(即为其中一个差分电压V_inp)；当差分信号中的第二信号从V_in端输入采样电路时，采样电路对信号V_in进行采样量化，输出对应的量化值V_inn(即为另一个差分电压V_inn)；当参考电压输入信号V_ref从第一V_ref端或第二V_ref端输入采样电路时，采样电路对信号V_ref进行采样量化，输出对应的量化值V_dac(即为预设的参考电压V_dac)，并将上述量化值V_inp、V_inn以及V_dac输出至比较器。

本申请实施例提供的模数转换器中的采样电路可以根据SAR逻辑控制电路输出的控制信号控制采样开关的闭合或断开，改变采样电路的电容值，进而改变差分信号中的第一信号V_ip以及差分信号中的第二信号V_in对应的量化值，从而达到逐次逼近的效果。本申请实施例提供的采样电路采用多级电容阵列，将阵列中的大电容分为几个相等的子电容，从而减小了电容阵列的面积。

本申请实施例还对模数转换器的几个主要的性能指标进行了测试，包括：信噪比(signal to noise ratio，SNR)、信号噪声谐波失真比(signal to noise distortionratio，SNDR)、有效位数(effective number of bit，ENOB)、总谐波失真(total harmonicdistortion，THD)、无杂散动态范围(spurious-free dynamic range，SFDR)以及品质因数(figure of merit，FOM)等指标。

其中，信噪比SNR为输出基波信号功率与量化噪声功率之比(不包括谐波和其余噪声)，如式(3)～(5)所示：

SNR＝10lg(P_s/P_n) (3)

其中，P_n为量化噪声功率；P_s为基波信号功率；LSB为模数转换器的最低有效位；V为差分输入电压；V_FS为满量程电压；N为ADC的位数。

由上述式(3)～(5)可以得到SNR的表达式，如式(6)所示：

SNR＝6.02×N+1.76 (6)

其中，输出基波信号功率与所有噪声以及谐波失真或误差的功率之比为信号噪声谐波失真比SNDR，如式(7)所示：

SNDR＝10lg(P_s/(P_n+P_{spur_total})) (7)

其中，P_{spur_total}为频谱中所有杂散的谐波功率(包括噪声以及谐波失真或误差的功率)。

其中，输出基波信号功率和最大杂散谐波的功率之比为无杂散动态范围SFDR，如式(8)所示：

SFDR＝10lg(P_s/P_{spur_max}) (8)

其中，P_{spur_max}为频谱中最大的杂散谐波功率。

其中，有效位数ENOB表征了模数转换器所能达到的转换精度，如式(9)所示：

ENOB＝(SNDR-1.76)/6.02 (9)

本申请实施例采用UMC 55nm COMS工艺，并依据上述指标对模数转换器的信号噪声谐波失真比SNDR、有效位数ENOB、无杂散动态范围SFDR进行了仿真测试，且本次测试在1MHz采样率下进行。测试结果如表1所示：

表1

另外，图6为测试过程中SAR逻辑控制电路中各信号的工作波形。图7为本申请所述模数转换器的整体设计版图，其中，版图大小为159.2μm×171.6μm。

基于同样的发明构思，本申请实施例还提供了一种自动化配电设备。上述自动化配电设备中包括上述实施例中的模数转换器。该自动化配电设备所提供的解决问题的实现方案与上述模数转换器中所记载的实现方案相似，故下面所提供的一个或多个自动化配电设备的实施例中的具体限定可以参见上文中对于模数转换器的限定，在此不再赘述。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种模数转换器，其特征在于，包括：采样电路、比较器和逐次逼近SAR逻辑控制电路；

所述采样电路用于对差分信号进行量化，并将获得的量化值依次输出至所述比较器和所述SAR逻辑控制电路；

所述SAR逻辑控制电路用于根据所述比较器的输出结果，更新所述SAR逻辑控制电路中的寄存器的值，并基于所述寄存器的值控制所述采样电路调整所述差分信号对应的量化值，以输出逐次逼近后的所述差分信号对应的数字信号；

其中，所述比较器采用第一电源供电；所述SAR逻辑控制电路采用第二电源供电；所述第二电源的电压小于所述第一电源的电压。

2.根据权利要求1所述的模数转换器，其特征在于，所述比较器的工作模式包括预充电模式和比较模式；所述比较器在模式控制信号的控制下实现模式切换；

所述比较器工作在比较模式的情况下，对所述采样电路对所述差分信号的量化值以及预设的参考电压进行比较，并将比较结果输出至所述SAR逻辑控制电路；

所述比较器工作于预充电模式的情况下，输出端被复位至预设电平。

3.根据权利要求2所述的模数转换器，其特征在于，所述模式控制信号为高电平时，所述比较器工作在预充电模式；所述模式控制信号为低电平时，所述比较器工作在比较模式。

4.根据权利要求3所述的模数转换器，其特征在于，所述比较器的比较模式占时钟周期的12％。

5.根据权利要求2所述的模数转换器，其特征在于，所述比较器采用P型输入的动态锁存差分输入比较器。

6.根据权利要求2-5任一项所述的模数转换器，其特征在于，所述SAR逻辑控制电路包括寄存器组，所述寄存器组向所述采样电路输出采样控制信号，以调整所述采样电路的电容值。

7.根据权利要求6所述的模数转换器，其特征在于，所述寄存器组中每个寄存器的控制端与所述模式控制信号连接，在所述模式控制信号将所述比较器切换至比较模式时，控制所述寄存器组输出所述采样控制信号。

8.根据权利要求6所述的模数转换器，其特征在于，所述SAR逻辑控制电路还包括时钟单元，所述时钟单元基于异步控制逻辑产生所述SAR逻辑控制电路中的时钟信号。

9.根据权利要求1-5任一项所述的模数转换器，其特征在于，所述采样电路包括第一电容阵列和第二电容阵列，所述第一电容阵列用于对所述差分信号中的第一信号进行量化；所述第二电容阵列用于对所述差分信号中的第二信号进行量化；

每个电容阵列包括多个电容子阵列，每个电容子阵列中包括多个采样电容，相邻两个电容子阵列通过桥接电容连接；

每个采样电容的一端与其中一个差分信号连接，每个采样电容的另一端通过采样开关与参考电压或地连接；

每个采样开关与所述SAR逻辑控制电路输出的采样控制信号对应连接。

10.一种自动化配电设备，其特征在于，所述自动化配电设备中包括权利要求1-9任一项所述的模数转换器。

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