CN1140057C - 选择电路、d/a变换器以及a/d变换器 - Google Patents

选择电路、d/a变换器以及a/d变换器 Download PDF

Info

Publication number
CN1140057C
CN1140057C CNB011118725A CN01111872A CN1140057C CN 1140057 C CN1140057 C CN 1140057C CN B011118725 A CNB011118725 A CN B011118725A CN 01111872 A CN01111872 A CN 01111872A CN 1140057 C CN1140057 C CN 1140057C
Authority
CN
China
Prior art keywords
mentioned
signal
value
register
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011118725A
Other languages
English (en)
Other versions
CN1324144A (zh
Inventor
永田满
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1324144A publication Critical patent/CN1324144A/zh
Application granted granted Critical
Publication of CN1140057C publication Critical patent/CN1140057C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
    • H03M1/0665—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using data dependent selection of the elements, e.g. data weighted averaging
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Image Processing (AREA)

Abstract

本发明提供一种可以不增大硬件、进行高精度的变换的选择电路、D/A变换器以及A/D变换器。生成具有取忽略3位及5值的输入信号的最低位(LSB)的值的1/2的值的1组内部信号(A01)、(A11)以及(A02)、(A12)。当输入信号是奇数值时，在1组内部信号(A01)、(A11)以及(A02)、(A12)的一方上加上1，设置成第1、第2信号(MSB1)、(LSB1)以及(MSB2)、(LSB2)。加“1”的操作，在每次输入奇数值的输入信号时，对1组内部信号(A01)、(A11)以及(A02)、(A12)交互进行。信号处理电路(11a)，以相等的选择概率从输出端子(OUT1)、(OUT2)中选择与第1信号(MSB1)、(LSB1)的值对应的数的输出端子。信号处理电路(11b)也一样。

Description

选择电路、D/A变换器以及A/D变换器
技术领域
本发明涉及选择电路，特别涉及在D/A变换器和A/D变换器中选择CMOS倒相器和恒流源的选择电路。
背景技术
首先，作为以往的D/A变换器的第1例，说明在USP5、138、317中公开的D/A变换器。
在涉及本例的D/A变换器中如图12所示，首先，n(正整数)位数字数据，被所谓的温度计译码(Thremometer-Decoding)为2n数据(步骤A)，其后，根据排列替换算法，该被进行温度计译码后的2n数据，进一步用DWA(Data Weighted Averging)译码变换为2n数据(步骤B)。而后，用该被DWA译码后的2n数据选择CMOS倒相器和恒流源(步骤C)。
DWA译码通过选择电路(排列替换算法电路)实现。选择电路，根据排列替换算法选择CMOS倒相器和恒流源。具体地说，选择电路温度计译码n位数据生成2n值数据(2n-1≥m≥0)，排列替换该2n值数据并根据算法排列替换(DWA译码)，进而，根据被DWA译码后的2n数据，在其中被选择出的m行中选择被控制的m个CMOS倒相器和恒流源。其结果，例如，合计被选择出的恒流源(i)的电流(m×i)，通过用I-V变换电路把它变为电压得到模拟数据。
在此，说明CMOS倒相器和恒流源的选择方法。
作为CMOS倒相器和恒流源的选择方法，例如已知有表1(3位→5值)，以及表2(3位→7值)所示的温度计译码。这种方式如温度计(Thermomter)那样，其特征在于在每次数据变换时总是从相互并列配置的多个恒流源的一方中，选择规定数的恒流源。表1
温度计连接方式(Thermometer Cording)
                                                                选择：○
   5值输出   数据   1   2   3   4
   +2   4   ○   ○   ○   ○
   -1   1   ○   ●   ●   ●
   0   2   ○   ○   ●   ●
   +1   3   ○   ○   ○   ●
   +2   4   ○   ○   ○   ○
   -1   1   ○   ●   ●   ●
   -2   0   ●   ●   ●   ●
   0   2   ○   ○   ●   ●
   +1   3   ○   ○   ○   ●
   0   2   ○   ○   ●   ●
   -2   0   ●   ●   ●   ●
   0   2   ○   ○   ●   ●
   -1   1   ○   ●   ●   ●
   +2   4   ○   ○   ○   ○
   +1   3   ○   ○   ○   ●
   -2   0   ●   ●   ●   ●
   -1   1   ○   ●   ●   ●
   +1   3   ○   ○   ○   ●
   -2   0   ●   ●   ●   ●
   0   2   ○   ○   ●   ●
   -1   1   ○   ●   ●   ●
   +2   4   ○   ○   ○   ○
   -2   0   ●   ●   ●   ●
   +1   3   ○   ○   ○   ●
   -1   1   ○   ●   ●   ●
   0   2   ○   ○   ●   ●
   +2   4   ○   ○   ○   ○
   +1   3   ○   ○   ○   ●
   0   2   ○   ○   ●   ●
表2
                                   温度计连接方式
                           选择：○
   7值输出   数据   1   2   3   4   5   6
   +2   5   ○   ○   ○   ○   ○   ●
   -1   2   ○   ○   ●   ●   ●   ●
   0   3   ○   ○   ○   ●   ●   ●
   +1   4   ○   ○   ○   ○   ●   ●
   +3   6   ○   ○   ○   ○   ○   ○
   +2   5   ○   ○   ○   ○   ○   ●
   -2   1   ○   ●   ●   ●   ●   ●
   0   3   ○   ○   ○   ●   ●   ●
   +1   4   ○   ○   ○   ○   ●   ●
   -3   0   ●   ●   ●   ●   ●   ●
   -2   1   ○   ●   ●   ●   ●   ●
   0   3   ○   ○   ○   ●   ●   ●
   -1   2   ○   ○   ●   ●   ●   ●
   +3   6   ○   ○   ○   ○   ○   ○
   +2   5   ○   ○   ○   ○   ○   ●
   -2   1   ○   ●   ●   ●   ●   ●
   -1   2   ○   ○   ●   ●   ●   ●
   +1   4   ○   ○   ○   ○   ●   ●
   -2   1   ○   ●   ●   ●   ●   ●
   0   3   ○   ○   ○   ●   ●   ●
   -1   2   ○   ○   ●   ●   ●   ●
   +3   6   ○   ○   ○   ○   ○   ○
   -3   0   ●   ●   ●   ●   ●   ●
   +2   5   ○   ○   ○   ○   ○   ●
   -1   2   ○   ○   ●   ●   ●   ●
   -3   0   ●   ●   ●   ●   ●   ●
   +3   6   ○   ○   ○   ○   ○   ○
   +2   5   ○   ○   ○   ○   ○   ●
   0   3   ○   ○   ○   ●   ●   ●
   -3   0   ●   ●   ●   ●   ●   ●
   +1   4   ○   ○   ○   ○   ●   ●
另外，还知道这样的选择方法，为了噪声修整在多个恒流源中产生的电流误差(噪声)，分别用同一概率选择多个恒流源。
例如，表3(3位→5值)，以及表4(3位→7值)所示的选择方式是被称为DWA译码方式(Data Weighted Averaging-Decoding)的选择方式。
该方式的特征在于：从被相互并列配置的多个恒流源的一方向另一方顺序选择恒流源。即，在这种方式中，如果数据变换被反复进行，则顺序从多个恒流源的一方向另一方选择恒流源，进而，如果选择另一方最边上的恒流源，则接着再次选择一方的恒流源，其结果，被选择的恒流源以环形移动。表3
                                        DWA连接方式
                                          选择：○
   5值输出   数据   1   2   3   4
   +2   4   ○   ○   ○   ○
   -1   1   ○   ●   ●   ●
   0   2   ●   ○   ○   ●
   +1   3   ○   ○   ●   ○
   +2   4   ○   ○   ○   ○
   -1   1   ●   ●   ○   ●
   -2   0   ●   ●   ●   ●
   0   2   ○   ●   ●   ○
   +1   3   ●   ○   ○   ○
   0   2   ○   ○   ●   ●
   -2   0   ●   ●   ●   ●
   0   2   ●   ●   ○   ○
   -1   1   ○   ●   ●   ●
   +2   4   ○   ○   ○   ○
   +1   3   ●   ○   ○   ○
   -2   0   ●   ●   ●   ●
   -1   1   ○   ●   ●   ●
   +1   3   ●   ○   ○   ○
   -2   0   ●   ●   ●   ●
   0   2   ○   ○   ●   ●
   -1   1   ●   ●   ○   ●
   +2   4   ○   ○   ○   ○
   -2   0   ●   ●   ●   ●
   +1   3   ○   ○   ●   ○
   -1   1   ●   ●   ○   ●
   0   2   ○   ●   ●   ○
   +2   4   ○   ○   ○   ○
   +1   3   ●   ○   ○   ○
   0   2   ○   ○   ●   ●
表4
                                             温度计连接方式
                      选择：○
    7值     数据   1   2   3   4   5   6
    +2     5   ○   ○   ○   ○   ○   ●
    -1     2   ○   ●   ●   ●   ●   ○
    0     3   ●   ○   ○   ○   ●   ●
    +1     4   ○   ○   ●   ●   ○   ○
    +3     6   ○   ○   ○   ○   ○   ○
    +2     5   ○   ●   ○   ○   ○   ○
    -2     1   ●   ○   ●   ●   ●   ●
    0     3   ●   ●   ○   ○   ○   ●
    +1     4   ○   ○   ○   ●   ●   ○
    -3     0   ●   ●   ●   ●   ●   ●
    -2     1   ●   ●   ●   ○   ●   ●
    0     3   ○   ●   ●   ●   ○   ○
    -1     2   ●   ○   ○   ●   ●   ●
    +3     6   ○   ○   ○   ○   ○   ○
    +2     5   ○   ○   ●   ○   ○   ○
    -2     1   ●   ●   ○   ●   ●   ●
    -1     2   ●   ●   ●   ○   ○   ●
    +1     4   ○   ○   ○   ●   ●   ○
    -2     1   ●   ●   ●   ○   ●   ●
    0     3   ○   ●   ●   ●   ○   ○
    -1     2   ●   ○   ○   ●   ●   ●
    +3     6   ○   ○   ○   ○   ○   ○
    -3     0   ●   ●   ●   ●   ●   ●
    +2     5   ○   ○   ●   ○   ○   ●
    -1     2   ●   ●   ○   ○   ●   ●
    -3     0   ●   ●   ●   ●   ●   ●
    +3     6   ○   ○   ○   ○   ○   ○
    +2     5   ○   ○   ○   ●   ○   ○
    0     3   ●   ●   ●   ○   ○   ○
    -3     0   ●   ●   ●   ●   ●   ●
    +1     4   ○   ○   ○   ○   ●   ●
图13展示把9值的数字信号变换为模拟值的D/A变换器的1例。该电路相当于图12的方框C的功能。
在电源VDD节点和运算放大器1的负输入节点之间，连接生成电流值4i的恒流源2。另外，在运算放大器1的负输入端子和接地节点之间，连接被串联连接的开关3和恒流源4。该开关3的恒流源4设置有8组，各自被并联连接在运算放大器1的负输入节点和接地节点之间。各恒流源4的额定值是i。
而且，开关电路3，由被温度计译码的数据或者被DWA译码的数据选择。运算放大器1的输入电流由恒流源2的电流值4i和被选择出的与开关电路3连接的恒流源4的电流值i的合计值确定。由此运算放大器进行I-V变换动作，模拟数据以电压的形式输出。在此在恒流源4的选择方式中，如果采用表3、表4所示的DWA译码则各恒流源4的误差(噪声)被噪声修整。
但是，UPS5,138,137没有揭示任何进行DWA译码的具体电路。
以下，作为以往的D/A变换器的第2例说明UPS5,404,142公开的D/A变换器。
UPS5,404,142揭示了用于进行DWA译码的选择电路的具体例子。
该选择电路具有图14以及图15所示的构成。
该选择电路可以适用于图13的D/A变换器的1例。即，把图14的DATA2输入到图13的开关电路3，并且，如果用规定的排列替换算法控制图13的开关电路3，则可以实际地进行DWA译码。由此，被温度计译码的数据DATA1，用本例的选择电路，排列替换为数据DATA2(DWA译码)，其结果，图13的恒流源4被顺序循环选择。
因而，图13的各恒流源4被以同一概率选择，各恒流源4的误差(噪声)被噪声修整。
但是，图14以及图15所示的选择电路，具有12个开关部件SB。即，在进行DWA译码时，必须在图13的电路中新增加这12个开关部件SB。或者，如图15所示，各个开关部件SB由3个D型触发器电路(D-FF)、2个EX-OF(异电路)门电路、2个排列替换门电路构成。
因而，在USP5,404,142中揭示的D/A转换器中，存在选择电路(硬件)复杂化以及大规模化的问题。
以下，作为以往的D/A变换器的第3例，说明在USP5,539,403中揭示的D/A变换器。
在USP5,539,403中揭示的D/A变换器在进行DWA译码这一点上和上述的第2例相同。本例子的选择电路的特征在于：使用ROM进行DWA译码。排列替换算法，和图14以及图15的选择电路相同，但因为具有ROM，其结果，存在选择电路(硬件)复杂化以及大规模化的问题。
在上述以往的D/A变换器中，如果想要用DWA译码进行噪声修整，实现高精度的D/A变换，则存在特别是D/A变换器的选择电路的硬件规模增大，另外，随硬件规模增大成本增高的问题。
发明内容
本发明就是为了解决上述的问题而提出的，其目的在于：使硬件不太大，可以进行高精度的D/A变换，另外，提供可以在对低成本化和低消耗电力化也有贡献的D/A变换器中使用的选择电路，进而提供使用该选择电路的D/A变换器以及A/D变换器。
为了实现上述目的，本发明的选择电路包括：逻辑电路，被提供n位、(2p+1)值(2n≥2p≥2，n和p是整数)的输入信号m(m是满足2p≥m≥0的整数)，根据上述输入信号的高位(n-1)位，生成共同具有忽略上述输入信号m的最低位位的值的1/2的值的1组内部信号，当上述输入信号m具有奇数值时，在每次输入具有上述奇数值的上述输入信号时，对于上述1组内部信号交互加上1，生成第1和第2信号；第1信号处理电路，它具有上述p个第1输出端子，根据上述第1信号，从上述p个第1输出端子中选择与上述第1信号的值对应的数的输出端子，与此同时，以上述p个第1输出端子的各个的选择概率大致相等地进行上述p个输出端子的选择；第2信号处理电路，它具有上述p个第2输出端子，根据上述第2信号，从上述p个第2输出端子中选择与上述第2信号的值对应的数的输出端子，与此同时，以上述p个第2输出端子的各个的选择概率大致相等地进行上述p个输出端子的选择。
上述第1以及第2输出端子中被选择出的输出端子的合计数，等于上述输入信号的值m。
上述逻辑电路具备，第1电路，它对于上述输入信号m，取忽略上述输入信号m的最低位位的值的1/2，生成上述1组内部信号；第2电路，它在上述输入信号m具有偶数值时，直接输出上述1组内部信号，在上述输入信号m具有奇数值时，在上述1组内部信号的某一方上加上1的同时，在每次输入具有上述奇数值的上述输入信号时，对上述1组内部信号交替进行上述加1的操作。
上述输入信号m由2进制数表示。
上述第1和第2信号处理电路，各自具有p个寄存器，并且，具有只指定其中1个寄存器的第1和第2指定电路。
上述第1指定电路，根据在上述p个寄存器中目前被指定的寄存器的位置和上述第1信号的值，确定下次指定的1个寄存器，上述第2指定电路，根据在上述p个寄存器中现在被指定的寄存器的位置和上述第2信号的值，确定下次指定的1个寄存器。
上述第1指定电路，在上述第1信号的值是0或者p的情况下，直接指定目前被指定的寄存器，在上述第1信号的值是从1到p-1的值中的1个的情况下，重新指定目前已被指定的寄存器之外的寄存器，上述第2指定电路，在上述第2信号的值是0或者p的情况下，直接指定目前已被指定的寄存器，在上述第2信号的值是从1到p-1的值之中的1个时，重新指定目前已被指定的寄存器以外的寄存器。
上述第1指定电路，在上述第1信号反复同一值的情况下动作，不指定同一寄存器，上述第2指定电路，在上述第2信号重复同一值的情况下动作，不指示同一寄存器。
在上述p的值是2的情况下，在上述第1以及第2指定电路内，配置1个寄存器，根据上述1个寄存器的输出值指定上述p个寄存器中的1个。
上述第1指定电路，根据目前被指定的寄存器的位置和上述第1信号的值，从上述p个寄存器中选择0个以上p个以下的寄存器，上述第2指定电路，根据目前被指定的寄存器的位置和上述第2信号的值，从上述p个寄存器中选择0个以上p个以下的寄存器。
在上述第1信号处理电路中，从上述p个寄存器中选择出的寄存器的输出信号为1，在上述第2信号处理电路中，从上述p个寄存器中选择出的寄存器的输出信号为1。
在上述第1信号处理电路中，当上述被选择出的寄存器的数是1个以上时，通常，选择目前已被选择的1个寄存器，在上述第2信号处理电路中，当上述被选择出的寄存器的数是1个以上的情况下，通常，选择目前已被选择的1个寄存器。
在上述第1和第2信号处理电路中，具备错误检测电路，它在检测出从上述p个寄存器中被选择出的寄存器的数是1以外的情况下，强制地把被选择出的寄存器的数设置为1。
本发明采用的D/A变换器，具备上述选择电路，以及根据由上述选择电路选择出的上述的第1和第2输出端子数生成模拟信号的信号生成电路。
本发明采用的A/D变换器，具备把输入部分的模拟信号转换为数字信号的A/D变换部分，D/A变换上述数字信号反馈到上述输入部分的反馈部分，上述反馈部分的D/A变换电路，具备上述的选择电路，和根据由上述选择电路选择出的上述的第1以及第2输出端子的数生成模拟信号的信号生成电路。
附图说明
图1是展示本发明的第1实施方案的选择电路的图。
图2是可以使用图1的选择电路的D/A变换器的图。
图3是展示图2的运算放大器的反向输入的电流波形的一例的图。
图4是展示可以使用图1的选择电路的A/D变换器的图。
图5是展示本发明的第2实施方案的选择电路的图。
图6是图5的错误检测电路的例子的图。
图7的图5的开关电路的例子的图。
图8是展示可以使用图5至7的选择电路的D/A变换器的图。
图9是展示图8的运算放大器的反向输入的电流波形的一例的图。
图10是展示用本发明和以往比较元件间误差和S/N值的关系图。
图11用本发明和以往比较元件间误差和畸变值的关系的图。
图12是采用DWA译码的选择方式的图。
图13是展示以往的D/A变换器的电路例子的图。
图14是展示以往的选择电路的例子的图。
图15是展示图14的开关部件SB的图。
具体实施方式
以下参照附图详细说明本发明的选择电路。
图1展示了本发明的第1实施方案的选择电路。
本发明的选择电路，具有二个数据处理电路11a、11b。数据处理电路11a控制输出OUT1、OUT2，数据处理电路11b控制输出OUT3、OUT4。
输入数据，假设为5值(p＝2)。输入值m的值为0～4的整数。另外，m以2进制数输入，在本发明中在m的3位数据中取高位2位(MSB，2SB)表示的值的1/2，在两个数据处理电路11a、11b中使用它们。
例如，在MSB＝0，2SB＝1时，忽略最低位位(LSB)后被1/2的值(在1、2位2进制数中是01)分别被输入二个数据处理电路11a、11b中。
另外，根据3位数据中LSB表示的值，确定是否在高位2位表示的值上加1。
在LSB＝0的情况下，高位2位的值直接作为2位数据被输入二个数据处理电路11a、11b。这是指m被1/2后输入。
在LSB＝1的情况下，在被输入到二个数据处理电路11a、11b的某一方的高位2位的2位数据上加算1。二个数据处理电路11a、11b的另一方把高位2位的值直接作为2位数据输入。这是指对于奇数m加上1后输入的一方输入(m+1)/2，不加上1的一方输入(m-1)/2。如果加上两输入值则变为m。总之，被输入到二个数据处理电路11a、11b中的值的合计值，作为结果与输入信号相等。而且，在二个数据处理电路11a、11b中选择对应输入值的数的输出端子。即，选择根据输入信号m的数的输出端子。
图1的选择电路的顺序表示在表5的真值表中。
在本发明的选择电路中，当5值数据m是偶数(0，2，4)的情况下，在数据处理电路11a的输出OUT1、OUT2中成为H(被选择)的数，和在数据处理电路11b的输出OUT3、OUT4中成为H(被选择)的数相等。在5值数据m是0的情况下，OUT1～4，全部为L(未被选择)。在m＝2的情况下，OUT1、OUT2中的一方变为H，OUT3、OUT4中的一方变为H。在m＝4的情况下，OUT1～4，全部变为H(被选择)。
在本发明的选择电路中，在5值数据m是奇数(1，3)的情况下，数据处理电路11a的输出OUT1、OUT2中变为H(被选择)的数，和数据处理电路11b的输出OUT3、OUT4中变为H(被选择)的数不相等。
在5值数据m是1的情况下，处于以下状态之一：OUT1、OUT2中的一方变为H，OUT3、OUT4的两方变为L；或者，OUT1、OUT2的两方变为L，OUT3、OUT4中的一方变为H。如上所述，OUT1、OUT2组和OUT3、OUT4组的哪一组中两方被选择为L由每次m以奇数被输入时交互转换。
在m＝3的情况下，处于以下状态之一：OUT1、OUT2中的一方变为H，OUT3、OUT4的两方变为H；或者，OUT1、OUT2的两方变为H，OUT3、OUT4中的一方变为H。这种情况下，OUT1、OUT2组和OUT3、OUT4组的哪一组中两方被选择为H由每次m以奇数输表一
指示符寄存器，在被选择的输出端子的数是1个以上的情况下，指定最初被选择的输出端子的位置。例如，在数据处理电路11a中，指示符寄存器，当指定输出OUT的寄存器的情况下，表示数据LSB1、MSB1选择1个输出端子时，选择输出OUT1的寄存器，并且OUT1变为“1”。其后，指示符寄存器的输出改变，指定输出OUT2的寄存器。
另外，在数据处理电路11a中，指示符寄存器，当指定输出OUT1的寄存器的情况下，表示数据LSB1、MSB1选择2个输出端子时，选择输出OUT1、OUT2的2个寄存器，并且，OUT1以及OUT2都变为“1”。另外，这种情况下，在表示数据LSB1、MSB1选择0个输出端子时，2个寄存器都变为非选择状态，并且OUT1以及OUT2都变为“0”。在这些情况下，指示符寄存器的输出，直接继续指定输出OUT1的寄存器。
通过以上的动作，可以使4个输出端子OUT1、OUT2、OUT3、OUT4成为H(被选择)的概率相等。
图2展示可以适用图1的选择电路的D/A变换器。
在该D/A变换器中采用多位·∑Δ调制方式。图1的选择电路的输出OUT1～4与图2的输出OUT1～4对应。
4个倒相器Inv.1，Inv.2，Inv.3，Inv.4中变为L(被选择)的倒相器的数依赖5值数据m。例如，在m＝0时，4个倒相器Inv.1，Inv.2，Inv.3，Inv.4全部的输出为H(未被选择)，在m＝1，2，3，4时，4个倒相器Inv.1，Inv.2，Inv.3，Inv.4的输出中变为L的倒相器的数分别变为1，2，3，4。
表6展示在图2的D/A变换器中适用了图1的选择电路时的5值数据和倒相器Inv.1，Inv.2，Inv.3，Inv.4的输出的关系。另外，图中，白圈表示选择(1/2占空比(duty)L输出)。
表6
                          PDWA  连接方式
                                   选择：○
  选择：○
   5值输出   数据   1   2   3   4
   +2   4   ○   ○   ○   ○
   -1   1   ●   ●   ○   ●
   0   2   ○   ●   ●   ○
   +1   3   ○   ○   ○   ●
   +2   4   ○   ○   ○   ○
   -1   1   ●   ●   ●   ○
   -2   0   ●   ●   ●   ●
   0   2   ●   ○   ○   ●
   +1   3   ○   ○   ●   ○
   0   2   ○   ●   ○   ●
   -2   0   ●   ●   ●   ●
   0   2   ●   ○   ●   ○
   -1   1   ●   ●   ○   ●
   +2   4   ○   ○   ○   ○
   +1   3   ○   ○   ●   ○
   -2   0   ●   ●   ●   ●
   -1   1   ●   ●   ○   ●
   +1   3   ○   ○   ●   ○
   -2   0   ●   ●   ●   ●
   0   2   ○   ●   ○   ●
   -1   1   ●   ●   ●   ○
   +2   4   ○   ○   ○   ○
   -2   0   ●   ●   ●   ●
   +1   3   ○   ○   ○   ●
   -1   1   ●   ●   ●   ○
   0   2   ●   ○   ○   ●
   +2   4   ○   ○   ○   ○
   +1   3   ○   ○   ●   ○
   0   2   ○   ●   ○   ●
把表6所示的本发明的选择方式，新称为PDWA译码。
PDWA译码的特征是，4个倒相器Inv.1，Inv.2，Inv.3，Inv.4，被分为2个倒相器Inv.1、Inv.2，和2个倒相器Inv.3、Inv.4，选择电路如此动作，使得在倒相器Inv.1、Inv.2组中各倒相器的选择概率相等，并且，在倒相器Inv.3、Inv.4组中各倒相器的选择概率相等。另外，在3位(5值)数据中取高位2位(MSB，2SB)的值的1/2，只用该被1/2后的值的数，在倒相器Inv.1、Inv.2组中以及倒相器Inv.3、Inv.4组分别选择倒相器的这些动作和上述相同。
另外，在最低位(LBS)是1时，即，3位(5值)数据是奇数时，在每次输入该奇数数据时，在倒相器Inv.1、Inv.2组和倒相器Inv.3、Inv.4组中交互转换由该LSB选择的倒相器。
由此4个倒相器Inv.1，Inv.2，Inv.3，Inv.4，分别以同一概率被选择，倒相器Inv.1，Inv.2，Inv.3，Inv.4，和由被连接在其上的电阻R产生的误差(噪声)，被噪声修整到频带外。其结果，可以提供具有高S/N的D/A变换器。
再有，表7展示图2的D/A变换器的动作。但是，在表7中，为了简单，展示了根据扰频5值数据前的被温度计译码后的5值数据直接进行D/A变换的情况
表7
   5值    INV.1    INV.2    INV.3    INV.4   (5)     注入电流
   4    L′    L′    L′    L′   2L     -VDD/R
   3    L′    L′    L′    H   2L     -VDD/2R
   2    L′    L′    H    H   2L     0
   1    L′    H    H    H   2L     +VDD/2R
   0    H    H    H    H   2L     +VDD/R
L′＝1/2占空比
另外，图3展示被输入到图2的运算放大器的负输入节点中的电流波形i和模拟电压输出波形。本例子的波形也是为了简单，根据扰频5值数据前的被温度计译码后的5值数据直接进行D/A变换的情况。另外，由运算放大器的反馈容量产生低通滤波器的效果也可以忽略。
图4展示把图1的选择电路适用于多位∑Δ调制方式的A/D变换器时的构成例子。
在本例子的A/D变换器中的反馈部分的动作(D/A变换动作)，和图2的D/A变换器的动作大致相同。但是，3位(5值)数据，通过在4个模拟比较电路CMP1、CMP2、CMP3、CMP4以及逻辑电路21中A/D变换在A/D变换部分中的模拟积分器输出电路20的输出得到。
再有，表8展示比较电路输出和A/D变换值的关系。
表8
   INT.OUT   CMP1   CMP2   CMP3   CMP4    MSB    2SB    LSB    2’sComp*
   ⑤   +   +   +   +    1    0    0    010
   ④   -   +   +   +    0    1    1    001
   ③   -   -   +   +    0    1    0    000
   ②   -   -   -   +    0    0    1    111
   ①   -   -   -   -    0    0    0    110
*2’s Comp通过在自然2进制数上加上110得到。
在这种A/D变换电路中，反馈部分D/A变换电路中的倒相器Inv.1，Inv.2，Inv.3，Inv.4，和由与倒相器连接的电阻R产生的误差(噪声)，也被噪声修整在信号频带外。因而，在本例子的A/D变换器中，可以进行高S/N的A/D变换。
图5至图7展示本发明的实施方案2的选择电路。
本发明的选择电路，具有二个数据处理电路11a、11b。数据处理电路11a，控制输出OUT1、OUT2、OUT3，数据处理电路11b，控制输出OUT4、OUT5、OUT6。
输入数据假设为7值(p＝3)。输入值m的值为0～6的整数。另外，m以2进制数输入。在本发明中取m的3位数据中高位2位(MSB，2SB)表示的值的1/2，在二个数据处理电路11a、11b中使用该值。
例如，在MSB＝0，2SB＝1时，忽略最低位位(LSB)后被1/2的值(在1，2位2进制数中是01)分别被输入到二个数据处理电路11a、11b中。
另外，根据3位数据中LSB表示的值，确定是否在高位2位表示的值上加上1。
当LSB＝0的情况下，高位2位的值直接作为2位数据被输入二个数据处理电路11a、11b中。它是把m二分之一后输入。
在LSB＝1的情况下，在被输入到二个数据处理电路11a、11b的某一方中的高位2位的2位数据上加上1。在二个数据处理电路11a、11b的另一方中把高位2位的值直接作为2位数据输入。这在对奇数m加上1后输入的一方输入(m+1)/2，在不加上1的一方输入(m-1)/2。如果加上两输入值则设置为m。总之，被输入到二个数据处理电路11a、11b中的值的合计值，作为结果与输入信号m相等。而且，在二个数据处理电路11a、11b中选择与输入值相应的个数的输出端子。即，选择与输入信号m相应的个数的输出端子。
该图5至图7的选择电路的顺序展示在表9和表10的真值表中。
表9
   7值    MSB    2SB    LSB     LF   MSB2   LSB2   MSB1   LSB1
   0    0    0    1     0   0   0   0   0
   0    0    0    1     1   0   0   0   0
   1    0    1    0     0   0   1   0   0
   1    0    1    0     1   0   0   0   1
   2    0    1    1     0   0   1   0   1
   2    0    1    1     1   0   1   0   1
   3    1    0    0     0   1   0   0   1
   3    1    0    0     1   0   1   1   0
   4    1    0    1     0   1   0   1   0
   4    1    0    1     1   1   0   1   0
   5    1    1    0     0   1   1   1   0
   5    1    1    0     1   1   0   1   1
   6    1    1    1     0   1   1   1   1
   6    1    1    1     1   1   1   1   1
表10
         指示符             输出
   7值/2    RST     MSB1(2)   LSB1(2)  Q1(4)  Q2(5)  Q3(6)  Q1’(4’)  Q2’(5’)  Q3’(6’)   oT1(4)   oT2(5)   oT3(6)
   -    1     0   0  1  0  0  1  0  0   0   0   0
   0    0     0   0  1  0  0  1  0  0   0   0   0
   0    0     0   0  0  1  0  0  1  0   0   0   0
   0    0     0   0  0  0  1  0  0  1   0   0   0
   1    0     0   1  1  0  0  0  1  0   1   0   0
   1    0     0   1  0  1  0  0  0  1   0   1   0
   1    0     0   1  0  0  1  1  0  0   0   0   1
   2    0     1   0  1  0  0  0  0  1   1   1   0
   2    0     1   0  0  1  0  1  0  0   0   1   1
   2    0     1   0  0  0  1  0  1  0   1   0   1
   3    0     1   1  1  0  0  1  0  0   1   1   1
   3    0     1   1  0  1  0  0  1  0   1   1   1
   3    0     1   1  0  0  1  0  0  1   1   1   1
在本发明的选择电路中当7值数据m是偶数(0，2，4，6)的情况下，数据处理电路11a的输出OUT1、OUT2、OUT3中成为H(被选择)的电路数，和数据处理电路11b的输出OUT4、OUT5、OUT6中的成为H(被选择)的电路数相等。当7值数据m是0的情况下，OUT1～6全部为L(未被选择)。在m＝2的情况下OUT1、OUT2、OUT3中的一个成为H，OUT4、OUT5、OUT6中的一个成为H。在m＝4的情况下OUT1、OUT2、OUT3中的二个成为H，OUT4、OUT5、OUT6中的二个变为H。当m＝6的情况下OUT1～6全部变为H(被选择)。
在本发明的选择电路中当7值数据m是奇数(1，3，5)的情况下，数据处理电路11a的输出OUT1、OUT2、OUT3中的变为H(被选择)的电路数，和数据处理电路11b的输出OUT4、OUT5、OUT6中变为H(被选择)的电路数不相等。
当7值数据m是1的情况下，处于以下两组状态之一：OUT1、OUT2、OUT3中的一个变为H，OUT4、OUT5、OUT6的全部变为L；或者，OUT1、OUT2、OUT3的全部变为L，OUT4、OUT5、OUT6中的一个变为H。如上所述，OUT1、OUT2、OUT3组和OUT4、OUT5、OUT6组的哪一组全部变为L，在每次m是奇数输入时交互转换。
在m＝3的情况下，处于以下两组状态之一：OUT1、OUT2、OUT3中的一个变为H，OUT4、OUT5、OUT6中的二个变为H；或者，OUT1、OUT2、OUT3的中的二个变为H，OUT4、OUT5、OUT6中的一个变为H。这种情况下，OUT1、OUT2、OUT3组和OUT4、OUT5、OUT6组的哪组全部选择H，也是在每次m是奇数输入时交互转换。
在m＝5时的情况下，处于以下两组状态之一：OUT1、OUT2、OUT3中的二个变为H，OUT4、OUT5、OUT6的全部变为H；或者，OUT1、OUT2、OUT3的全部变为H，OUT4、OUT5、OUT6中的二个变为H。这种情况下，OUT1、OUT2、OUT3组和OUT4、OUT5、OUT6组的哪组选择二个H，也是在每次m奇数输入时交互转换。
在数据处理电路11a内，从被输入的值和指示符寄存器(在图5中是输出Q1、Q2、Q3的D-FF)的值中，以同一概率选择OUT1、OUT2、OUT3，在数据处理电路11b内，从被输入的值和指示符寄存器(在图5中是输出Q4、Q5、Q6的D-FF)的值中，以同一概率选择OUT4、OUT5、OUT6。
指示符寄存器，在被选择的输出端子的数在1个以上时，指定最初被选择的输出端子的位置。例如，在数据处理电路11a中，指示符寄存器，当指定了输出OUT1的寄存器的情况下，表示数据LSB1、MSB1选择1个输出端子时，选择输出OUT1的寄存器，并且，OUT1变为“1”。其后，指示符寄存器的输出改变，指定输出OUT2的寄存器。另外，指示符寄存器，当指定了输出OUT2的寄存器的情况下，表示数据LSB1、MSB1选择1个输出端子时，选择输出OUT2的寄存器，并且OUT2变为“1”，其后，指示符寄存器的输出改变，指定输出OUT3的寄存器。另外，指示符寄存器，当指定了输出OUT3的寄存器的情况下，表示数据LSB1、MSB1选择1个输出端子时，选择输出OUT3的寄存器，并且，OUT3变为“1”。其后，指示符寄存器的输出改变，指定输出OUT1的寄存器。
另外，在数据处理电路11a中，指示符寄存器，当指定输出OUT1的寄存器的情况下，表示数据LSB1、MSB1选择2个输出端子时，选择输出OUT1、OUT2的2个寄存器，并且，OUT1和OUT2都变为“1”。其后，指示符寄存器的输出改变，指定输出OUT3的寄存器。另外，指示符寄存器，当指定输出OUT1的寄存器的情况下，表示数据LSB1、MSB1选择0个输出端子时，3个寄存器都为非选择状态，并且，OUT1和OUT2和OUT3都为“0”。而后，指示符寄存器的输出，直接继续指定输出OUT1的寄存器。
通过以上动作，可以使6个输出端子OUT1、OUT2、OUT3、OUT4、OUT5、OUT6变为“H”(被选择)的概率相等。
再有，在图5至图7的选择电路中，例如，在由于非常大的噪声，和电源VDD的不稳定等，产生误动作的情况下，错误检测电路执行ERROR-DETECT动作，其结果，选择电路，恢复正常的状态。
图8展示可以适用图5至图7的选择电路的D/A变换器。
在该D/A变换器中，采用多位·∑Δ调制方式。图5至图7的选择电路的输出OUT1～6，与图8的输出OUT1～6对应。
6个倒相器Inv.1，Inv.2，Inv.3，Inv.4，Inv.5，Inv.6的输出中成为L(被选择)的倒相器数，依赖于7值数据m。例如，在m＝0时，6个倒相器Inv.1，Inv.2，Inv.3，Inv.4，Inv.5，Inv.6的全部的输出变为H(未被选择)，在m＝1，2，3，4，5，6时，6个倒相器Inv.1，Inv.2，Inv.3，Inv.4，Inv.5，Inv.6的输出中变为L的倒相器数，分别变为1，2，3，4，5，6。
表11展示在图8的D/A变换器中适用图5至图7的选择电路情况下的7值数据和倒相器Inv.1，Inv.2，Inv.3，Inv.4，Inv.5，Inv.6的输出的关系。另外，图中，白圈表示选择(1/2占空比L输出)。
表11
                           PDWA连接方式
                    选择：○
  7值     数据   1   2   3   4   5   6
  +2     5   ○   ○   ●   ○   ○   ○
  -1     2   ●   ●   ○   ○   ●   ●
  0     3   ○   ○   ●   ●   ○   ●
  +1     4   ○   ●   ○   ○   ●   ○
  +3     6   ○   ○   ○   ○   ○   ○
  +2     5   ●   ○   ○   ○   ○   ○
  -2     1   ○   ●   ●   ●   ●   ●
  0     3   ●   ○   ●   ●   ○   ○
  +1     4   ○   ●   ○   ○   ○   ●
  -3     0   ●   ●   ●   ●   ●   ●
  -2     1   ●   ○   ●   ●   ●   ●
  0     3   ●   ●   ○   ○   ●   ○
  -1     2   ○   ●   ●   ●   ○   ●
  +3     6   ○   ○   ○   ○   ○   ○
  +2     5   ○   ○   ○   ○   ●   ○
  -2     1   ●   ●   ●   ●   ○   ●
  -1     2   ●   ○   ●   ●   ●   ○
  +1     4   ○   ●   ○   ○   ○   ●
  -2     1   ●   ○   ●   ●   ●   ●
  0     3   ●   ●   ○   ○   ●   ○
  -1     2   ○   ●   ●   ●   ○   ●
  +3     6   ○   ○   ○   ○   ○   ○
  -3     0   ●   ●   ●   ●   ●   ●
  +2     5   ○   ○   ○   ○   ●   ○
  -1     2   ●   ○   ●   ●   ○   ●
  -3     0   ●   ●   ●   ●   ●   ●
  +3     6   ○   ○   ○   ○   ○   ○
  +2     5   ○   ●   ○   ○   ○   ○
  0     3   ●   ○   ○   ●   ●   ○
  -3     0   ●   ●   ●   ●   ●   ●
  +1     4   ○   ○   ●   ○   ○   ●
把表11所示的本发明的选择方式，如上述那样称为PDWA译码。
PDWA译码的特征是，6个倒相器Inv.1，Inv.2，Inv.3，Inv.4，Inv.5，Inv.6，被分为3个倒相器Inv.1、Inv.2、Inv.3，和3个倒相器Inv.4、Inv.5、Inv.6，选择电路如此动作，使得在倒相器Inv.1、Inv.2、Inv.3组中各倒相器的选择概率相等，并且，在倒相器Inv.4、Inv.5、Inv.6组中各倒相器的选择概率相等。另外，在3位(7值)数据中取高位2位(MSB，2SB)的值的1/2，只用该被1/2后的值的数，在倒相器Inv.1、Inv.2、Inv.3组中以及倒相器Inv.4、Inv.5、Inv.6组中分别选择倒相器的这些动作和上述相同。
另外，最低位位(LSB)是1时，即，3位(7值)数据是奇数时，在每次输入该奇数数据时，在倒相器Inv.1、Inv.2、Inv.3组和倒相器Inv.4、Inv.5、Inv.6中，交互转换由该LSB选择的倒相器。
由此，6个倒相器Inv.1，Inv.2，Inv.3，Inv.4，Inv.5，Inv.6，分别以同一概率被选择，倒相器Inv.1，Inv.2，Inv.3，Inv.4，Inv.5，Inv.6，和由被连接在倒相器上的电阻R产生的误差(噪声)，被噪声修整在频带外。其结果，可以提供具有高S/N的D/A变换器。
再有，表12展示图8的D/A变换器的动作。但是，在表12中，为了简单，展示根据扰频7值数据前的被温度计译码的7值数据直接进行D/A变换的情况。
表12
 7值输出   数据   INV.1   INV.2   INV.3   INV.4   INV.5   INV.6   (7)   注入电流
 +3   6   L′   L′   L′   L′   L′   L′   3L   -3VDD/2R
 +2   5   L′   L′   L′   L′   L′   H   3L   -2VDD/2R
 +1   4   L′   L′   L′   L′   H   H   3L   -VDD/2R
 0   3   L′   L′   L′   H   H   H   3L   0
 -1   2   L′   L′   H   H   H   H   3L   +VDD/2R
 -2   1   L′   H   H   H   H   H   3L   +2VDD/2R
 -3   0   H   H   H   H   H   H   3L   +3VDD/2R
L′＝1/2占空比
另外，图9展示被输入到图8的运算放大器的负输入节点上的电流波形i和模拟电压输出波形。本例子中，也是为了简单，展示根据扰频7值数据前的被温度计译码的7值数据直接进行D/A变换的情况。另外，由运算放大器产生的低通滤波器的效果也忽略。
以上，说明了本发明的选择电路以及使用它的D/A变换器(或者A/D变换器)，而以下，模拟使用本发明的选择电路时的噪声修整效果。
图10和图11展示采用本发明的噪声修整效果的模拟效果。
这些图是把本发明的选择电路适用于具有7值输出的2次∑Δ调制器情况下的模拟结果。没有扰频，是以往的温度计译码，扰频1，是以往的DWA译码，扰频2，是本发明的PDWA译码。
在图10中，横轴表示元件间误差，纵轴表示S/N值。从该模拟结果可以知道以下效果。
在不实施扰频的情况下，如果元件间误差存在1％，则S/N值急剧下降到60dB。另外，如果元件误差逐渐变大，则S/N值也随之下降，例如，如果元件间误差达到10％，则S/N达到40dB。
通常，因为元件间误差即便估计得很少，也存在数个％，所以在不实施扰频的以往的产品中，不能得到满意的性能，其实用性非常低。
与此相反，在扰频1、2中，在元件间误差都在1％时，S/N值，相对元件间误差为0时只降低1dB，另外，即使假设元件间误差达到10％，S/N值的下降是15dB，S/N值不会低于80dB。
这样，如果使用本发明的选择电路(或者排列替换算法)，则不会显著增大硬件的规模，可以得到和DWA译码同等程度的，充分大的S/N值，例如，可以进行高精度的D/A变换。
在图11中，横轴表示元件间误差，纵轴表示畸变值THD+N。从该模拟结果可以看出以下效果。
在不实施扰频的情况下，如果存在1％的元件间误差，则THD+N值恶化到-55dB。另外，如果元件间误差逐渐增大，则THD+N值也随之降低，例如，如果元件间误差达到10％，则THD+N值达到-40dB。
与此相反，在扰频1、2中，在元件间误差都在1％时，THD+N值，相对元件间误差为0时只恶化了1dB，另外，即使假设元件间误差达到10％，THD+N值的恶化是17dB，THD+N值保持-80dB以下。
这样，如果使用本发明的选择电路(或者排列替换算法)，则不会显著增大硬件的规模，可以得到和DWA译码同等程度的，非常良好的THD+N值，例如，可以进行高精度的D/A变换。
如上所述，如果采用本发明的选择电路和使用该选择电路的D/A(或者A/D)变换器，则硬件规模不会过大地增加，可以把模拟元件对变换精度的影响抑制在最小限度。因此，不把动作速度设置得很高，就可以进行高精度的变换。另外，因为由于元件间误差的影响小，不需要高精度的模拟元件，所以不需要高成本的制造方法和修整等需要成本的技术，其结果，还可以对成品的低价格化作出贡献。进而，通过动作速度的降低，还可以谋求低消耗电力。

Claims (15)

1.一种选择电路，其特征在于具备：
逻辑电路，被提供n位、(2p+1)值(2n≥2p≥2，n和p是整数)的输入信号m(m是满足2p≥m≥0的整数)，根据上述输入信号的高位(n-1)位，生成共同具有忽略上述输入信号m的最低位后的值的1/2的值的1组内部信号，在上述输入信号m具有奇数值的情况下，在每次输入具有上述奇数值的上述输入信号时，对上述1组内部信号交互地加上1，生成第1和第2信号；
第1信号处理电路，具有上述p个第1输出端子，根据上述第1信号，在从上述P个第1输出端子中选择与上述第1信号的值对应的数的输出端子的同时，上述p个第1输出端子的各自的选择概率相等地进行上述p个输出端子的选择；
第2信号处理电路，具有上述p个第2输出端子，根据上述第2信号，在从上述P个第2输出端子中选择与上述第2信号的值对应的数的输出端子的同时，上述p个第2输出端子的各自的选择概率相等地进行上述p个输出端子的选择。
2.如权利要求1所述的选择电路，其特征在于：在上述第1和第2输出端子中被选择出的输出端子的合计数，等于上述输入信号的值m。
3.如权利要求1所述的选择电路，其特征在于：
上述逻辑电路具备，
第1电路，对上述输入信号m，取忽略上述输入信号m的最低位后的值的1/2，生成上述1组的内部信号；
第2电路，在上述输入信号m具有偶数值的情况下，直接输出上述1组内部信号，在上述输入信号m具有奇数值的情况下，在上述1组内部信号的某一方上加上1的同时，在每次输入具有上述奇数值的上述输入信号时，对上述1组内部信号交互进行上述加1的加法运算。
4.如权利要求1所述的选择电路，其特征在于：上述输入信号m，由2进制数表示。
5.如权利要求1所述的选择电路，其特征在于：上述第1和第2信号处理电路，各自具有p个寄存器，并且，具有只指定其中的1个寄存器的第1和第2指定电路。
6.如权利要求5所述的选择电路，其特征在于：上述第1指定电路，根据在上述p个寄存器中目前指定的寄存器的位置和上述第1信号，确定下次指定的1个寄存器，上述第2指定电路，根据在上述p个寄存器中目前指定的寄存器的位置和上述第2信号，确定下次指定的1个寄存器。
7.如权利要求6所述的选择电路，其特征在于：上述第1指定电路，在上述第1信号的值是0或者p的情况下，直接指定目前已指定的寄存器，在上述第1信号的值是从1到p-1的值之中的1个时，重新指定目前已指定的寄存器以外的寄存器，上述第2指定电路，在上述第2信号的值是0或者p的情况下，直接指定目前已指定的寄存器，在上述第2信号的值是从1到p-1的值之中的1个时，重新指定目前已指定的寄存器以外的寄存器。
8.如权利要求7所述的选择电路，其特征在于：上述第1指定电路，在上述第1信号反复同一值的情况下动作，不指定同一寄存器，上述第2指定电路，在上述第2信号反复同一值的情况下动作，不指定同一寄存器。
9.如权利要求8所述的选择电路，其特征在于：在上述p的值是2的情况下，在上述第1和第2指定电路内，配置1个寄存器，根据上述1个寄存器的输出值指定上述p个寄存器中的1个。
10.如权利要求5至9的任一项所述的选择电路，其特征在于：上述第1指定电路，根据目前被指定的寄存器的位置和上述第1信号的值，从上述p个寄存器中选择0个以上p个以下的寄存器，上述第2指定电路，根据目前被指定的寄存器的位置和上述第2信号的值，从上述p个寄存器中选择0个以上p个以下的寄存器。
11.如权利要求10的选择电路，其特征在于：在上述第1信号处理电路中，在上述p个寄存器中被选择出的寄存器的输出信号为1，在上述第2信号处理电路中，在上述p个寄存器中被选择出的寄存器的输出信号为1。
12.如权利要求11所述的选择电路，其特征在于：在上述第1信号处理电路中，当上述被选择的寄存器的数是1个以上的情况下，常常选择上述已被指定的1个寄存器，在上述第2信号处理电路中，当上述被选择的寄存器的数是1个以上的情况下，常常选择上述已被指定的1个寄存器。
13.如权利要求8所述的选择电路，其特征在于：在上述第1和第2信号处理电路中具备错误检测电路，它检测出在上述p个寄存器中被选择出的寄存器数在1个以外的情况，并强制把选择的寄存器数设置为1。
14.一种D/A变换器，其特征在于具备选择电路和信号生成电路，
该选择电路包括：
逻辑电路，被提供n位、(2p+1)值(2n≥2p≥2，n和p是整数)的输入信号m(m是满足2p≥m≥0的整数)，根据上述输入信号的高位(n-1)位，生成共同具有忽略上述输入信号m的最低位后的值的1/2的值的1组内部信号，在上述输入信号m具有奇数值的情况下，在每次输入具有上述奇数值的上述输入信号时，对上述1组内部信号交互地加上1，生成第1和第2信号；
第1信号处理电路，具有上述p个第1输出端子，根据上述第1信号，在从上述P个第1输出端子中选择与上述第1信号的值对应的数的输出端子的同时，上述p个第1输出端子的各自的选择概率相等地进行上述p个输出端子的选择；
第2信号处理电路，具有上述p个第2输出端子，根据上述第2信号，在从上述P个第2输出端子中选择与上述第2信号的值对应的数的输出端子的同时，上述p个第2输出端子的各自的选择概率相等地进行上述p个输出端子的选择，
该信号生成电路，根据由上述选择电路选择出的第1和第2输出端子的数生成模拟信号。
15.一种A/D变换器，具有把输入部分的模拟信号变换为数字信号的A/D变换部分，和D/A变换上述数字信号反馈到上述输入部分的反馈部分，其特征在于上述反馈部分的D/A变换电路具备选择电路和信号生成电路，
该选择电路包括：
逻辑电路，被提供n位、(2p+1)值(2n≥2p≥2，n和p是整数)的输入信号m(m是满足2p≥m≥0的整数)，根据上述输入信号的高位(n-1)位，生成共同具有忽略上述输入信号m的最低位后的值的1/2的值的1组内部信号，在上述输入信号m具有奇数值的情况下，在每次输入具有上述奇数值的上述输入信号时，对上述1组内部信号交互地加上1，生成第1和第2信号；
第1信号处理电路，具有上述p个第1输出端子，根据上述第1信号，在从上述P个第1输出端子中选择与上述第1信号的值对应的数的输出端子的同时，上述p个第1输出端子的各自的选择概率相等地进行上述p个输出端子的选择；
第2信号处理电路，具有上述p个第2输出端子，根据上述第2信号，在从上述P个第2输出端子中选择与上述第2信号的值对应的数的输出端子的同时，上述p个第2输出端子的各自的选择概率相等地进行上述p个输出端子的选择，
该信号生成电路，根据由上述选择电路选择出的第1和第2输出端子的数生成模拟信号。
CNB011118725A 2000-03-28 2001-03-22 选择电路、d/a变换器以及a/d变换器 Expired - Fee Related CN1140057C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000088411A JP3725001B2 (ja) 2000-03-28 2000-03-28 選択回路、ｄ／ａ変換器及びａ／ｄ変換器
JP088411/2000 2000-03-28

Publications (2)

Publication Number Publication Date
CN1324144A CN1324144A (zh) 2001-11-28
CN1140057C true CN1140057C (zh) 2004-02-25

Family

ID=18604296

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011118725A Expired - Fee Related CN1140057C (zh) 2000-03-28 2001-03-22 选择电路、d/a变换器以及a/d变换器

Country Status (7)

Country Link
US (1) US6366228B2 (zh)
EP (1) EP1139570B1 (zh)
JP (1) JP3725001B2 (zh)
KR (1) KR100398013B1 (zh)
CN (1) CN1140057C (zh)
DE (1) DE60124027T2 (zh)
TW (1) TW498622B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795003B2 (en) * 2003-01-30 2004-09-21 Broadcom Corporation Hardware-efficient implementation of dynamic element matching in sigma-delta DAC's
KR100576821B1 (ko) * 2002-12-05 2006-05-10 주식회사 애트랩 이미지 신호처리 시스템
US7142142B2 (en) * 2004-02-25 2006-11-28 Nelicor Puritan Bennett, Inc. Multi-bit ADC with sigma-delta modulation
DE102004044407B4 (de) * 2004-09-14 2006-06-01 Infineon Technologies Ag Schaltung zur Bereitstellung eines Selektionssignals für einen Regelwert einer Regelgröße
TWI303929B (en) * 2005-04-20 2008-12-01 Realtek Semiconductor Corp Application circuit and method for shaping noise
TWI337810B (en) * 2007-08-10 2011-02-21 Realtek Semiconductor Corp Look-up table type data weighted average circuit and method of dynamic element matching
US8283946B2 (en) * 2010-04-15 2012-10-09 Micron Technology, Inc. Signaling systems, preamplifiers, memory devices and methods
JP2012065322A (ja) * 2010-09-17 2012-03-29 Asahi Kasei Electronics Co Ltd 高速データ加重平均
JP5644579B2 (ja) * 2011-02-22 2014-12-24 株式会社リコー オーディオミキシング装置及び方法並びに電子機器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8003948A (nl) * 1980-07-09 1982-02-01 Philips Nv Digitaal-analoog omzetter.
DE3771408D1 (de) * 1986-07-21 1991-08-22 Itt Ind Gmbh Deutsche Monolithisch integrierter digital/analog-wandler.
EP0319609B1 (de) * 1987-12-10 1992-04-22 Deutsche ITT Industries GmbH Digital/Analog-Wandler mit zyklischer Ansteuerung von Stromquellen
US4864215A (en) * 1988-02-16 1989-09-05 U.S. Philips Corp. Current source arrangement
GB8803627D0 (en) 1988-02-17 1988-03-16 Data Conversion Systems Ltd Digital to analogue converter
US5539403A (en) 1992-06-01 1996-07-23 Matsushita Electric Industrial Co, Ltd D/A conversion apparatus and A/D conversion apparatus
US5404142A (en) 1993-08-05 1995-04-04 Analog Devices, Incorporated Data-directed scrambler for multi-bit noise shaping D/A converters
US5977899A (en) * 1997-09-25 1999-11-02 Analog Devices, Inc. Digital-to-analog converter using noise-shaped segmentation
CA2229756A1 (en) * 1998-02-18 1999-08-18 Philsar Electronics Inc. Method and apparatus for correcting element mismatch in digital-to-analog converters
GB9803928D0 (en) * 1998-02-26 1998-04-22 Wolfson Ltd Digital to analogue converters
US6037888A (en) * 1998-03-23 2000-03-14 Pmc-Sierra Ltd. High accuracy digital to analog converter combining data weighted averaging and segmentation

Also Published As

Publication number Publication date
KR100398013B1 (ko) 2003-09-19
EP1139570B1 (en) 2006-10-25
CN1324144A (zh) 2001-11-28
JP2001274685A (ja) 2001-10-05
KR20010100826A (ko) 2001-11-14
DE60124027T2 (de) 2007-06-06
US6366228B2 (en) 2002-04-02
TW498622B (en) 2002-08-11
EP1139570A3 (en) 2004-04-07
US20020008649A1 (en) 2002-01-24
DE60124027D1 (de) 2006-12-07
EP1139570A2 (en) 2001-10-04
JP3725001B2 (ja) 2005-12-07

Similar Documents

Publication Publication Date Title
CN1290266C (zh) A/d转换器
CN1140057C (zh) 选择电路、d/a变换器以及a/d变换器
CN1499731A (zh) 低密度奇偶校验码解码装置和方法
CN1917373A (zh) 匹配动态元件的方法和多位数据转换器
CN1929314A (zh) 电容性数模和模数转换器
CN101056092A (zh) 具有可控的放大系数和输出阻抗的高速放大器和使用其的比较器
CN1150722A (zh) 在csd滤波器中处理信号的方法及适用于该方法的电路
CN1188950C (zh) 螺旋码的行内置换
CN1719733A (zh) 数字/模拟转换的方法与相关装置
US20120280845A1 (en) Switch sequencing for code-range-specific linearity improvement in digital-to-analog converters
CN1351422A (zh) 分段电路
CN1166069C (zh) 可变电流源及其产生方法
CN1832003A (zh) 使用短块编码器调制数据的技术
TWI439056B (zh) 動態元件匹配方法及系統
CN1783725A (zh) 模拟数字转换器与转换模拟信号至数字信号的方法
CN1881806A (zh) 数位/类比转换器
CN1720665A (zh) 快闪型模数转换器中电压阶跃的非线性分布
US6778119B2 (en) Method and apparatus for accurate digital-to-analog conversion
CN1945978A (zh) 采用积分非线性误差整形的流水线adc
CN1129866A (zh) 信号处理方法及其装置
CN1834897A (zh) 逐位进位加法器
CN1665142A (zh) 模数转换器
CN1306347A (zh) 12c逻辑的电流舵结构数模转换器
CN1493110A (zh) 特播解码器、特播解码方法以及存储该方法的存储介质
CN1092423C (zh) 数模转换装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040225

Termination date: 20170322