CN113921533A - 一种三维存储器件及其制造方法 - Google Patents
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Abstract
本申请提供一种三维存储器件及其制造方法，包括第一半导体结构和第二半导体结构，第一半导体结构包括第一衬底，第一衬底分为第一部分和第二部分，在第一部分上形成存储单元，在第二部分上形成第一***电路，第二半导体结构包括二衬底和位于第二衬底上的第二***电路，并且从第二衬底形成金属接触和接触焊盘，以作为***电路的电引出。也就是说，本申请实施例提供的三维存储器件中***电路不仅仅只设置在***电路晶圆，还设置在存储阵列晶圆，这样就能够降低***电路晶圆中***电路占用面积较大的问题，并且接触焊盘和金属接触在***电路晶圆中形成，相较于在存储阵列晶圆中形成，能够降低在进行电信号的传输时的隔离电容，提高存储器件的性能。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种三维存储器件及其制造方法。
背景技术
在三维存储器件的制备工艺中，通常是将两个不同的晶圆键合在一起得到三维存储器件，分别为存储阵列晶圆Array Wafer和***电路晶圆CMOS Wafer。但当前的三维存储器件存在CMOS Wafer中***电路占用面积较大的问题，最终形成的三维存储器件的尺寸也较大，不能满足存储器件降低尺寸的需求。
发明内容
有鉴于此，本申请的目的在于提供一种三维存储器件及其制造方法，能够解决***电路晶圆中***电路占用面积较大的问题。
本申请实施例提供一种三维存储器件，包括：
第一半导体结构，所述第一半导体结构包括第一衬底，所述第一衬底包括第一部分和第二部分；所述第一半导体结构包括设于所述第一部分上的堆叠层、贯穿所述堆叠层且与所述第一部分接触的沟道结构，以及设于所述第二部分上的第一***电路；
第二半导体结构，所述第二半导体结构包括第二衬底和设于所述第二衬底的第一面上的第二***电路，以及设于所述第二衬底的第二面上的接触焊盘和贯穿所述第二衬底的金属接触，所述金属接触电连接所述接触焊盘和所述第二***电路。
可选地，所述第一***电路用于接收第一电压信号，所述第二***电路用于接收第二电压信号，所述第一电压信号的电压高于所述第二电压信号的电压。
可选地，所述第一衬底包括单晶硅衬底，所述沟道结构包括存储功能层和沟道层。
可选地，所述存储功能层包括：
阻挡层、电荷存储层以及隧穿层。
可选地，所述第一半导体结构包括第一键合层，所述第一键合层包括第一键合焊盘，所述第二半导体结构包括第二键合层，所述第二键合层包括第二键合焊盘，所述第一键合层和所述第二键合层键合，所述第一键合焊盘和所述第二键合焊盘键合述第一半导体结构和所述第二半导体结构通过所述第一键合焊盘和所述第二键合焊盘电连接。
可选地，所述第一部分和所述第二部分通过深沟槽隔离层进行隔离。
可选地，所述第一***电路包括驱动电路，所述第二***电路包括输入/输出(I/O)电路、页缓冲电路或逻辑电路中的至少一种。
本申请实施例还提供一种三维存储器件的制造方法，包括：
提供第一衬底，所述第一衬底包括第一部分和第二部分；
在所述第二部分上形成第一***电路；
在所述第一部分上形成堆叠层；
形成贯穿所述堆叠层且与所述第一部分接触的沟道结构；
提供第二衬底，在所述第二衬底的第一面上形成第二***电路；
从所述第二衬底的第二面进行刻蚀以形成贯穿所述第二衬底的通孔，在所述通孔中填充金属材料，以形成金属接触；
在所述第二衬底的第二面上形成接触焊盘，所述金属接触电连接所述接触焊盘和所述第二***电路。
可选地，所述在所述第一部分上形成所述堆叠层之前，还包括：
沉积绝缘层，所述绝缘层至少覆盖在所述第二部分上形成的所述第一***电路。
可选地，从所述第二衬底的第二面进行刻蚀以形成贯穿所述第二衬底的通孔之前，还包括：
从所述第二衬底的第二面对所述第二衬底进行减薄。
可选地，在所述通孔中填充金属材料之前，还包括：
在所述通孔内沉积绝缘材料，所述绝缘材料覆盖所述通孔的侧壁和底面；
去除所述通孔底面上的绝缘材料。
可选地，还包括：
在所述第一***电路和所述堆叠层上形成第一键合层，在所述第二***电路上形成第二键合层，对所述第一键合层和所述第二键合层进行键合。
本申请实施例提供的三维存储器件及其制造方法，包括第一半导体结构和第二半导体结构，第一半导体结构包括第一衬底，第一衬底分为第一部分和第二部分，在第一部分上形成存储单元，在第二部分上形成第一***电路，第二半导体结构包括第二衬底和位于第二衬底上的第二***电路，并且从第二衬底形成金属接触和接触焊盘，以作为***电路的电引出。也就是说，本申请实施例提供的三维存储器件中***电路不仅仅只设置在***电路晶圆，还设置在存储阵列晶圆，这样就能够降低***电路晶圆中***电路占用面积较大的问题，并且接触焊盘和金属接触在***电路晶圆中形成，相较于在存储阵列晶圆中形成，能够降低在进行电信号的传输时的隔离电容，提高存储器件的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了相关技术中一种三维存储器件的结构示意图；
图2示出了本申请实施例一种三维存储器件的结构示意图；
图3示出了本申请实施例一种三维存储器件的制造方法的流程图；
图4-图6示出了利用本申请实施例的制造方法制造三维存储器件的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在三维存储器件的制备工艺中，尤其是3D NAND存储器件的制备工艺中，通常是将两个不同的晶圆键合在一起得到3D NAND存储器件，两个晶圆分别包括不同的半导体结构，其中一个晶圆称为存储阵列晶圆(Array Wafer)110。Array Wafer包括进行存储的存储单元的半导体结构；另一个晶圆称为***电路晶圆120，也可以称为互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶圆，CMOS Wafer包括用于对存储单元进行信号传输的***电路。将Array Wafer和CMOS Wafer键合在一起之后，从ArrayWafer一侧形成通孔，利用通孔技术形成金属接触将CMOS Wafer中的***电路进行电引出，以便最终通过位于Array Wafer一侧的接触焊盘(PAD)130将电信号传输至CMOS Wafer中的***电路，参考图1所示。
上述3D NAND存储器件除了存在CMOS Wafer中***电路占用面积较大的问题，导致最终形成的3D NAND存储器件的尺寸也较大，不能满足存储器件降低尺寸的需求的问题以外，还可能存在以下问题：
从Array Wafer一侧引出Pad，电压信号在通过Pad和金属接触传输到COMS Wafer中的***控制电路，需要经过Array Wafer，信号传输距离较长，Array Wafer中形成有多层存储单元，具有多层金属互连线，金属互连线会对在金属接触中传输的电压信号进行干扰，会导致Pad的隔离电容(Isolation Capacitance，CIO)很大，对传输的电压信号进行影响，甚至会造成电压信号的延迟，导致存储器件的性能下降。
因此，在相关技术中，存储器件由于很大的焊盘的隔离电容可能会导致存储器件的性能下降，影响存储器件的良率。
为解决上述至少部分问题，本申请实施例提供了一种三维存储器件及其制造方法，包括第一半导体结构和第二半导体结构，第一半导体结构包括第一衬底，第一衬底分为第一部分和第二部分，在第一部分上形成存储单元，在第二部分上形成第一***电路，第二半导体结构包括第二衬底和位于第二衬底上的第二***电路，并且从第二衬底形成金属接触和接触焊盘，以作为***电路的电引出。也就是说，本申请实施例提供的三维存储器件中***电路不仅仅只设置在***电路晶圆，还设置在存储阵列晶圆，这样就能够降低***电路晶圆中***电路占用面积较大的问题，并且接触焊盘和金属接触在***电路晶圆中形成，相较于在存储单元晶圆中形成，能够降低在进行电信号的传输时的隔离电容，提高存储器件的性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
本申请实施例提供了一种三维存储器件，三维存储器件可以是3D NAND存储器件。参考图2所示，该存储器件包括：第一半导体结构210和第二半导体结构220。
在本申请的实施例中，第一半导体结构210包括第一衬底211，第一衬底211包括第一部分2111和第二部分2112。在第一部分2111上设置有堆叠层212。
在本申请的实施例中，第一衬底211为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe衬底等，还可以为其他外延结构，例如SGOI(绝缘体上硅锗)等。在某些实施例中，第一衬底211为硅衬底，第一衬底211的第一部分2111和第二部分2112可以通过深沟槽隔离层2113进行隔离，深沟槽隔离层2113可以为绝缘材料，例如氧化硅。在另一些实施例中，第一衬底211为硅衬底，第一衬底211的第一部分2111和第二部分2112可以不利用深沟槽隔离层进行隔离。
在本申请的实施例中，在第一衬底211的第一部分2111上可以设置有堆叠层212，参考图3所示。堆叠层212用于在其中形成垂直于衬底方向的存储单元串，存储单元串具有存储功能，堆叠层212的层数由形成的3D NAND存储器件的存储单元的层数确定。堆叠层212的层数越多，形成的存储单元串中的包含的存储单元就越多，器件的集成度越高。
堆叠层212可以包括栅极层和介质层，介质层将栅极层隔离开，避免栅极层接触。其中，介质层例如可以为氧化硅层，栅极层可以为金属层。
在第一衬底211的第一部分2111上还设置有贯穿堆叠层212且与第一部分2111接触的沟道结构213。
沟道结构213即为垂直于衬底方向的存储单元串，在沟道结构213中依次形成有存储功能层以及沟道层，存储功能层可以包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层。在具体的实施例中，阻挡层、电荷存储层以及隧穿层可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层。
在本申请的实施例中，沟道层之间还形成有绝缘材料的填充层，填充层可以为氧化硅层。在具体的实施例中，可以在沟道结构213，即存储单元串上方形成导电层，导电层用于形成存储单元串的上选通管器件，导电层还将形成互连结构，以进一步形成位线。
在本申请的实施例中，在第一衬底211的第二部分2112上可以设置有第一***电路214。第一***电路214用于接收第一电压信号，第一***电路214可以包括HV电路，例如驱动电路。
也就是说，为了解决现有技术中***电路在***电路晶圆中占用面积过大的问题，本申请实施例将一部分***电路设置在存储阵列单元中，以最终达到降低存储器件尺寸的目的。
在本申请的实施例中，第一衬底211可以为单晶硅衬底，单晶硅衬底相较于多晶硅衬底，由于没有晶界，能够提供更好的载流子传输能力和更低的载流子传输损耗，因此可以作为第一***电路214的衬底，以提高存储器件的性能。
在本申请的实施例中，堆叠层212上还设置有第一介质层215，该第一介质层215用于保护设置于第一衬底211上的堆叠层212、沟道结构213和第一***电路214，第一介质层215例如可以为氧化硅、氮化硅等。
在本申请的实施例中，第二半导体结构220至少包括第二衬底221和设于第二衬底221的第一面2211上的第二***电路222。
在本申请的实施例中，第二衬底221为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe衬底等，还可以为其他外延结构，例如SGOI(绝缘体上硅锗)等。在本实施例中，第二衬底221可以为单晶硅衬底，
在本申请的实施例中，在第二衬底221的第一面2211上设置有第二***电路222，第二***电路222接收第二电压信号。第二***电路222可以包括LV电路或LLV电路，例如输入/输出(I/O)电路、页缓冲电路或逻辑电路中的至少一种。
在本申请的实施例中，第二电压信号的电压小于第一电压信号的电压，即第一***电路214被配置接收的电压大于第二***电路222倍配置接收的电压，第一电压信号的电压可以大于3.3伏(V)，例如5V-30V，第二电压信号的电压可以小于或等于3.3V。
在本申请的实施例中，第一***电路214和第二***电路222由多个晶体管构成，例如可以是互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管。晶体管与第一衬底211或第二衬底221接触，不同的晶体管之间利用浅沟槽隔离层STI进行隔离，不同的晶体管之间可以通过互连线实现连接。
在本申请的实施例中，第二半导体结构220还包括贯穿第二衬底221的金属接触223和设置于第二衬底221的第二面2212上的接触焊盘224，即可以在第二衬底221设置贯穿第二衬底221的金属接触223以及在第二衬底221的第二面2212上设置接触焊盘224，金属接触223电连接接触焊盘224和第二***电路222。此时，第二电压信号就可以通过接触焊盘224经过金属接触223传输至第二***电路222。
也就是说，在第二衬底221上形成金属接触223和接触焊盘224，就是从***电路晶圆直接进行电引出，这样电压信号无需经过存储阵列晶圆，电压信号传输距离较短，不会被存储器件晶圆中的多层金属互联线影响，降低了隔离电容，提高存储器件的性能。
在本申请的实施例中，在第二衬底221的第一面2211上还设置有第二介质层225，该第二介质层225用于保护设置于第二衬底221的第一面2211上的第二***电路222，第二介质层225例如可以为氧化硅、氮化硅等。
在本申请的实施例中，第一介质层215和第二介质层225可以为单层或叠层结构，第一介质层215和第二介质层225的材料可以相同，也可以不同，例如可以包括氧化硅、氮化硅或NDC(Nitrogen doped Silicon Carbide，掺氮碳化硅)等介质材料中的一种或多种。
在某些实施例中，第一半导体结构210包括第一键合层231，第一键合层231包括第一键合焊盘2311，第二半导体结构220包括第二键合层232，第二键合层232包括第二键合焊盘2321，第一键合层231和第二键合层232相键合，相应地，第一键合焊盘2311和第二键合焊盘2321键合，第一半导体结构210和第二半导体结构220通过第一键合焊盘2311和第二键合焊盘2321电连接。
在某些实施例中，可以通过刻蚀第一介质层215形成沟槽后填充金属材料，形成第一金属互连线216，第一金属互连线216电连接第一键合焊盘2311和第一***电路214，第一金属互连线216电连接第一键合焊盘2311和沟道结构213。相应地，同样可以通过刻蚀第二介质层225形成沟槽后填充金属材料，最终形成第二金属互连线226，第二金属互连线226电连接第二键合焊盘2321和第二***电路222。由此可见，第一***电路214可以通过第一金属互连线216、第一键合焊盘2311和第二键合焊盘2321以及第二金属互连线226电连接第二***电路222，相应地，沟道结构213也可以第一金属互连线216、第一键合焊盘2311和第二键合焊盘2321以及第二金属互连线226电连接第二***电路222。
在某些实施例中，第一介质层215和第二介质层225可以作为器件结构的保护层，也可以为介质键合层，即第一介质层215和第二介质层225的表面可以作为键合面，则第一介质层215中包括：第一键合层231，第二介质层225包括：第二键合层232。第一键合焊盘2311和第二键合焊盘2321为键合金属材料，键合金属材料例如可以为铜。
由此可见，本申请实施例提供的三维存储器件，包括第一半导体结构和第二半导体结构，第一半导体结构包括第一衬底，第一衬底分为第一部分和第二部分，在第一部分上形成存储单元，在第二部分上形成第一***电路，第二半导体结构包括第二衬底和位于第二衬底上的第二***电路，并且从第二衬底形成金属接触和接触焊盘，以作为***电路的电引出。也就是说，本申请实施例提供的三维存储器件中***电路不仅仅只设置在***电路晶圆，还设置在存储阵列晶圆，这样就能够降低***电路晶圆中***电路占用面积较大的问题，并且接触焊盘和金属接触在***电路晶圆中形成，相较于在存储阵列晶圆中形成，能够降低在进行电信号的传输时的隔离电容，提高存储器件的性能。
参考图3所示，为本申请实施例提供的一种三维存储器件的制造方法，该方法可以包括：
S101，提供第一衬底211，所述第一衬底211包括第一部分2111和第二部分2112。
S102，在所述第二部分2112上形成第一***电路214。
S103，在所述第一部分2111上形成堆叠层212。
S104，形成贯穿所述堆叠层212且与所述第一部分2111接触的沟道结构213，参考图4所示。
在本申请的实施例中，第一衬底211、第一衬底211上的堆叠层212、贯穿堆叠层212且与第一部分2111接触的沟道结构213和第一***电路214构成第一半导体结构210。
在本申请的实施例中，第一衬底211为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe衬底等，还可以为其他外延结构，例如SGOI(绝缘体上硅锗)等。在本实施例中，第一衬底211为硅衬底，第一衬底211分为第一部分2111和第二部分2112，第一衬底211的第一部分2111和第二部分2112可以通过深沟槽隔离层2113进行隔离，深沟槽隔离层2113可以为绝缘材料，例如氧化硅。在另一些实施例中，第一衬底211为硅衬底，第一衬底211的第一部分2111和第二部分2112可以不利用深沟槽隔离层进行隔离。
在本申请的实施例中，由于第一***电路214和堆叠层212以及贯穿堆叠层212的沟道结构213在第一衬底211上形成，为了在第一衬底211中对第一***电路214所在的第一部分和堆叠层212所在的第二部分进行隔离，可以在第一衬底211中形成深沟槽隔离层2113，以在第一衬底211中隔离第一部分和第二部分。具体的，可以在形成第一***电路214和堆叠层212之前，从第一衬底211待形成第一***电路214的一侧进行刻蚀以形成具有预设高度的的通孔，在通孔内填充绝缘材料，最终形成深沟槽隔离层2113，其中，预设高度可以小于或等于第一衬底211的厚度，预设高度接近第一衬底211的厚度。
在本申请的实施例中，在第一衬底211的第一部分2111上可以形成堆叠层212，参考图4所示。堆叠层212用于在其中形成垂直于衬底方向的存储单元串，存储单元串具有存储功能，堆叠层212的层数由形成的3D NAND存储器件的存储单元的层数确定。堆叠层212的层数越多，形成的存储单元串中的包含的存储单元就越多，器件的集成度越高。
堆叠层212可以包括牺牲层和介质层，牺牲层为后续形成栅极层占据位置，介质层将牺牲层隔离开，在后续将牺牲层替换为栅极层之后，介质层将栅极层隔离开，避免栅极层接触。其中，介质层例如可以为氧化硅层，牺牲层例如可以为氮化硅层。
堆叠层212可以由单个堆叠(single deck)来形成，例如可以通过交替层叠牺牲层和介质层形成，也可以由多个子堆叠(Multiple deck)依次层叠形成，例如可以通过先交替层叠部分牺牲层和介质层形成子堆叠。在具体的实施例中，可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积牺牲层和介质层，以形成堆叠层212。
在本申请的实施例中，在第一衬底211上形成堆叠层212后，可以通过刻蚀技术，例如可以采用反应离子刻蚀，进行堆叠层212的刻蚀，直至刻蚀至第一衬底211的表面，从而形成贯穿堆叠层212至第一衬底211的沟道孔，沟道孔用于后续形成沟道结构213，即存储单元串。
形成沟道孔的方法可以为：在堆叠层212表面形成硬掩膜层，硬掩膜层例如可以为氧化硅、氮化硅层；而后在硬掩模层表面旋涂光刻胶层，通过曝光、显影等步骤形成图案化的光刻胶层，光刻胶的图案可以由三维存储器制造工艺中用于形成沟道孔的掩膜板确定；将图案转移至硬掩膜层上；而后以硬掩膜层为遮蔽对堆叠层212进行刻蚀，形成贯穿堆叠层212的沟道孔，该沟道孔可以贯穿至第一衬底211中。在形成沟道孔之后，可以去除硬掩模层以及光刻胶层。具体实施时，沟道孔可以贯穿堆叠层212至第一衬底211中。
而后，在沟道孔中依次形成存储功能层以及沟道层，存储功能层可以包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层。在具体的实施例中，阻挡层、电荷存储层以及隧穿层可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层。
在本申请的实施例中，可以在沟道孔中依次层叠阻挡层、电荷存储层以及隧穿层形成存储功能层，而后在存储功能层的侧壁形成沟道层，可以在沟道层之间形成绝缘材料的填充层，填充层可以为氧化硅层。在具体的实施例中，可以在存储单元串上方形成导电层，导电层用于形成存储单元串的上选通管器件，导电层还将形成互连结构，以进一步形成位线。而后，可以在堆叠层212上方形成第一介质层215，第一介质层215用于保护形成的存储功能层以及导电层，第一介质层215例如可以为氧化硅、氮化硅等。在具体的实施例中，可以在堆叠层212上方沉积第一介质层215材料，而后进行平坦化工艺，从而在堆叠层212上方形成厚度均匀的第一介质层215，例如可以采用化学机械研磨进行第一介质层215的平坦化。
在本申请的实施例中，在刻蚀堆叠层212形成沟道孔时，可以同时刻蚀得到栅线隔离缝隙，在沉积第一介质层215之前，利用栅线隔离缝隙刻蚀去除堆叠层212中的牺牲层，形成开口，以便后续在开口中形成栅极层，具体是通过栅线隔离缝隙在开口中形成栅极层，栅极层的材料为金属材料。
在本申请的实施例中，可以在第一衬底211的第二部分2112上形成第一***电路214，第一***电路214用于接收第一电压信号。
在实际应用中，形成第一***电路214的工艺可以在形成堆叠层212的工艺之前，在第二部分2112上形成第一***电路214之后，至少在第一***电路214之上沉积绝缘层，以便在第一部分2111上形成堆叠层212时，绝缘层可以保护第一***电路214不受影响。具体的，绝缘层的材料可以是氧化硅层。在实际应用中，绝缘层也可以复用第一衬底211上形成的第一介质层215，以便降低制造成本。
具体的，可以在第二部分2112上形成第一***电路214之后，沉积绝缘材料，绝缘材料覆盖第一***电路214和第一部分2111的衬底，之后刻蚀去除第一部分2111的衬底上的绝缘材料，以后续在第一部分2111的衬底上形成堆叠层212。
S105，提供第二衬底221，在所述第二衬底221的第一面2211上形成第二***电路222，参考图5所示。
在本申请的实施例中，第二衬底221包括第一面2211和第二面2212，可以在第一面2211上形成第二***电路222，第二***电路222用于接收第二电压信号，第一电压信号的电压大于第二信号的电压。
第二***电路222包括一个或多个晶体管，一个或多个晶体管可以通过互连线进行连接，互连线可以形成在第二***电路222上方，互连线可以形成在互连层中，在实际应用中，互连层可以是第二介质层225。
第二半导体结构220至少包括第二衬底221和第二衬底221上的第二***电路222。
在本申请的实施例中，在第二***电路222上还形成第二介质层225，该第二介质层225用于保护设置于第二衬底221的第一面2211上的第二***电路222，第二介质层225例如可以为氧化硅、氮化硅等。
S106，从所述第二衬底221的第二面2212进行刻蚀以形成贯穿所述第二衬底221的通孔，在所述通孔中填充金属材料，以形成金属接触223，参考图6所示。
在本申请的实施例中，从第二衬底221的第二面2212刻蚀形成通孔，该通孔至少贯穿第二衬底221。
在实际应用中，形成金属接触223，可以是在第一半导体结构210和第二半导体结构220键合之后。具体的，可以在覆盖第一***电路214的第一介质层215上形成第一键合层231，第一键合层231包括第一键合焊盘2311，在覆盖第二***电路222的第二介质层225上形成第二键合层232，第二键合层232包括第二键合焊盘2321，第一键合层231和第二键合层232进行键合，相应地，第一键合焊盘2311和第二键合焊盘2321键合，以将第一半导体结构210和第二半导体结构220通过第一键合焊盘2311和第二键合焊盘2321电连接。在对第二衬底221进行刻蚀形成通孔之前，可以对第二衬底221进行减薄，即从第二衬底221的第二面2212对第二衬底221进行减薄，从而减少冗余部分，减小器件体积。
本申请的实施例中，对第二衬底221进行减薄的方法可以包括：湿法刻蚀和/或化学机械研磨去除部分衬底材料。具体的，可以采用湿法刻蚀工艺去除一部分衬底，例如可以采用四甲基氢氧化铵(Tetramethylammonium hydroxide，TMAH)溶液对第二衬底221进行减薄；也可以采用化学机械研磨去除部分一部分衬底。
在本申请的实施例中，在刻蚀得到通孔之后，可以在通孔中填充金属材料，以形成金属接触223，以便进行第二***电路222的引出，具体的，金属材料可以为铜或钨等。
具体的，可以在通孔内沉积绝缘材料，绝缘材料覆盖通孔的侧壁和底面，之后进行绝缘材料的各向异性刻蚀，直至去除通孔底面上的绝缘材料，最后进行通孔的金属填充，以得到金属接触223。通孔中形成绝缘材料用于后续在通孔中填充的金属材料与第二衬底221之间的绝缘隔离，从而提高器件的可靠性和性能。其中，覆盖通孔侧壁的绝缘材料可以是单层结构，例如可以是氮化硅、氧化硅、氮氧化硅等，也可以是多层结构，例如氮化硅、氧化硅、氮氧化硅等的叠层。
在本申请的实施例中，从具有***电路的第二衬底上形成通孔，以形成金属接触，形成通孔的刻蚀工艺通常采用等离子体工艺，等离子体工艺可能会影响存储器件中某些结构的性能，例如可能会影响HV电路的性能。因此，在本申请实施例中，相较于在第二衬底上形成HV电路，在第一衬底上形成HV电路，能够避免在第二衬底上形成通孔时采用等离子体工艺对HV电路的影响。
S107，在所述第二衬底221的第二面2212上形成接触焊盘224，所述金属接触223电连接所述接触焊盘224和所述第二***电路222，参考图3所示。
在本申请的实施例中，在第二衬底221的第二面2212形成接触焊盘224，金属接触223电连接接触焊盘224和第二***电路222，就实现了电信号通过接触焊盘224和金属接触223到达第二***电路222的目的。
在具体的实施例中，可以在第二***电路222上方沉积第二介质层225材料，而后进行平坦化工艺，从而在第二***电路222上方形成厚度均匀的第二介质层225，例如可以采用化学机械研磨进行第二介质层225的平坦化。
在本申请的实施例中，可以通过刻蚀第一介质层215形成沟槽后填充金属材料，最终形成第一金属互连线216，同样可以通过刻蚀第二介质层225形成沟槽后填充金属材料，最终形成第二金属互连线226，其中，第一***电路214和至少部分第二***电路222通过第一金属互连线216、第一键合焊盘2311和第二键合焊盘2321以及第二金属互连线226电连接。
作为一种示例，第一***电路214包括的LV电路和第二***电路222中的LV电路通过第一金属互连线216、第一键合焊盘2311和第二键合焊盘2321以及第二金属互连线226电连接。
作为另一种示例，第一***电路214包括的LV电路和第二***电路222中的LLV电路通过第一金属互连线216、第一键合焊盘2311和第二键合焊盘2321以及第二金属互连线226电连接。
在本申请的实施例中，金属接触223与第二***电路222电连接，电压信号通过金属接触223传输至第二***电路222。
将第一***电路214形成在第一衬底211上，不仅能够合理平衡第一半导体结构210和第二半导体结构220的尺寸，尤其是降低了在平行于衬底方向的尺寸，降低制造成本，并且第一***电路214包括的HV电路在第一衬底211上形成，还能够利用在形成第一衬底211上形成堆叠层212和沟道结构213时所采用的高温工艺，提高HV电路的性能，例如提高HV电路的击穿电压。此外，LV电路和LLV电路继续在第二衬底221上形成，与包括LV电路的第一半导体结构210键合之后，依旧能够保持LV电路、LLV电路和HV电路全部在第二衬底221上形成得到的最终存储器件的性能，保持较高的读取速率。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (12)
1.一种三维存储器件，其特征在于，包括：
第一半导体结构，所述第一半导体结构包括第一衬底，所述第一衬底包括第一部分和第二部分；所述第一半导体结构包括设于所述第一部分上的堆叠层、贯穿所述堆叠层且与所述第一部分接触的沟道结构，以及设于所述第二部分上的第一***电路；
第二半导体结构，所述第二半导体结构包括第二衬底和设于所述第二衬底的第一面上的第二***电路，以及设于所述第二衬底的第二面上的接触焊盘和贯穿所述第二衬底的金属接触，所述金属接触电连接所述接触焊盘和所述第二***电路。
2.根据权利要求1所述的三维存储器件，其特征在于，所述第一***电路用于接收第一电压信号，所述第二***电路用于接收第二电压信号，所述第一电压信号的电压高于所述第二电压信号的电压。
3.根据权利要求1所述的三维存储器件，其特征在于，所述第一衬底包括单晶硅衬底，所述沟道结构包括存储功能层和沟道层。
4.根据权利要求3所述的三维存储器件，其特征在于，所述存储功能层包括：
阻挡层、电荷存储层以及隧穿层。
5.根据权利要求1所述的三维存储器件，其特征在于，所述第一半导体结构包括第一键合层，所述第一键合层包括第一键合焊盘，所述第二半导体结构包括第二键合层，所述第二键合层包括第二键合焊盘，所述第一键合层和所述第二键合层键合，所述第一键合焊盘和所述第二键合焊盘键合述第一半导体结构和所述第二半导体结构通过所述第一键合焊盘和所述第二键合焊盘电连接。
6.根据权利要求1所述的三维存储器件，其特征在于，所述第一部分和所述第二部分通过深沟槽隔离层进行隔离。
7.根据权利要求1-6任意一项所述的三维存储器件，其特征在于，所述第一***电路包括驱动电路，所述第二***电路包括输入/输出(I/O)电路、页缓冲电路或逻辑电路中的至少一种。
8.一种三维存储器件的制造方法，其特征在于，包括：
提供第一衬底，所述第一衬底包括第一部分和第二部分；
在所述第二部分上形成第一***电路；
在所述第一部分上形成堆叠层；
形成贯穿所述堆叠层且与所述第一部分接触的沟道结构；
提供第二衬底，在所述第二衬底的第一面上形成第二***电路；
从所述第二衬底的第二面进行刻蚀以形成贯穿所述第二衬底的通孔，在所述通孔中填充金属材料，以形成金属接触；
在所述第二衬底的第二面上形成接触焊盘，所述金属接触电连接所述接触焊盘和所述第二***电路。
9.根据权利要求8所述的制造方法，其特征在于，所述在所述第一部分上形成所述堆叠层之前，还包括：
沉积绝缘层，所述绝缘层至少覆盖在所述第二部分上形成的所述第一***电路。
10.根据权利要求8所述的制造方法，其特征在于，从所述第二衬底的第二面进行刻蚀以形成贯穿所述第二衬底的通孔之前，还包括：
从所述第二衬底的第二面对所述第二衬底进行减薄。
11.根据权利要求8所述的制造方法，其特征在于，在所述通孔中填充金属材料之前，还包括：
在所述通孔内沉积绝缘材料，所述绝缘材料覆盖所述通孔的侧壁和底面；
去除所述通孔底面上的绝缘材料。
12.根据权利要求8-11任意一项所述的制造方法，其特征在于，还包括：
在所述第一***电路和所述堆叠层上形成第一键合层，在所述第二***电路上形成第二键合层，所述第一键合层和所述第二键合层进行键合。
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| CN202111193267.3A CN113921533A (zh) | 2021-10-13 | 2021-10-13 | 一种三维存储器件及其制造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114975416A (zh) * | 2022-04-29 | 2022-08-30 | 盛合晶微半导体(江阴)有限公司 | 三维扇出型内存封装结构及其封装方法 |
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2021
- 2021-10-13 CN CN202111193267.3A patent/CN113921533A/zh active Pending
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