CN113904143A - 具有对内耦合的卡边缘连接器 - Google Patents

具有对内耦合的卡边缘连接器 Download PDF

Info

Publication number
CN113904143A
CN113904143A CN202110757935.4A CN202110757935A CN113904143A CN 113904143 A CN113904143 A CN 113904143A CN 202110757935 A CN202110757935 A CN 202110757935A CN 113904143 A CN113904143 A CN 113904143A
Authority
CN
China
Prior art keywords
coupling
contact pin
pad
disposed
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110757935.4A
Other languages
English (en)
Other versions
CN113904143B (zh
Inventor
D·B·斯图尔特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN113904143A publication Critical patent/CN113904143A/zh
Application granted granted Critical
Publication of CN113904143B publication Critical patent/CN113904143B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/70—Coupling devices
    • H01R12/71—Coupling devices for rigid printing circuits or like structures
    • H01R12/72—Coupling devices for rigid printing circuits or like structures coupling with the edge of the rigid printed circuits or like structures
    • H01R12/722—Coupling devices for rigid printing circuits or like structures coupling with the edge of the rigid printed circuits or like structures coupling devices mounted on the edge of the printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
    • H01R13/648—Protective earth or shield arrangements on coupling devices, e.g. anti-static shielding  
    • H01R13/652—Protective earth or shield arrangements on coupling devices, e.g. anti-static shielding   with earth pin, blade or socket
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0228—Compensation of cross-talk by a mutually correlated lay-out of printed circuit traces, e.g. for compensation of cross-talk in mounted connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0245—Lay-out of balanced signal pairs, e.g. differential lines or twisted lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0723—Shielding provided by an inner layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672—Superposed layout, i.e. in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10189—Non-printed connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Details Of Connecting Devices For Male And Female Coupling (AREA)

Abstract

本申请涉及具有对内耦合的卡边缘连接器。描述了与具有多个层的印刷电路板PCB相关的***、设备和方法。边缘连接器可以形成在所述PCB衬底的一端上并且可以包含在所述多个层的外层上的接触引脚。所述边缘连接器还可以包含对内耦合块，其设置在一或多个内层上，使得所述对内耦合块的至少一部分与所述外层上的至少一个接触引脚共线。所述电子装置还可以包含位于所述PCB上并电连接到所述接触引脚的至少一个集成电路。所述对内耦合组件可以引起由所述接触引脚携载的信号的耦合。

Description

具有对内耦合的卡边缘连接器
技术领域
本公开大体上涉及印刷电路板，并且更特别地涉及具有被配置成增加信号的对内耦合的卡边缘连接器的印刷电路板。
背景技术
电子和计算机***广泛使用连接器组合件来将电子装置的一个印刷电路板(PCB)直接连接到另一个电子装置的PCB以耦合所述两个装置(例如，以电子方式和/或物理方式)。例如，电子模块的子板可以直接连接到主机***的母板上，而无需使用电缆布线。典型的连接器组合件可以包含电子模块的PCB上的边缘连接器和主机***的母板上的插座，它们被配置成以配合布置耦合。除了PCB(包含边缘连接器)之外，电子模块还可以包含其上的集成电路。
发明内容
根据本申请的一个方面，提供了一种电子装置。所述电子装置包括：印刷电路板，其包含具有多个层的衬底和形成在所述衬底的一端上的边缘连接器，所述边缘连接器包含：第一接触引脚，其设置在所述多个层的外层上，第二接触引脚，其与所述外层上的所述第一接触引脚相邻设置，对内耦合块，其设置在所述多个层的一或多个内层上，使得所述对内耦合块的至少一部分与所述第一接触引脚或所述第二接触引脚中的至少一个共线；和至少一个集成电路，其设置在所述印刷电路板上并电连接到所述第一和第二接触引脚，其中所述对内耦合块被配置成引起由所述第一和第二接触引脚携载的信号的耦合。
根据本申请的另一个方面，提供了一种方法。所述方法包括：在多层印刷电路板的外层上的第一接触引脚上传输第一信号；在与所述第一接触层相邻的所述外层上的第二接触引脚上传输第二信号；和使用设置在所述多层印刷电路板的一或多个内层上的耦合块对所述第一信号和所述第二信号进行对内耦合，并将其对齐，使得所述对内耦合块的至少一部分与所述第一接触引脚或所述第二接触引脚中的至少一个共线。
根据本申请的又一个方面，提供了一种电子装置。所述电子装置包括：第一接触引脚，其设置在所述电子装置的第一层上；第二接触引脚，其与所述第一层上的所述第一接触引脚相邻设置；对内耦合块，其设置在不同于所述第一层的第二层中，使得所述对内耦合块的至少一部分与所述第一接触引脚或所述第二接触引脚中的至少一个共线；并且其中所述对内耦合块被配置成引起由所述第一和第二接触引脚携载的信号的耦合。
附图说明
图1示出了根据本公开的一个实施例的具有被配置成存储器模块的边缘连接器的电子装置的前视图的简化框图。
图2A和2B示出了与本公开的示范性实施例一致的边缘连接器配置的示范性实施例的底部横截面视图。
图3A到3C示出了与本公开一致的边缘连接器配置的示范性实施例的前视图的一部分。
图4示出了与本公开一致的边缘连接器配置的另一个示范性实施例的底部横截面视图。
具体实施方式
具有边缘连接器组合件的PCB的一个优势是易于从主机******和去除电子模块。典型的电子模块可以是具有一或多个存储器装置的存储器模块。存储器装置可以包含易失性和非易失性存储器。易失性存储器(包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等)可能需要外加电源来保持其数据。相比之下，非易失性存储器可以在即使没有外部供电时也保留其存储的数据。非易失性存储器可用于多种技术，包含闪速存储器(例如，NAND和NOR)相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。存储器模块可以并入封装中，例如双列直插存储器模块(DIMM)。存储器模块还可以包含控制器，诸如例如寄存器时钟驱动器(RCD)，其使用高速差分串行链路接口连接到主机处理器以形成差分DIMM(DDIMM)。DDIMM使主机***能够通过通过引脚计数比传统并行DDR接口少得多的串行链路附接DRAM来增加存储器容量。
电子模块(例如，DDIMM)的PCB通常被配置成刚性衬底，并且可以被制造成包含多个导电层。电子模块可以具有其上的一或多个集成电路(例如，存储器芯片)和边缘连接器。边缘连接器可以包含沿着电子模块的一或多个边缘的一或多个导电引脚(在本文中也被称为“接触引脚”)。边缘连接器上的每个接触引脚可以分别与插座中的相对应触点(例如，金属弹簧触点)接合。边缘连接器和插座触点在电子模块(例如，存储器模块)和接收母板(例如，主机***的母板)之间提供一或多个电连接。
边缘连接器/插座触点提供待在存储器模块和主机***之间传输的数字信号。数字信号可以包含高速单端信号和/或高速差分信号对。差分信号对在本文中被指定为Dtc，并且每个Dtc信号可以包含数据位真实信号(Dt)和数据位补充信号(Dc)。为了将数字信号与相邻的数字信号隔离，可以将一或多个接触引脚连接到接地。例如，Dtc信号的典型边缘连接器的每一侧上的接触引脚(例如，信号和接地引脚)的布局是：[GND][Dt1][Dc1][GND][Dt2]Dc2]....[GND][Dtn]Dcn]。因此，具有差分信号对Dtc的边缘连接器部分上的大约30％的引脚是接地引脚。然而，至少部分地由于与连接区域相关联的谐振，保持高速差分信号(和/或高速单端信号)的信号完整性可能是具有挑战性的。谐振可能是由于高速信号与接地之间的单端或共模耦合(例如，在Dtc信号的情况下，可能发生差分对信号Dt、Dc中的一或两个与接地之间的耦合)。这是因为边缘连接器的接触引脚的宽度可能比相对应的信号迹线的迹线宽度宽。使用更宽的接触引脚，信号和接地之间可能会发生共模耦合。取决于存储器模块的类型，谐振可能会产生介于2GHz和20GHz之间的***损耗缺口。一些DDIMM通过在边缘连接器的接触引脚下方的一或多个层中包含空隙区域(无导电材料)来减轻单端耦合。然而，接触引脚下方的各层不能完全形成空隙，因为在边缘连接器的一或多个内层中需要一或多个接地迹线以提供在边缘连接器的相对侧(例如，前侧和后侧)上设置的信号之间的隔离(例如，Dtc信号之间的隔离)。此外，在一些***中，为了减轻谐振，DDRx存储器模块可以包含选择层到层通孔上的导电标志以调整信号完整性。然而，可以实现谐振的进一步降低。
在一个示范性实施例中，一种电子装置包含印刷电路板，其具有具有多个层的衬底。PCB包含形成在衬底的一端上的边缘连接器。边缘连接器包含设置在所述多个层的外层上的第一接触引脚和与外层上的第一接触引脚相邻设置的第二接触引脚。边缘连接器还包含对内耦合组件(在本文中也被称为“对内耦合块”)，其设置在所述多个层的一或多个内层上，使得对内耦合组件的至少一部分与第一接触引脚或第二接触引脚中的至少一个共线。电子装置还包含至少一个集成电路，其设置在PCB上并电连接到第一和第二接触引脚。对内耦合组件被配置成引起由第一和第二接触引脚携载的信号的耦合。在另一个示范性实施例中，一种进行对内耦合的方法包含在多层印刷电路板的外层上形成第一接触引脚，和在与第一接触层相邻的外层上形成第二接触引脚。所述方法还包含在多层印刷电路板的一或多个内层上形成对内耦合组件，并将对内耦合组件对齐，使得对内耦合组件的至少一部分与第一和第二接触引脚共线。
电子装置的边缘连接器的几个实施例的具体细节在本文中参考附图进行描述。为了清楚起见，本说明书中的示范性电子装置是存储器模块。然而，本公开的示范性实施例不限于存储器模块，并且本发明构思可以用于其它类型的电子装置(例如，计算机外设卡，诸如例如显卡、声卡等)。此外，关于差分信号对Dtc给出了示范性实施例的描述。然而，本领域技术人员将理解，本发明的示范性实施例可以用适当的单端数字信号来实施。
图1示出了被配置成存储器模块10的电子装置的简化框图。存储器模块10可以是DIMM或SIMM。存储器模块10包含印刷电路板15。存储器模块10可以包含安装在PCB 15上的RCD 25和一或多个DRAM芯片30。当然，存储器模块可以另外地(或可替代地)包含如上所讨论的其它类型的存储器芯片。在一些实施例中，PCB 15可以包含边缘连接器20。边缘连接器20可以包含多个接触引脚22(参见阴影区域——为了清楚起见，仅标记了几个)。边缘连接器20的接触引脚22提供了存储器模块10和外部组件(诸如例如主机计算机)之间的电接口。PCB 15可以包含携载信号(例如，数据、命令、地址等)和/或提供接触引脚22和存储器模块10的适当集成电路之间的接地连接的迹线(为了清楚起见，图中没有未包含信号迹线)。
在一些示范性实施例中，从存储器模块10传输和/或由其接收的信号可以包含具有真实信号Dt和补充信号Dc的一或多个差分信号对Dtc。Dtc信号可以连接到边缘连接器20的接触引脚22，以便促进存储器模块10和外部组件(诸如例如主机计算机)之间的通信。如图1中所见，示范性存储器模块10可以包含存储器模块10的前侧上的六个差分信号对Dtc1-6。当然，差分信号对的数量是示范性的，并且其它存储器模块可以具有多于六个或少于六个差分信号对。如果存储器模块10是DIMM，则存储器模块的后侧上的接触引脚也可以被配置成传输/接收差分信号对。接地迹线GND可以设置在每个Dtc信号之间和/或边缘连接器20的一或两端处，以将每个Dtc信号与其它Dtc信号和/或来自其它组件的噪声隔离。此外，如图2A和2B中最佳所见，一或多个接地迹线(例如，接地迹线40a、40b)可以沿边缘连接器20纵向设置在一或多个内层上以将边缘连接器20的一侧(例如，DIMM的前侧)的Dtc信号(或其它信号)与边缘连接器20的另一侧(例如，DIMM的后侧)上的Dtc信号(或其它信号)隔离。
然而，当耦合到插座时，一或多个接地和差分信号对Dtc之间可能存在共模耦合，这会导致谐振和***损耗缺口(其可能出现在卡边缘接口处介于2GHz与20GHz之间，取决于存储器模块的类型)。为了减少共模耦合，一些***在携载Dtc信号的接触引脚22和纵向接地迹线(例如，接地迹线40a和/或40b)之间包含一或多个空隙层(例如，由不导电材料制成的层)。尽管有这些空隙层，但接地和差分信号对Dtc(例如，Dtc1-6)之间的耦合仍然可能是关于***损耗缺口和信号完整性的问题。
在本公开的示范性实施例中，存储器模块10包含对内耦合组件以增加差分信号对Dtc之间的耦合。通过适当地调谐差分信号对Dtc之间的耦合(在本文中也被称为“对内耦合”)，可以减少到接地的共模耦合，并且可以增加差分信号对Dtc上的信号完整性。在一些示范性实施例中，可以通过从对应于差分信号对Dtc的信号(Dt或Dc)的接触引脚到对应于差分信号对Dtc的另一个信号(Dc或Dt)的接触引脚下方的位置添加一或多个迹线(在本文中被称为“耦合迹线”)来实现对内耦合。例如，图2A和2B示出了具有对内耦合组件的边缘连接器的示范性实施例。
图2A示出了边缘连接器20的对应于图1的截面A-A的一部分的底部横截面视图。如图2A中所见，边缘连接器20是具有差分信号对Dtc1和Dtc7的DDIMM的一部分，所述差分信号对使用布置在边缘连接器20的相对侧(例如，前侧和后侧)上的接触引脚从存储器模块10传输和/或由其接收。例如，差分信号对Dtc1可以通过接触引脚22c和22e(其可以位于存储器模块10的前侧上)携载；而差分信号对Dtc7可以通过接触引脚22d和22f(其可以位于存储器模块10的后侧上)携载。PCB 15在边缘连接器20处的衬底可以由多个层构成。例如，在图2A的示范性实施例中，边缘连接器20可以包含层L0到L18，其中L0为外前层，L18为外后层，而层L1到L17为内层。每个层可以由非导电(例如，绝缘)材料和在其上形成(例如，沉积)的导电材料的任意组合组成。在示范性实施例中，奇数层L1、L3、L5、L7、L9、L11、L13、L15和L17可以是电绝缘层(除了以下讨论的通孔)，而偶数层L0、L2、L4、L6、L8、L10、L12、L14、L16和L18可以具有导电材料和在其上形成的非导电材料的组合，如以下进一步所讨论。然而，每一层的制造不限于所公开，并且可以使用其它导电/非导电图案，只要实现对内耦合即可，如以下所讨论。具有多个层的PCB衬底的制造和形成在本领域中是已知的，并且因此在本文中将不再进一步讨论。
如图2A中所见，接触引脚22a、c、e、g可以设置在外层L0上，而接触引脚22b、d、f、h可以设置在外层L18上。边缘连接器20还可以包含沿边缘连接器20的内层纵向延伸的一或多个接地迹线。例如，在一些实施例中，接地迹线40a、40b可以分别形成于内层L8和L10上，并且延伸基本上边缘连接器20的长度以将边缘连接器20的前侧上的信号(例如，Dtc1)与边缘连接器20的后侧上的信号(例如，Dtc7)隔离。
在一些实施例中，边缘连接器20的同一侧上的Dtc信号可以使用接地迹线彼此隔离。例如，如图2A中所见，接触引脚22a和22b可以使用例如通孔50a彼此电连接，而接触引脚22g和22h可以使用例如通孔50b彼此电连接。一或多个接触引脚22a、b、g、h可以彼此电连接，和/或接触引脚22a、b、g、h中的一或多个可以电连接到接地迹线(未示出)以将差分信号对彼此隔离和/或隔离存储器模块10上的其它信号。例如，差分信号对Dtc1可以设置在接触引脚22a和22g之间以将Dtc1与边缘连接器20的同一侧上的其它信号隔离，而差分信号对Dtc7可以设置在接触引脚22b和22h之间以将Dtc7与边缘连接器20的同一侧上的其它信号隔离。因此，除了接地迹线40a和40b之外，接地触点22a、b、g、h也都用于将边缘连接器20的接触引脚22上的信号彼此屏蔽或隔离。在一些实施例中，接地接触通孔50a和/或50b可以是“栅栏式”接地连接的一部分，而在其它实施例中，接地接触通孔50a和/或50b可以是独立的“杆式”接地连接(参见例如图2B)。在栅栏式接地连接中，例如，垂直于一或多个内层上的接地接触通孔50a和/或50b形成横向迹线52。如图2A中所见，在一些实施例中，横向迹线52不延伸边缘连接器20的整个长度，并且因此允许在边缘连接器20中形成空隙区域，诸如例如空隙区域55a和/或55b，它们可以由电绝缘材料形成以帮助分别限制信号Dtc1和Dtc7上的共模耦合。如果需要，杆式接地连接(例如，参见图2B中的接地接触通孔50a'和50b')也可以允许形成空隙区域。但是由于杆式接地连接没有横向迹线52，所以屏蔽不如栅栏式接地连接有效。然而，栅栏式接地连接可能更难以制造。因此，取决于期望的屏蔽量，本公开的示范性实施例可以使用一或两种类型的屏蔽来隔离边缘连接器20上的信号。
如上所讨论，接地迹线40a、40b和/或接地接触通孔50a、50b可能会在Dtc信号上引入共模耦合(例如，电容耦合)，这可能会对信号的信号质量产生不利影响。为了减轻共模耦合的不利影响，一或多个差分信号对Dtc可以包含对内耦合。也就是说，Dt信号耦合到Dc信号，和/或Dc信号耦合到Dt信号。在一些实施例中，存储器模块10可以包含将一或两个信号(Dt、Dc)耦合到另一个的对内耦合组件。对内耦合组件可以包含一或多个导电区域(例如，具有一或多种导电材料的一或多个区域)，其形成在边缘连接器20的内层中并且被配置成对差分信号对进行对内耦合。例如，在一些实施例中，对内耦合组件可以包含例如设置在携载Dt信号的接触引脚下方并且电连接到携载Dc信号的接触引脚的耦合垫(例如，导电区域)和/或设置在携载Dc信号的接触引脚下方并且电连接到携载Dt信号的接触引脚的耦合垫(例如，导电区域)。
如图2A中所见，耦合迹线60可以从携载Dc1信号的接触引脚22e布线到设置在携载Dt1信号的接触引脚22c下方的较低层上的耦合垫24e。此外，耦合迹线70可以从携载信号Dt1的接触引脚22c布线到设置在携载信号Dc1的接触引脚22e下方的较低层上的耦合垫24c。类似地，耦合迹线80可以从携载Dc7信号的接触引脚22f布线到设置在携载信号Dt7的接触引脚22d下方的较低层上的耦合垫24f，而耦合迹线90可以从携载信号Dt7的接触引脚22d布线到设置在携载信号Dc7的接触引脚22f下方的较低层上的耦合垫24d。在一些实施例中，差分信号对Dtc中的仅一个信号(Dt或Dc)被路由到另一个信号的接触引脚下方的耦合垫，但是在其它实施例中(例如，如图2A和2B中所示)，差分信号对Dtc中的两个信号(Dt和Dc)被路由到适当接触引脚下方的耦合垫。
对应于差分信号对Dtc的耦合垫(在本文中被称为“相对应的耦合垫”)可以形成在内层L2到L17中的一或多个上。例如，耦合垫24c和24e可以形成在层L8上的接地迹线40a和外层L0之间的一或多个内层上。类似地，耦合垫24d和24f可以形成在层L10上的接地迹线40b和外层L18之间的一或多个内层上。在一些实施例中，相对应的耦合垫(例如，相对应的耦合垫24c和24e和/或相对应的耦合垫24d和24f)可以设置在边缘连接器20的相同的一或多个内层上。例如，在图2A中，相对应的耦合垫24c和24e形成在边缘连接器20的L2层上，而相对应的耦合垫24d和24f形成在边缘连接器20的层L16上。在图2A的实施例中，耦合垫24c、24d、24e和24f中的每一个形成在考虑了***绝缘层(例如，L1和L17)之后最接近相对应外层(例如，L0或L18)的适用内层(例如，L2或L16)上。为了清楚和简洁起见，在考虑了***绝缘层之后最接近的适用内层在本文中被称为相邻层。因此，在图2A的实施例中，相对应的耦合垫24c和24e形成在与接触引脚22c和22e的层相邻的层上，而相对应的耦合垫24c和24e形成在与接触引脚22d和22f的层相邻的层上。然而，取决于诸如例如耦合强度的因素和/或为了促进耦合迹线的布线，在其它实施例中，相对应的耦合垫可以形成在并非是与相对应的接触引脚的层相邻的层的内层上。例如，在图2A的实施例中，相对应的耦合垫24c和24e可以形成在内层L3到L7中的任何一个上，和/或相对应的耦合垫24d和24f可以形成在内层L11到L15中的任何一个上。
在图2A的实施例中，相对应的耦合垫中的两个垫形成在同一层上。然而，取决于诸如例如耦合强度的因素和/或为了促进耦合迹线的布线，在其它实施例中，相对应的耦合垫可以形成在不同的内层上。图2B示出了在配置上与边缘连接器20相似的边缘连接器20'，只是接地接触通孔50a'和50b'不包含横向迹线，并且相对应的耦合垫没有形成在同一内层上。边缘连接器20和20'之间的接地连接器的差异在以上讨论，并且因此这里不再进一步讨论。关于耦合垫，如图2B中所见，边缘连接器20'中的耦合垫24e和24d的配置与边缘连接器20的耦合垫相似。然而，与边缘连接器20的配置不同，耦合垫24c'形成在与耦合垫24e不同的内层上，而耦合垫24f'形成在与耦合垫24d不同的内层上。通过在不同的内层上形成相对应的耦合垫，可以在耦合迹线的布线和/或信号完整性的调谐方面实现更大的灵活性。在一些实施例中，考虑到接触引脚和耦合垫之间的内层数量的差异，离接触引脚较远的耦合迹线的宽度和/或耦合垫的宽度大于较近的耦合迹线和/或耦合垫的宽度(例如，参见相对应的耦合垫24e和24c'以及相对应的耦合垫24d和24f'的宽度差异)。在图2B的实施例中，耦合垫24e、24c'、24d和24f'分别设置在层L2、L4、L16和L14上。然而，耦合垫中的每一个可以设置在边缘连接器20的其它层上，只要实现期望的对内耦合即可。下面关于图3A到3C的实施例提供了耦合迹线的布线的另外的细节。
图3A到3C示出了与本公开一致的对内耦合的示范性耦合迹线配置。图3A到3C提供了对应于截面A-A并且包含接触引脚22a、22c、22e和22g的存储器模块10的一部分的前视图。接触引脚22a和22g连同接地接触通孔50a、50b(或50a'、50b')构成了以上讨论的信号屏蔽配置的一部分。具有虚线轮廓的各项表示设置在内层上的组件，而实线表示设置在外层上的各项。在图3A到3C的每一个中，边缘连接器20包含接触引脚22c和22e上的差分信号对Dtc1的对内耦合的耦合迹线配置。例如，如图3A中所见，示范性耦合迹线配置可以包含设置在接触引脚22e和耦合垫24e之间的耦合迹线60和/或接触引脚22c和耦合垫24c之间的耦合迹线70(或70')。耦合迹线60可以包含耦合到接触引脚22e的外部部分62，其可以形成在如以上所讨论的外层上；和耦合到耦合垫24e的内部部分66，其可以形成在如以上所讨论的一或多个内层上。类似地，耦合迹线70(或70')可以包含耦合到接触引脚22c的外部部分72，其可以形成在外层上；和耦合到耦合垫24c的内部部分76，其可以形成在与内部部分66相同的一或多个内层上(或者，对于耦合迹线70'，形成在与内部部分66不同的一或多个内层上)，如以上所讨论。耦合迹线的形状不限于图3A到3C中示出的形状(例如，具有尖角的直线迹线)并且可以是任何期望的形状(例如，有角、直线和曲线形状的任意组合)，其电连接相对应的耦合垫和接触引脚。
在图3A的实施例中，耦合迹线60和70(或70')具有内侧耦合迹线配置。也就是说，耦合迹线60和70(或70')的布线使用基本上在PCB 15内侧的图案(例如，远离接触引脚22朝向PCB 15的内部)。外部部分62和72使用内侧通孔64和74连接到相应的内部部分66和76。内侧通孔64和74中的一或两个可以是例如盲通孔(或一些其它适当的通孔)。在一些实施例中，每个内部部分66和76及其相对应的耦合垫24e和24c可以分别形成为单个组件(例如，单个迹线)。在其它实施例中，每个内部部分66和76及其相对应的耦合垫24e和24c可以形成为随后被连接的单独组件。类似地，每个外部部分62和72及其相对应的接触引脚22e和22c可以分别形成为单个组件(例如，单个迹线)，但在其它实施例中，每个外部部分66和76及其相对应的触点引脚22e和22c可以分别是连接的单独组件。
在一些实施例中，一或两个耦合垫24c和24e可以分别设置在接触引脚22e和22c下方，以对差分信号对Dtc1进行对内耦合。如图3A中所见，耦合垫24e可以形成在接触引脚22c下方的一或多个内层上，使得耦合垫24e的至少一部分与接触引脚22c共线。如本文使用，“共线”是指相对于法向于接触引脚的外表面的轴线成一直线。类似地，耦合垫24c可以形成在接触引脚22e下方的内层上，使得耦合垫24c的至少一部分相对于法向于接触引脚22e的外表面的轴线与接触引脚22e共线。
图3B示出了耦合迹线配置的另一个实施例。为了简洁起见，图3B的描述主要集中在与图3A的实施例的差异。在图3B的实施例中，耦合迹线的布线使用与接触引脚基本上共线而不是远离接触引脚的图案。如图3B中所见，耦合迹线160将接触引脚22c连接到耦合垫24c，而耦合迹线170将接触引脚22e连接到耦合垫24e。耦合迹线160包含连接到耦合垫24c的内部部分162，其设置在如以上所讨论的一或多个内层上。耦合迹线160还包含将接触引脚22c连接到耦合迹线160的内部部分162的接触通孔164。类似地，耦合迹线170包含连接到耦合垫24e的内部部分172，其设置在如以上所讨论的一或多个内层上。耦合迹线170还包含将接触引脚22e连接到耦合迹线170的内部部分172的接触通孔174。如图3B中所见，与图3A的实施例不同，耦合迹线160和170不具有与接触引脚布线在同一层的外部部分并且不具有内侧通孔。相反，接触引脚22c和22e分别使用穿过相应接触引脚22c和22e的通孔164和174连接到耦合迹线160和170的相对应内部部分。接触通孔164和174可以是例如盲通孔。在一些实施例中，接触通孔可以被抛光和/或以其它方式处理以最小化边缘连接器和/或插座的接触引脚上的磨损。
在一些实施例中，接触通孔164和174形成在相应接触引脚22c和22e的远端附近，例如靠近边缘连接器20的斜面部分(未示出)。通过使用接触通孔，差分信号对之间的互感可能大于内侧迹线配置，因为高频信号电流流向接触引脚的边缘。取决于诸如例如耦合强度的因素和/或促进耦合迹线的布线，耦合迹线160和170的内部部分可以形成在相同的一或多个内层或不同的内层上。此外，取决于诸如例如耦合强度的因素和/或促进耦合迹线的布线，耦合迹线160和170的通孔和/或内部部分可以距边缘连接器20的边缘相同距离或不同距离形成。
在一些实施例中，差分信号对Dtc的一个信号(Dt或Dc)可以配置有图3A的耦合迹线配置，而另一个信号可以配置有图3B的耦合迹线配置。在一些实施例中，存储器模块上的一或多个差分信号对(例如，Dtc1信号)可以配置有图3A的耦合迹线配置，而一或多个差分信号对(例如，Dtc7信号)可以配置有图3B的耦合迹线配置。在一些实施例中，如图3C中所示，一或多个差分信号对Dtc可以配置有图3A的耦合迹线配置和图3B的耦合迹线配置。
在上述实施例中，与接触引脚共线的耦合垫的面积可以小于或等于接触引脚的面积。共线面积等于100％接触引脚面积可提供最大电容。在一些实施例中，共线面积在接触引脚面积的20％到80％的范围内。在一些实施例中，耦合垫被形成为使得耦合垫的一部分与接触引脚不共线(例如，可以延伸超出接触引脚，如图3A到3C中所示)。在一些实施例中，耦合迹线的宽度(例如，参见耦合迹线60的宽度w)可以小于或等于耦合垫的宽度(例如，参见耦合垫24e的宽度W)。可以设置耦合迹线的长度和/或宽度和/或耦合垫的长度和/或宽度和/或不共线的部分以调谐边缘连接器耦合到插座时的***损耗缺口的频率行为。例如，取决于存储器装置的类型(例如，DDR4、DDR5、DDIMM等)，可以调谐本公开的实施例以最小化可能为2GHz或更高的***损耗缺口的影响。例如，可以设置耦合迹线的长度和/或宽度和/或耦合垫的长度、宽度和/或不共线的部分以将***损耗缺口移至不对信号产生不利影响的不同频率和/或具有较低质量缺口。
在一些示范性实施例中，边缘连接器20的对内耦合组件可以包含导电垫(例如，通过沉积导电材料形成)，其设置在一或多个内层处的差分信号对Dtc的接触引脚22之间以增加接触引脚之间的互电容。例如，如图4中所见，导电垫150可以设置在接触垫22c和22e之间，对应于位于外层L0和接地迹线40a之间的一或多个内层处的Dtc1信号，和/或导电垫155可以设置在位于外层L18和接地迹线40b之间的一或多个内层处的接触垫22c和22e之间。每个导电垫150、155在使用时减少每个差分信号对Dtc1、Dtc7的共模耦合(接地电容)并增加每个差分信号对的对内耦合(例如，Dt和Dc之间的电容)。在一些实施例中，导电垫的至少一部分可以与相对应的接触引脚共线。在一些实施例中，一或多个导电垫可以与接地隔离。例如，导电垫150被绝缘材料包围以将导电垫150与接地电隔离。然而，在一些实施例中，导电垫可以电阻连接到接地以进一步提供调谐选项。可以通过将导电垫和接地迹线之间的一或多个内层的电阻设置为预定值来实现与接地的电阻连接。层的电阻可以基于例如用于形成层的材料和/或电阻层的尺寸(例如，横截面面积和/或厚度)来设置。可替代地，或除了一或多个电阻层之外，一或多个电阻通孔(其可以例如是埋入通孔)和/或电阻迹线可以将导电垫连接到接地。例如，如图4中所见，导电垫155使用电阻通孔157连接到接地。电阻通孔157可以基于例如用于形成通孔的材料的类型和/或通孔的尺寸(例如，直径)设置为期望电阻值。可以使用隔离导电垫和接地导电垫的任何组合。与耦合垫类似，可以设置导电垫的长度、宽度、非共线部分和/或到接地的电阻(如果有)以将***损耗缺口移至不对信号产生不利影响的不同频率和/或具有较低质量缺口。
在一些实施例中，对内耦合组件可以包含导电垫和设置在接触引脚和导电垫之间以进一步增强对内耦合的一个或两个耦合垫(以上讨论)。例如，如图4中所见，导电垫150形成在内层耦合垫24c'下方的内层上，而导电垫155形成在内层耦合垫24d和24f下方的内层上。如以上所讨论，耦合垫可以形成在相同的内层(例如，耦合垫24d和24f)或不同的层(例如，耦合垫24c'和24e)上。此外，耦合迹线配置可以是以上讨论的任何配置。提供了图2A-2B、3A-C和4中的耦合迹线60、70、70'、80、80'和90、耦合垫24c、24c'、24d、24f和24f'以及导电垫150和155的说明和相对应的描述以教导本技术的发明构思。基于这些教导，本领域技术人员将理解如何制造与本公开一致的具有对内耦合组件的边缘连接器。因此，根据前述内容，本领域技术人员将理解，可以根据需要组合本技术的不同特征。
一般而言，应当理解，除了本文公开的那些特定实施例之外的各种其它装置和***也可以在本技术的范围内。例如，在所示出的实施例中，主要在与DRAM兼容的DIMM的上下文中描述了存储器装置和***。然而，本技术与其它类型的存储器装置和***兼容，所述存储器装置和***可以包含与其它类型的存储媒体兼容的存储器模块，包含闪存(例如，NAND和/或NOR)、PCM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电、磁阻和其它存储媒体(包含静态随机存取存储器(SRAM))。此外，本技术的示范性实施例与经历***损耗缺口的其它类型的电子装置兼容。
如本文使用，术语“垂直”、“横向”、“上”、“下”、“在……上方”和“在……下方”可以是指鉴于附图中示出的取向的半导体装置中的特征的相对方向或位置。例如，“上”或“最上”可以是指比另一个特征更靠近页面的顶部的特征。然而，这些术语应被广义地解释为包含具有其它取向的半导体装置，例如倒置或倾斜取向，其中顶部/底部、上方/下方、在……上方/在……下方、上/下和左/右可以取决于取向而互换。
如本文使用(包含在权利要求中使用)，项目列表(例如，以例如“……中的至少一个”或“……中的一或多个”的短语开头的项目列表)中使用的“或”指示包含性列表，使得例如A、B或C中的至少一个的列表是指A或B或C或AB或AC或BC或ABC(即，A和B和C)。此外，如本文使用，短语“基于”不应被解释为对封闭条件集合的引用。例如，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示范性步骤可以基于条件A和条件B。换句话说，如本文使用，短语“基于”应以与短语“至少部分基于”相同的方式解释。
从前述内容将理解，为了说明的目的已经在本文中描述了本技术的具体实施例，但是在不背离本公开的情况下可以进行各种修改。因此，本发明不受除所附权利要求之外的限制。此外，在特定实施例的上下文中描述的新技术的某些方面也可以在其它实施例中组合或消除。此外，尽管在那些实施例的上下文中已经描述了与新技术的某些实施例相关联的优点，但是其它实施例也可以表现出此些优点，并且并非所有实施例都必须表现出此些优点来落入本技术的范围内。因此，本公开和相关联的技术可以涵盖本文未明确示出或描述的其它实施例。
讨论了许多具体细节以提供对本技术的实施例的全面且有效的描述。然而，本领域技术人员将理解，所述技术可以具有另外的实施例，并且可以在没有以上参考附图描述的实施例的若干细节的情况下实践所述技术。在其它情况下，通常与电子装置(例如，存储器装置)相关联的熟知结构或操作未示出或未详细描述，以避免混淆所述技术的其它方面。

Claims (26)

1.一种电子装置，其包括：
印刷电路板，其包含具有多个层的衬底和形成在所述衬底的一端上的边缘连接器，所述边缘连接器包含：
第一接触引脚，其设置在所述多个层的外层上，
第二接触引脚，其与所述外层上的所述第一接触引脚相邻设置，
对内耦合块，其设置在所述多个层的一或多个内层上，使得所述对内耦合块的至少一部分与所述第一接触引脚或所述第二接触引脚中的至少一个共线；和
至少一个集成电路，其设置在所述印刷电路板上并电连接到所述第一和第二接触引脚，
其中所述对内耦合块被配置成引起由所述第一和第二接触引脚携载的信号的耦合。
2.根据权利要求1所述的电子装置，其中所述第一和第二接触引脚被配置成携载差分信号对。
3.根据权利要求1所述的电子装置，其中所述对内耦合块包括以下中的至少一种：
与所述第一接触引脚共线设置的第一耦合垫和被设置成将所述第二接触引脚电连接到所述第一耦合垫的第一耦合迹线，或
与所述第二接触引脚共线设置的第二耦合垫和被设置成将所述第一接触引脚电连接到所述第二耦合垫的第二耦合迹线。
4.根据权利要求3所述的电子装置，其中所述第一和第二耦合迹线中的每一个包含设置在所述外层上的上部和设置在所述一或多个内层上的下部，并且
其中每个上部和下部使用内侧通孔连接。
5.根据权利要求4所述的电子装置，其中所述对内耦合块进一步包括以下中的至少一种：
第三耦合迹线，其被设置成将所述第二接触引脚电连接到所述第一耦合垫，或
第四耦合迹线，其被设置成将所述第一接触引脚电连接到所述第二耦合垫，
其中所述第三和第四耦合迹线中的每一个包含设置在所述一或多个内层上的第二下部，并且
其中每个第二下部使用接触通孔电连接到所述相应的第一和第二接触引脚。
6.根据权利要求3所述的电子装置，其中所述第一和第二耦合迹线中的每一个包含设置在所述一或多个内层上的下部，并且
其中每个下部使用接触通孔电连接到所述相应的第一和第二接触引脚。
7.根据权利要求3所述的电子装置，其中所述对内耦合块包含所述第一耦合垫和所述第二耦合垫，并且
其中所述第一耦合迹线和第二耦合迹线设置在所述一或多个内层的同一内层上。
8.根据权利要求3所述的电子装置，其中所述对内耦合块包含所述第一耦合垫和所述第二耦合垫，并且
其中所述第一耦合迹线和第二耦合迹线设置在所述一或多个内层的不同内层上。
9.根据权利要求3所述的电子装置，其中所述对内耦合块包含所述第一耦合垫和所述第二耦合垫，
其中所述对内耦合块进一步包括导电垫，其设置在所述一或多个内层上的第一或第二耦合垫中的所述至少一个下方，所述导电垫与接地电隔离，并且
其中所述导电垫的至少一部分与所述第一和第二接触引脚共线并且被配置成进一步引起所述信号的耦合。
10.根据权利要求3所述的电子装置，其中所述对内耦合块包含所述第一耦合垫和所述第二耦合垫，
其中所述对内耦合块进一步包括导电垫，其设置在所述一或多个内层上的第一或第二耦合垫中的所述至少一个下方，所述导电垫电阻连接到接地，并且
其中所述导电垫的至少一部分与所述第一和第二接触引脚共线并且被配置成进一步引起所述信号的耦合。
11.根据权利要求1所述的电子装置，其中所述对内耦合块包括导电垫，所述导电垫的至少一部分与所述第一和第二接触引脚共线。
12.根据权利要求11所述的电子装置，其中所述导电垫与接地电隔离。
13.根据权利要求11所述的电子装置，其中所述导电垫电阻连接到接地。
14.根据权利要求13所述的电子装置，其中所述电阻连接包含设置在所述导电垫和所述接地之间的电阻层。
15.根据权利要求13所述的电子装置，其中所述电阻连接是将所述导电垫连接到所述接地的通孔。
16.一种方法，其包括：
在多层印刷电路板的外层上的第一接触引脚上传输第一信号；
在与所述第一接触层相邻的所述外层上的第二接触引脚上传输第二信号；和
使用设置在所述多层印刷电路板的一或多个内层上的耦合块对所述第一信号和所述第二信号进行对内耦合，并将其对齐，使得所述对内耦合块的至少一部分与所述第一接触引脚或所述第二接触引脚中的至少一个共线。
17.根据权利要求16所述的方法，其中所述对内耦合块包含以下中的至少一种：与所述第一接触引脚至少部分共线的第一耦合垫和设置在所述第二接触引脚和所述第一耦合之间的第一耦合迹线，或
与所述第二接触引脚至少部分共线的第二耦合垫和设置在所述第一接触引脚和所述第二耦合之间的第二耦合迹线。
18.根据权利要求17所述的方法，其中所述对内耦合块进一步包含导电垫，其与所述第一和第二接触引脚至少部分共线并且位于所述第一或第二耦合垫下方的内层上。
19.根据权利要求16所述的方法，其中形成所述对内耦合块包含导电垫，其与所述第一和第二接触引脚至少部分共线并且位于与接地隔离的内层上。
20.根据权利要求16所述的方法，其中形成所述对内耦合块包含导电垫，其与所述第一和第二接触引脚至少部分共线并且位于电阻连接到接地的内层上。
21.一种电子装置，其包括：
第一接触引脚，其设置在所述电子装置的第一层上；
第二接触引脚，其与所述第一层上的所述第一接触引脚相邻设置；
对内耦合块，其设置在不同于所述第一层的第二层中，使得所述对内耦合块的至少一部分与所述第一接触引脚或所述第二接触引脚中的至少一个共线；并且
其中所述对内耦合块被配置成引起由所述第一和第二接触引脚携载的信号的耦合。
22.根据权利要求21所述的电子装置，其中所述第一和第二接触引脚被配置成携载差分信号对。
23.根据权利要求21所述的电子装置，其中所述对内耦合块包括以下中的至少一种：
与所述第一接触引脚共线设置的第一耦合垫和被设置成将所述第二接触引脚电连接到所述第一耦合垫的第一耦合迹线，或
与所述第二接触引脚共线设置的第二耦合垫和被设置成将所述第一接触引脚电连接到所述第二耦合垫的第二耦合迹线。
24.根据权利要求23所述的电子装置，其中所述对内耦合块进一步包括导电垫，所述导电垫的至少一部分与所述第一和第二接触引脚共线并且被配置成进一步引起所述信号的耦合。
25.根据权利要求21所述的电子装置，其中所述对内耦合块包括导电垫，所述导电垫的至少一部分与所述第一和第二接触引脚共线，并且
其中所述导电垫与接地电隔离。
26.根据权利要求21所述的电子装置，其中所述对内耦合块包括导电垫，所述导电垫的至少一部分与所述第一和第二接触引脚共线，并且
其中所述导电垫电阻连接到接地。
CN202110757935.4A 2020-07-06 2021-07-05 具有对内耦合的卡边缘连接器 Active CN113904143B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/921,768 2020-07-06
US16/921,768 US11425816B2 (en) 2020-07-06 2020-07-06 Card edge connector with intra-pair coupling

Publications (2)

Publication Number Publication Date
CN113904143A true CN113904143A (zh) 2022-01-07
CN113904143B CN113904143B (zh) 2024-07-09

Family

ID=79167270

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110757935.4A Active CN113904143B (zh) 2020-07-06 2021-07-05 具有对内耦合的卡边缘连接器

Country Status (2)

Country Link
US (2) US11425816B2 (zh)
CN (1) CN113904143B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11425816B2 (en) 2020-07-06 2022-08-23 Micron Technology, Inc. Card edge connector with intra-pair coupling
US11683887B2 (en) * 2021-07-26 2023-06-20 Dell Products L.P. Add-in card connector edge finger optimization for high-speed signaling
US11983443B2 (en) * 2022-09-30 2024-05-14 Lenovo Enterprise Solutions (Singapore) Pte Ltd. Multi-access memory modules
CN117677081A (zh) * 2023-10-09 2024-03-08 四川泰瑞创通讯技术股份有限公司 Pcb板和pcb板的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1756457A (zh) * 2004-09-28 2006-04-05 精工爱普生株式会社 安装构造体、安装用基板、电光装置和电子仪器
US20060238207A1 (en) * 2005-04-21 2006-10-26 Endicott Interconnect Technologies, Inc. Interposer for use with test apparatus
TWI553977B (zh) * 2015-09-02 2016-10-11 威盛電子股份有限公司 轉接卡及插頭電纜總成
CN106233634A (zh) * 2014-04-16 2016-12-14 莱尼电缆控股有限公司 用于对差分数据信号进行信号传递的设备和方法
CN106686882A (zh) * 2015-11-05 2017-05-17 新科实业有限公司 多层印刷电路板的边缘手指

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501839B2 (en) * 2005-04-21 2009-03-10 Endicott Interconnect Technologies, Inc. Interposer and test assembly for testing electronic devices
TWI599902B (zh) * 2016-09-30 2017-09-21 華碩電腦股份有限公司 電子組裝件及其製造方法
US10530077B2 (en) * 2017-11-08 2020-01-07 Intel Corporation Connector with a housing and one or more groups of contacts for a computing system
US10321564B2 (en) * 2017-11-09 2019-06-11 International Business Machines Corporation Solder assembly of pins to the peripheral end face of a printed circuit board
US11425816B2 (en) 2020-07-06 2022-08-23 Micron Technology, Inc. Card edge connector with intra-pair coupling

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1756457A (zh) * 2004-09-28 2006-04-05 精工爱普生株式会社 安装构造体、安装用基板、电光装置和电子仪器
US20060238207A1 (en) * 2005-04-21 2006-10-26 Endicott Interconnect Technologies, Inc. Interposer for use with test apparatus
CN106233634A (zh) * 2014-04-16 2016-12-14 莱尼电缆控股有限公司 用于对差分数据信号进行信号传递的设备和方法
TWI553977B (zh) * 2015-09-02 2016-10-11 威盛電子股份有限公司 轉接卡及插頭電纜總成
CN106686882A (zh) * 2015-11-05 2017-05-17 新科实业有限公司 多层印刷电路板的边缘手指

Also Published As

Publication number Publication date
CN113904143B (zh) 2024-07-09
US20220007508A1 (en) 2022-01-06
US11425816B2 (en) 2022-08-23
US11737213B2 (en) 2023-08-22
US20220386462A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
CN113904143B (zh) 具有对内耦合的卡边缘连接器
US9986634B2 (en) Circuit board via configurations for high frequency signaling
US7172465B2 (en) Edge connector including internal layer contact, printed circuit board and electronic module incorporating same
US6347039B1 (en) Memory module and memory module socket
US7781889B2 (en) Shielded via
US9202160B2 (en) Memory card adapter
TWI660485B (zh) Semiconductor device
CN101232009B (zh) 用于集成电路模块的安装结构
US9627787B2 (en) DIMM connector region vias and routing
US8378481B2 (en) Semiconductor module with micro-buffers
US10117332B2 (en) Printed circuit board
US20110096583A1 (en) Semiconductor modules and signal line layout methods thereof
US20070205498A1 (en) Signal Routing in a Multilayered Printed Circuit Board
WO2009039263A2 (en) Thin circuit module and method
KR102659671B1 (ko) 크로스토크 노이즈의 감소를 위한 신호 전송 채널, 이를 포함하는 모듈 기판 및 메모리 모듈
CN109997187B (zh) 串扰消除传送桥
US20090180260A1 (en) Memory module, method for manufacturing a memory module and computer system
US20070224854A1 (en) Memory module, method of manufacturing a memory module and computer system
CN111696948B (zh) 包括印刷电路板的半导体模块
US20080112142A1 (en) Memory module comprising memory devices
US20230300984A1 (en) Electronic device having multilayered substrate and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant